JPH09293380A

JPH09293380A - Ｓｒａｍ用共用ビット線とそのアクセス方法

Info

Publication number: JPH09293380A
Application number: JP8146305A
Authority: JP
Inventors: Chih Fu Chen; チーフチェン
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-04-15
Filing date: 1996-06-07
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】狭い素子ダイ領域を備えたＳＲＡＭ素子を提
供すること。【解決手段】ＳＲＡＭ素子が、行と列によって配置さ
れた複数のメモリセルを有し、メモリセルにアクセスす
る多数のビット線とワード線を備えている。各行のメモ
リセルの各々は、ワード線のうち対応する１ワード線に
接続され、そのワード線によって選択される。行内のセ
ルは、１つおきに同一の片方のワード線に接続され、そ
のワード線によって選択される。その行の残りのセル
は、別のワード線に接続され、そのワード線によって選
択される。各列のメモリセルの各々は、対応するビット
線の組に接続され、接続されたビット線の組によって選
択される。セルの隣接する列の間のビット線は、隣接す
る列のセルによって共用される。Ｍ行とＮ列を備えた素
子では、メモリセルのアクセスに、２Ｍ本のワード線と
Ｎ＋１本のビット線を使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティックラン
ダムアクセス記憶装置（ＳＲＡＭ）に係り、詳しくは、
素子のダイ領域を縮小させることの出来る共用ビット線
を備えたＳＲＡＭ素子の半導体構造に関するものであ
る。

【０００２】

【従来の技術】マイクロプロセッサの機能がよりパワフ
ルになるにつれて、ソフトウェアプログラムも一層複雑
となり、アクセス時間の高速化と共に、より大きなメモ
リ空間が必要とされている。高密度化と低価格化が進む
半導体メモリ素子の需要を競合的な方法で満たすこと
が、すべての半導体メモリ製造業者にとって、これまで
重要な課題となってきた。

【０００３】読出しおよび書込みアクセスの機能的な相
違に基づき、半導体メモリ素子は、一般に、読出し専用
メモリ（ＲＯＭ）とランダムアクセス記憶装置（ＲＡ
Ｍ）に分類される。ＲＯＭ素子は、さらに、マスクＲＯ
Ｍ、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲ
ＯＭ（ＥＰＲＯＭ）、および電気的消去再書込み可能Ｒ
ＯＭ（ＥＥＰＲＯＭ）等に分類できる。一方、ＲＡＭ素
子は、一般に、スタティックＲＡＭ（ＳＲＡＭ）とダイ
ナミックＲＡＭ（ＤＲＡＭ）に分類される。

【０００４】半導体メモリ素子では、２進データがビッ
トとして記憶される。ビットは、ＲＯＭまたはＲＡＭの
いずれかの素子の容量を計算する際に使用される単位で
ある。メモリセルは、このようなメモリ素子内にアレイ
状に配列されており、２進データを記憶するために用い
られる基本的な単位である。従来のＳＲＡＭセルは、図
３に示す４つのｎ型金属酸化膜半導体（ＮＭＯＳ）トラ
ンジスタを備えた回路構成を有している。図に示されて
いるように、このタイプの従来型ＳＲＡＭセル構成は、
４つのＮＭＯＳトランジスタ、Ｔ１、Ｔ２、Ｔ３、およ
びＴ４の他に、さらに１対の抵抗Ｒ１およびＲ２を具備
している。

【０００５】この従来型ＳＲＡＭセルの構成では、トラ
ンジスタＴ１およびＴ２が、システム接地電位（ＶＳ
Ｓ）に接続されたソース／ドレインの一方を備え、他方
のソース／ドレインが、それぞれ、抵抗Ｒ１およびＲ２
を介してシステム電源（ＶＤＤ）に接続されている。ト
ランジスタＴ１およびＴ２がゲート制御により導通する
ときは必ず、抵抗Ｒ１およびＲ２がそこを流れる電流を
抑制し、トランジスタへの短絡による損傷を防いでい
る。この構成において、トランジスタＴ１およびＴ２
は、プルダウントランジスタとして機能し、トランジス
タＴ３およびＴ４は、パスゲートトランジスタとしての
役割を果たしている。

【０００６】トランジスタＴ１のゲートは、抵抗Ｒ２と
トランジスタＴ２との接続部、さらに逆ビット線ＢＬ／
（以下ＢＬバーと表記する）にも接続されており、この
逆ビット線ＢＬバーは、パスゲートトランジスタＴ４を
介してＳＲＡＭ素子のメモリストローブ信号を搬送す
る。同様に、トランジスタＴ２のゲートは、抵抗Ｒ１と
トランジスタＴ１の接続ノード、さらに別のパスゲート
トランジスタＴ３を介して前記素子のビット線ＢＬにも
接続されている。パスゲートトランジスタＴ３およびＴ
４のゲートは、ワード線ＷＬに接続されており、ワード
線ＷＬは、前記素子の別のメモリストローブ信号を搬送
する。

【０００７】トランジスタＴ１およびＴ２の回路構成
は、トランジスタＴ１およびＴ２が同時に導通または不
導通状態になることが全くできないループ帰還構成とな
っている。すなわち、トランジスタＴ１がゲートにより
オンになったときは必ず、Ｔ２がオフ状態となり、その
逆もまた同様である。これは、トランジスタＴ１がオン
のときは必ず、Ｔ１がトランジスタＴ２のゲートをほぼ
接地電位のレベルに設定するためである。また、回路接
続が対称形であることから、トランジスタＴ２がオンの
ときは必ず、同じような状態となる。

【０００８】トランジスタＴ１またはＴ２の導通状態も
また、ワード線ＷＬと共に素子のビット線制御信号ＢＬ
およびＢＬバーによって対称的に制御される。ここで、
ＢＬバーは、信号ＢＬの逆相信号である。図３のメモリ
セルをアクセスするときは、必ず、ワード線ＷＬが活性
状態となり、読出しまたは書込みのメモリセルアクセス
動作に従って、パスゲートトランジスタＴ３およびＴ４
がゲート制御される。データ読出しの場合、トランジス
タＴ１およびＴ２の導通状態、すなわち、メモリセルの
データ内容によって、ビット線ＢＬおよびＢＬバーに反
映される信号状態が決まる。したがって、データ書込み
の場合、ビット線ＢＬおよびＢＬバーに現れる信号状態
によってトランジスタＴ１およびＴ２の導通状態が変化
し、トランジスタＴ１およびＴ２の状態が切り換わる
か、あるいは、状態がそのまま維持される。いずれにせ
よ、ＢＬ線が論理ハイになれば、トランジスタＴ２はゲ
ートによってオンとなり、トランジスタＴ１はゲートに
よりオフとなる。またＢＬ線が論理ローになれば、トラ
ンジスタＴ２はオフとなり、トランジスタはオンとな
る。

【０００９】図４には、従来型ＳＲＡＭ素子におけるメ
モリセルの配列が概略的に示されている。説明を簡略化
するために、図では、ＳＲＡＭ素子として簡単な４×８
の配列、すなわち４行と８列の構成が示されている。４
つのワード線ＷＬ１〜ＷＬ４と８組の１６ビット線ＢＬ
１〜ＢＬ８およびＢＬ１バー〜ＢＬ８バーから成るマト
リックス構成により、全部で３２のメモリセルが接続さ
れている。この配列では、セルの各々が、ワード線と１
組の相補的ビット線とに接続されている。同一行の全メ
モリセルが、同一のワード線を共用する。異なるワード
線は、異なる行に用いられる。同様に、同一列の全メモ
リセルが、同じ組のビット線を共用する。異なるビット
線は、異なる列に用いられる。例えば、メモリセル２０
は、（行１にあることから）ワード線ＷＬ１と、（列１
にあることから）ビット線の組ＢＬ１およびＢＬ１バー
に接続される。同様に、セル２１は、セル２０と異なる
行にあることから、ワード線ＷＬ２に接続され、また、
セル２０と同じ列にあることから、ビット線の組ＢＬ１
およびＢＬ１バーに接続される。図から分かるように、
セル２２、２３、および２４についても同様のことが言
える。

【００１０】図４には示されていないが、ＳＲＡＭ素子
は、通常、他の周辺論理回路と共に、行および列アドレ
スデコーダ等の支援回路を伴っている。図４の簡略化さ
れたメモリセル配列の場合、配列内の全セルをアドレス
指定するためには、２ビット行アドレスデコーダと３ビ
ット列アドレスデコーダが必要である。すなわち、３２
の全メモリセル記憶位置（２⁵＝３２）をアドレス指定
するためには、全部で２＋３のアドレスビットが必要で
ある。例えば、２進アドレスの行部分である、行部分０
０₂はワード線ＷＬ１を、また、行部分０１₂はＷＬ２
をデコードし、その他も同様にデコードされる。２進ア
ドレスの列部分である０００₂は、ビット線の組ＢＬ１
およびＢＬ１バーを、また、列部分１０１₂は、ＢＬ６
およびＢＬ６バーの組をデコードする。したがって、メ
モリセル２３は、行アドレス１０₂および列アドレス１
００₂、すなわち、１０１００₂の完全アクセスアドレ
スによってアドレス指定される。同様に、アドレス０１
０１０₂によって、セル２４がアクセスされる。

【００１１】このような従来型ＳＲＡＭ素子は、半導体
ウエハ上に作成される場合、全部で４つのＮＭＯＳトラ
ンジスタと２つの抵抗器の他に、物理的なワード線とビ
ット線の組を備えている。ただし、ＳＲＡＭ素子のダ
イ、すなわち、チップの領域は、最小の大きさに維持さ
れなくてはならない。

【００１２】

【発明が解決しようとする課題】したがって、本発明
は、主に、狭い素子ダイ領域を備えたＳＲＡＭ素子を提
供することを目的としている。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、行と列とから成る配列により構成され
た複数のメモリセルと、１行内の各セルが関連する１対
のワード線の一方に接続されているような各行のセルに
関連する１対のワード線と、１列内の各セルが関連する
対のビット線に接続されているような各列に関連する１
対のビット線とから成る半導体メモリ素子を提供する。
セルの隣接する列の間のビット線は、隣接する列内のセ
ルによって共用される。ワード線を多くしてビット線を
少なくすることにより、本発明によるメモリ素子のダイ
領域を、従来型のメモリ素子のダイ領域よりも小さくす
ることが可能である。

【００１４】行と列とから成る配列により配置されてい
る複数セルを備えた半導体メモリ素子内の選択セルにア
クセスする方法は、選択セルに奇数番号が付けられてい
る場合に選択セルを含んでいる行の奇数番号が付けられ
たセルをすべて行ストローブする段階と、選択セルに偶
数番号が付けられている場合に選択セルを含んでいる行
の偶数番号が付けられたセルをすべて行ストローブする
段階と、行ストローブ中に選択セルを含んでいる列と隣
接する列のすべてのセルを列ストローブする段階とから
成る。

【００１５】

【発明の実施の形態】図１には、本発明の好適な実施例
によるＳＲＡＭ素子のメモリセル配列の構成が概略的に
示されている。説明を簡潔にするために、配列は、４行
と８列の構成、すなわち、４×８のセル配列となってい
る。ただし、ここに示す配列構成は、本発明の範囲を限
定するためのものではない。本発明によるメモリセルの
構成が、図１の構成とは異なる寸法の配列であってもよ
いことは、当業者にとって明らかである。

【００１６】図１から分かるように、全部で３２のメモ
リセルが４×８の配列により配置されている。ＷＬ１〜
ＷＬ８の８つのワード線とＢＬ１〜ＢＬ８バーの９つの
ビット線が、配列内の全セルをアドレスする際に用いら
れる。配列内のメモリセルの各々は、１つのワード線と
２つのビット線とに接続されており、このビット線は、
本発明による共用ビット線構成により組み合わされてい
る。

【００１７】例えば、メモリセル３０および３１は、配
列内の破線ブロック３２によって示された同じ列内にあ
る。さらに、セル３０および３１は、それぞれ破線ブロ
ック３７と３８で示された異なる行に位置していること
から、それぞれ同じビット線ＢＬ１とＢＬ２／ＢＬ１バ
ーに接続されているが、同時に、それぞれ異なるワード
線ＷＬ１とＷＬ３にも接続されている。一方、セル３０
および３４は、同じ行３７の連続した２つのセルであ
り、それぞれ異なる列３２と３３に位置していると同時
に、それぞれ異なるワード線ＷＬ１およびＷＬ２に接続
されている。また、メモリセル３０および３４は、片方
のビット線が共用されている２つのビット線にそれぞれ
接続されている。詳しく言えば、列３２のセル３０は、
ビット線ＢＬ１とＢＬ２／ＢＬ１バーとに接続され、列
３３のセル３４は、ビット線ＢＬ２／ＢＬ１バーとＢＬ
３／ＢＬ２バーとに接続されており、ビット線ＢＬ２／
ＢＬ１バーが２つのセル３０と３４の間で共用されてい
る。

【００１８】基本的に、同じ列内のメモリセルは、すべ
て同じ組のビット線にそれぞれ接続されている。図１に
より両者間に物理的に配置された状態から分かるよう
に、同一行の連続する列に配置された２つのセルは、す
べて同一の１ビット線を共用する。一方、同一行の連続
する列の２つのセルは、異なるワード線に接続されてい
る。ビット線接続構成と異なり、同一行のもう片方のセ
ルは、すべて同じワード線に接続されている。すなわ
ち、各行の全セルが連続的に番号付けされている場合、
行内の奇数番号のセルは、すべて同一のワード線に接続
され、行内の偶数番号のセルも、すべて同一のワード線
に接続される。ただし、行内の奇数番号のセルが接続さ
れるワード線は、行内の偶数番号のセルが接続されるワ
ード線とは別のワード線である。この様子についても図
１に示されている。

【００１９】図１のＳＲＡＭ素子を復号化する場合、メ
モリセルにアクセスするために、行および列アドレスデ
コーダも必要である。この場合、３ビット行アドレスデ
コーダと３ビット列アドレスデコーダを使用する。この
セル配列には４行しかないが、全部で８ワード線が使用
されていることから、全セルをアドレス指定するために
は、２ビットではなく、３ビットが必要になるためであ
る。しかしながら、３２のメモリ記憶位置から成る配列
全体を復号化するには、５ビットアドレス形式でも充分
である。その理由を次に説明する。

【００２０】本発明によるＳＲＡＭ素子向けに提案する
アクセスアドレス指定案では、列アドレスの最下位ビッ
ト（ＬＳＢ）が、復号化された行アドレスのＬＳＢとな
る。図１のＳＲＡＭ素子には、０００２〜１１１２の復
号化された行アドレスを用いて、それぞれワード線ＷＬ
１〜ＷＬ８を識別する。

【００２１】一方、９本のビット線ＢＬ１〜ＢＬ８バー
に対する列アドレス復号化の割当ては、別の方法で構成
されている。原則として、１列アドレスの復号化は、同
時にメモリセル配列構成内の２本の連続したビット線を
活性状態にする。詳しく言えば、復号化された列アドレ
スの０００２〜１１１２を用いて、ビット線ＢＬ１〜Ｂ
Ｌ８バーをそれぞれ選択する。次のリストを用いれば、
この共用ビット線の起動割当てをよりわかりやすく説明
できる。

【００２２】

【表１】

【００２３】上記のリストは、本発明によるメモリセル
構成に独特なビット線起動構成を示すものである。この
ビット線起動構成がどのように実際に作成されるのかを
示すために、論理回路の実施例を挙げて後に説明する。

【００２４】１例として、発行されたメモリアクセスア
ドレスビット（本実施例では５ビット）から復号化され
た行アドレス１０１₂と列アドレス０１１₂を用いて、
図１の参照番号３５により示されたメモリセルにアクセ
スすることができ、このセルは、ワード線ＷＬ６（１０
１₂）とビット線ＢＬ４／ＢＬ３バー（０１１₂）とに
よって選択されたものである。別の例では、復号化され
た行および列アドレスが共に１００₂であるとき、ワー
ド線ＷＬ５（１００₂）とビット線ＢＬ４／ＢＬ３バー
（１００₂）によって選択されたセル３５の次のセルで
あるセル３６にアクセスされる。

【００２５】このように、セル３５またはセル３６にア
クセスされた場合、メモリセル３５とメモリセル３６の
間で共用されるビット線ＢＬ５／ＢＬ４バーが起動され
るが、両方のセルが同時に選択されることはない。これ
は、セル３５とセル３６が、それぞれワード線ＷＬ５と
ＷＬ６によってさらに識別されるためである。すなわ
ち、配列内の任意のセルをアクセスするには、ビット線
とワード線の両方を起動しなければならない。ワード線
ＷＬ５およびＷＬ６が同時には決して起動されないこと
から、セル３５および３６に同時に接続されているビッ
ト線ＢＬ５／ＢＬ４バーを起動しても、セル３５とセル
３６の両方に対して同時にアクセスすることにはならな
い。

【００２６】このような共用ビット線の構成により、本
案を実現するためにはさらに多くのワード線が必要にな
る。本発明によるＳＲＡＭ素子のワード線の数は、同じ
配列のマトリックス寸法を有する従来型ＳＲＡＭ素子メ
モリセルによって用いられるワード線の数の２倍であ
る。例えば、メモリセルのＭ行とＮ列とから成る配列で
は、従来型のＳＲＡＭ素子がＭ本の線であるのに対し
て、全部で２Ｍ本のワード線を必要とする。

【００２７】一方、本発明によるＳＲＡＭ素子の構成に
必要なビット線の数は、従来型のＳＲＡＭ素子のほぼ２
分の１である。実際に、本発明のＳＲＡＭ素子は、全部
でＮ＋１本のビット線しか必要としない。実際のメモリ
素子が多数の行および列を備えた面積の広いマトリック
スによるセル配列を使用することを考慮に入れると、Ｎ
＋１本のビット線は、実質的に従来型の構成に必要な２
Ｎ本の線の２分の１である。

【００２８】したがって、ワード線とビット線の区別な
しに純粋に制御線の数で見た場合、本発明によるＳＲＡ
Ｍ素子の構成は、従来型素子の構成に比べて制御線の数
が大きく上回ることは決してない。基本的に、Ｍ行とＮ
列とから成る配列の場合、従来型素子にＭ＋２Ｎ本の線
が必要であるのに対して、本発明による素子には全部で
２Ｍ＋Ｎ＋１本の制御線が必要になる。したがって、両
方の構成に必要な制御線の数はほぼ等しいと言える。し
かしながら、本発明による素子は、従来型ＳＲＡＭ素子
の場合に比べて、半導体素子の製造工程に係わる要素の
面で重要な利点がある。この点に関して、以下のパラグ
ラフで説明する。

【００２９】基本的に、このようなＳＲＡＭ半導体素子
のワード線は、素子製造工程の初期段階に製造され、通
常、ポリシリコンで作成される。すなわち、ワード線
は、後の製造段階で処理されるビット線よりも素子の基
板表面に近い位置にある。当業者に周知のように、ポリ
シリコン層で作成されるワード線は、より簡単ではるか
に正確な寸法上の調節が可能である。反対に、ビット線
は、通常、素子製造の比較的後の段階で金属被膜により
製造され、基板よりも半導体素子全体の表面にはるかに
近い位置にある。ビット線が作成される時点までには、
素子基板の表面上にメモリ素子の多数の層が付着されて
いる。さらに、各層を積層すれば、素子表面上の様々な
箇所に高さの不一致が生じることは避けられない。ビッ
ト線を作成するこの段階に至っては、素子全体表面上に
位置的な正確さを得ることは、ワード線を作成する段階
に比べてはるかに困難である。

【００３０】本発明の違いを示すために、１例として、
成形されたビット線の幅が０．６マイクロメートルであ
り、かつ連続するビット線のピッチが１．２マイクロメ
ートル、すなわち、構成内の連続する２本のビット線の
互いに面している縁の間が０．６マイクロメートルであ
れば、１ビット線の形成には、約２マイクロメートルの
幅を考慮に入れなければならない。一方、成形されたワ
ード線の幅が０．６マイクロメートルで、ワード線のピ
ッチが１．２マイクロメートルの場合、各ワード線の作
成には、わずか１．２マイクロメートルの幅しか必要と
しない。したがって、１ビット線を削除することによっ
て節約される空間は、１ワード線の作成に使用される空
間よりもはるかに大きい。すなわち、本発明の構成によ
りワード線を多く使用し、ビット線を１本減らすことに
より、寸法の小さいメモリセルが実現できる。

【００３１】さらに、ビット線は、通常、コンタクト用
開孔を覆う必要性があることから、ワード線よりも広い
表面積を必要とする。したがって、本発明による共用ビ
ット線を用いた新規なメモリセル配列構成は、従来技術
に比べて素子の小型化に適しているという利点がある。
本発明に係わるメモリセル配列のサイズが大きくなれば
なるほど、得られる利益は大きくなる。

【００３２】すでに述べた通り、本発明に係わる共用ビ
ット線メモリセル配列構成に使用される列アドレスデコ
ーダには、本ビット線起動構成を実現する論理回路が必
要である。このようなビット線起動論理回路の動作の説
明に当たり、図２を参照されたい。図２では、図１のメ
モリセル配列構成に必要なビット線起動回路の好適な実
施例の簡易略図を示している。

【００３３】簡略化のため、図２では、図１の共用ビッ
ト線メモリセル配列構成の実施例に必要な９本のビット
線のうち、５本だけが示されている。図に示されている
ように、９本のビット線のうち、最初の５本、すなわ
ち、ＢＬ１、ＢＬ２／ＢＬ１バー、ＢＬ３／ＢＬ２バ
ー、ＢＬ４／ＢＬ３バー、およびＢＬ５／ＢＬ４バー
が、起動動作の説明に使用されている。この５本のビッ
ト線は、すべての行のメモリセルの最初の４列に対応す
る。図３の基本回路構成を再度参照すると、配列内の各
メモリセルの単位に、２つのパスゲートトランジスタが
含まれている。各セルのこのようなパスゲートトランジ
スタの組は、配列内の最初の４列の破線ブロック４０、
４１、４２、４３で示された各メモリセル内にあること
が、略図で示されている。各組のパスゲートトランジス
タのゲートは、互いに接続され、列アクセス制御線Ｙ
１、Ｙ２、Ｙ３、およびＹ４によってそれぞれ制御され
ている。

【００３４】最初のＢＬ１と最後のビット線（図示せ
ず）以外の各ビット線は、前述したように、２つの連続
したセルの間で共用される。例えば、ビット線ＢＬ２／
ＢＬ１バーは、セル４０とセル４１との間で共用され、
また、ビット線ＢＬ３／ＢＬ２バーは、セル４１とセル
４２の間で共用され、以下も同様に共用されている。本
発明のメモリセル配列構成に関する基本的な動作原理の
必要性により、このメモリセルのパスゲートトランジス
タの起動配列は、任意の１列アクセス制御線Ｙ１〜Ｙ４
が起動されたときに、連続するビット線の２組が同時に
選択されることを考慮に入れている。各メモリセル４０
〜４３のパスゲートトランジスタの組の対応するトラン
ジスタは、その１端で、センスアンプ４４の１入力にま
とめて接続されており、トランジスタの組のもう片方
は、センスアンプ４４の別の入力にまとめて接続されて
いる。したがって、センスアンプ４４以外に回路が必要
なことは、当業者に明らかである。

【００３５】以上、本発明を好適な実施例に関する説明
と共に開示したが、この説明は、本発明の範囲を限定す
るものではなく、当業者は、開示された発明に対して変
形を施すことができる。したがって、本発明の範囲は、
特許請求の範囲により定義される。

【図面の簡単な説明】

【図１】本発明の好適な実施例によるＳＲＡＭ素子のメ
モリセルの配列を示す図。

【図２】図１のメモリセル配列を対象にした、本発明の
好適な実施例によるビット線起動回路の簡易略図。

【図３】代表的な従来型ＳＲＡＭ素子のメモリセル回路
構成を示す図。

【図４】従来型ＳＲＡＭ素子のメモリセルの配列を概略
的に示す図。

【符号の説明】

３０，３１，３４〜３６メモリセル３２，３３メモリ記憶位置４０〜４３メモリセル４４センスアンプＷＬ１〜ＷＬ８ワード線ＢＬ１〜ＢＬ８ビット線ＢＬ１バー〜ＢＬ８バー逆ビット線

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596028859 Ｎｏ．３ＩｎｄｕｓｔｒｙＥ．ＲｏａｄＩＩＩ，Ｓｃｉｅｎｃｅ−ＢａｓｅｄＩｎｄｕｓｔｒｉａｌＰａｒｋ，ＨｓｉｎｃｈｕＣｉｔｙ，Ｔａｉｗａｎ，Ｒ. Ｏ．Ｃ.

Claims

【特許請求の範囲】

【請求項１】行と列の配列により配置された複数のメ
モリセルと、セルの各行に関連する１対のワード線であって、行内の
各セルが、関連する１対のワード線の一方に接続されて
いる１対のワード線と、各列に関連する１対のビット線であって、列内の各セル
が、関連する１対のビット線に接続され、隣接する列の
セル間にあるビット線が前記隣接する列の前記セルによ
って共用されている１対のビット線と、から成ることを
特徴とする半導体メモリ素子。
【請求項２】各行ごとに、セルが１つおきに前記関連
する１対のワード線のうち一方のワード線に接続され、
残りの全セルが前記関連する１対のワード線の他方のワ
ード線に接続されていることを特徴とする請求項１に記
載のメモリ素子。
【請求項３】異なる行が異なる１対のワード線に関連
していることを特徴とする請求項２に記載のメモリ素
子。
【請求項４】１列内の全セルが同じ１対のビット線に
接続されていることを特徴とする請求項２に記載のメモ
リ素子。
【請求項５】各行ごとに、偶数番号の付けられたセル
が、関連する１対のワード線の一方のワード線に接続さ
れ、奇数番号の付けられたセルが、関連する１対のワー
ド線の他方のワード線に接続されていることを特徴とす
る請求項１に記載のメモリ素子。
【請求項６】各行がそれぞれ独立した１対のワード線
に関連していることを特徴とする請求項５に記載のメモ
リ素子。
【請求項７】１列内の全セルが同じ１対のビット線に
接続されていることを特徴とする請求項６に記載のメモ
リ素子。
【請求項８】１列内の全セルが同じ１対のビット線に
接続されていることを特徴とする請求項１に記載のメモ
リ素子。
【請求項９】ＭとＮとを正の整数として、前記複数の
セルがＭ行とＮ列により配置され、かつ、前記線がＮ＋
１本のビット線と２Ｍ本のワード線とを含むことを特徴
とする請求項１に記載のメモリ素子。
【請求項１０】前記メモリセルの各々が４つの金属酸
化膜半導体トランジスタから成ることを特徴とする請求
項１に記載のメモリ素子。
【請求項１１】前記金属酸化膜半導体トランジスタが
ｎ型金属酸化膜半導体トランジスタであることを特徴と
する請求項１０に記載のメモリ素子。
【請求項１２】前記４つのｎ型金属酸化膜半導体トラ
ンジスタがループフィードバック状に接続された２つの
プルダウントランジスタを備えていることを特徴とする
請求項１１に記載のメモリ素子。
【請求項１３】前記ワード線がポリシリコン層により
作成され、前記ビット線が金属被膜により作成されてい
ることを特徴とする請求項１に記載のメモリ素子。
【請求項１４】ビット線とワード線とをストローブす
る論理回路をさらに具備することを特徴とする請求項１
に記載のメモリ素子。
【請求項１５】ＭとＮとを正の整数として、Ｍ行とＮ
列により配置された複数のメモリセルと、前記複数のメモリセルに使用するＮ＋１本のビット線と
２Ｍ本のワード線とから成り、前記Ｍ行のメモリセルの各行ごとに、それぞれ独立した
１対のワード線を有し、第１の１対のワード線が前記行
の偶数番号の付けられたセルに接続され、第２の１対の
ワード線が前記行の奇数番号の付けられたセルに接続さ
れ、前記Ｎ列の各列が１対のビット線に接続され、隣接する
列のセルの間にあるビット線が前記隣接する列のセルに
よって共用されていることを特徴とするＳＲＡＭ素子。
【請求項１６】前記メモリセルの各々が４つのｎ型金
属酸化膜半導体トランジスタから成ることを特徴とする
請求項１５に記載のメモリ素子。
【請求項１７】前記４つのｎ型金属酸化膜半導体トラ
ンジスタがループフィードバック状に接続されている２
つのプルダウントランジスタを備えていることを特徴と
する請求項１６に記載のメモリ素子。
【請求項１８】前記ワード線がポリシリコンにより作
成され、前記ビット線が金属被膜により作成されている
ことを特徴とする請求項１５に記載のメモリ素子。
【請求項１９】行と列の配列により配置された複数の
セルを備えた半導体メモリ素子内の選択セルにアクセス
する方法において、前記選択セルに奇数番号が付けられている場合、前記選
択セルを含む行のすべての奇数番号付けされたセルを行
ストローブする段階と、前記選択セルに偶数番号が付けられている場合、前記選
択セルを含む行のすべての偶数番号付けされたセルを行
ストローブする段階と、行ストローブ中に前記選択セルを含む列を列ストローブ
する段階と、から成ることを特徴とする方法。
【請求項２０】行および列ストローブが同時に実行さ
れている行および列のセルに対して、読出し／書込み動
作が行われることを特徴とする請求項１９に記載の方
法。