JP3864353B2 - 半導体メモリ装置 - Google Patents
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Description
【００１０】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にランダムアクセスメモリ（ＲＡＭ）のメモリセルアレイ構造に関する。
【００２０】
【従来の技術】
一般に、ダイナミックＲＡＭ（ＤＲＡＭ）のメモリセルアレイの内部は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々のワード線と各々のビット線対のビット線もしくはビット補線のいずれかとの交差位置にメモリセルが配置（接続）される構成になっている。
【００３０】
たとえば、図２０に示す例では、各奇数番目のワード線ＷＬ1 ，ＷＬ3 ，ＷＬ5 ，…と各ビット線対のビット補線ＢＬi-との交差位置付近に奇数列のメモリセルＭＣi,1 ，ＭＣi,3 ，ＭＣi,5 …が配置（接続）され、各偶数番目のワード線ＷＬ0 ，ＷＬ2 ，ＷＬ4 …と各ビット線対のビット線ＢＬi との交差位置付近に偶数列のメモリセルＭＣi,0 ，ＭＣi,2 ，ＭＣi,4 ，…が配置（接続）される。
【００４０】
各ビット線対ＢＬi ／ＢＬi-は、各行（または各列）毎に設けられた１個の差動形センスアンプＳＡi に接続されている。各メモリセルＭＣi,j は１個のトランジスタＱi,j と１個のキャパシタＣi,j とからなる。このメモリセルＭＣi,j に接続されているワード線ＷＬj が活性化されると、トランジスタＱi,j がオンし、書込み時にはセンスアンプＳＡi よりビット線ＢＬi もしくはビット補線ＢＬi-を介してキャパシタＣi,j に電位情報が書き込まれ、読出し時にはキャパシタＣi,j の電位情報（記憶情報）がビット線ＢＬi もしくはビット補線ＢＬi-を介してセンスアンプＳＡi に入力されるようになっている。
【００５０】
ここで、ビット線ＢＬi 側に接続されている各メモリセルＭＣi+（図２０の場合は偶数列のメモリセルＭＣi,2n）には、ＤＲＡＭの外部からみた入出力データと同じ論理値でデータが格納される。
【００６０】
つまり、図２１の（Ａ）に模式的に示すように、ＤＲＡＭの外部より入力された論理値“１”のデータをビット線ＢＬi 側に接続されている任意のメモリセルＭＣi+に格納する場合、該メモリセルＭＣi+には同じ論理値“１”（Ｖccレベル）の電位情報が書き込まれる。そして、該メモリセルＭＣi+より読み出された論理値“１”の記憶情報は、そのまま論理値“１”の読出しデータとしてＤＲＡＭの外部へ出力される。また、外部より入力された論理値“０”のデータを該メモリセルＭＣi+に格納するときは、該メモリセルＭＣi+には同じ論理値“０”（Ｖssレベル）の電位情報が書き込まれる。そして、該メモリセルＭＣi+より読み出された論理値“０”の記憶情報は、そのまま論理値“０”の読出しデータとして外部へ出力される。
【００７０】
一方、ビット補線ＢＬi-側に接続されている各メモリセルＭＣi-（図２０の場合は奇数列のメモリセルＭＣi,2n+1）には、ＤＲＡＭの外部からみた入出力データとは逆（反転）の論理値でデータが格納される。
【００８０】
つまり、図２１の（Ｂ）に模式的に示すように、外部より入力された論理値“１”のデータをビット補線ＢＬi-側に接続されている任意のメモリセルＭＣi-に格納する場合、該メモリセルＭＣi-には入力データの論理値“１”を反転して論理値“０”（Ｖssレベル）の電位情報が書き込まれる。この場合、該メモリセルＭＣi-より読み出された論理値“０”の記憶情報はＤＲＡＭ内で論理値“１”に戻してから、論理値“１”の読出しデータとして外部へ出力される。同様に、外部からみて論理値“０”の入出力データを該メモリセルＭＣi-に格納する場合、ＤＲＡＭ内部では反転した論理値“１”のデータが該メモリセルＭＣi-に書き込まれる。
【００９０】
上記のように、ＤＲＡＭでは、メモリセルＭＣがビット線ＢＬi 側に接続されているのかビット補線ＢＬi-側に接続されているのかによって、別な見方をすれば個々のメモリアドレスの値によって、入出力データの論理値と内部のメモリセルＭＣに格納されるデータの論理値とが同一であったり逆（反転）であったりする。このようにメモリアドレスの値に応じてデータの非反転性／反転性が決まる仕組みは、データトポロジーとかデータスクランブル等と称されている。
【０１００】
ところで、最近のＤＲＡＭでは、メモリセルアレイの集積度を高めるためのビット線配置構造として、図２２に示すように、各ビット線対を構成するビット線ＢＬi とビット補線ＢＬi-とのほぼ中間位置に隣のビット線対を構成するビット線およびビット補線のいずれか片方（たとえばＢＬi+1)が配置され、図２３に示すように、各ビット線またはビット補線上で隣り合うビット線コンタクト位置（たとえばＢＣi,c とＢＣi,c+1 ）のピッチをＰとするとき、ビット線およびビット補線配列方向（Ｙ方向）において隣り合うビット線コンタクト（たとえばＢＣi,c+1 とＢＣi+1,c+1 ）の位置がビット線またはビット補線と平行な方向でＰ／４だけずれるような、いわゆる１／４ピッチ・ビットライン・コンタクト方式が知られている。この方式のビット線配置構造では、通常の１／２ピッチ・ビットライン・コンタクト方式よりも高密度で配線できるという利点がある。図２３において、ＭＡi,c ，ＭＡi,c+1,…は素子領域であり、ＭＣi,j-2 ，ＭＣi,j …はメモリセルである。
【０１１０】
しかし、ＤＲＡＭのメモリセル・アレイにおいては、互いに近接するビット線同士、ビット補線同士またはビット線とビット補線は、寄生容量を介して互いにカップリングされている。このため、ビット線またはビット補線のセンシングの最中に、寄生容量を介して近隣の他のビット線またはビット補線上の電位変化の影響を受けると、センス不良（誤読み出し）を起こすおそれがある。
【０１２０】
そこで、上記した１／４ピッチ・ビットライン・コンタクト方式では、図２２に示すように、奇数番目もしくは偶数番目（図２２では偶数番目）の各ビット線対を構成するビット線（たとえばＢＬ0 ）とビット補線（たとえばＢＬ0-）とが線の長さ方向のほぼ中間位置にて１回捻って互いに位置を替えるようなツイスト構造を採るのが通例になっている。このツイスト構造によれば、任意のビット線対（ビット線／ビット補線）に対して、付近の他のビット線またはビット補線の間隔がツイスト部ＴＷの両側で対称になるため、寄生容量が平衡する。したがって、この付近の他のビット線またはビット補線上で電位が変化した時に寄生容量を介して当該ビット線対のビット線とビット補線に与えられる影響は互いに等しく、キャンセルされる。
【０１３０】
また、殆どのＤＲＡＭでは、正規のメモリセルアレイに数本の冗長行または列（冗長メモリセルアレイ）を加えて、正規メモリセルアレイ内の欠陥（不良）メモリセルまたは欠陥ワード線等を含む１単位の行または列を冗長メモリセルアレイで置き換える冗長回路を備えている。
【０１４０】
図２４に、上記のようなデータトポロジー、１／４ピッチ・ビットライン・コンタクト方式および冗長回路を採用する従来のＤＲＡＭの要部の構成を示す。
【０１５０】
このＤＲＡＭでは、メモリセルアレイの中心部に多数のセンスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…がＹ方向一列に配置され、その両側にメモリセルアレイが展開されている。
【０１６０】
各センスアンプＳＡi （ｉ＝０，１，２，…）から左右両側にそれぞれ一対のビット線対ＢＬi ／ＢＬi-が延びている。そして、多数（この例では５１２本）のワード線ＷＬ0 〜ＷＬ511 が各ビット線対ＢＬi ／ＢＬi-と直交して交差し、各ワード線ＷＬj （ｊ＝０，１，…５１１）と各ビット線対ＢＬi ／ＢＬi-のビット線ＢＬi もしくはビット補線ＢＬi-のいずれかとの交差位置付近にメモリセルＭＣi,j が配置（接続）されている。
【０１７０】
センスアンプ・バンクの左側のメモリセルアレイ領域では、偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…においてビット線ＢＬ0 ，ＢＬ2 ，…とビット補線ＢＬ0-，ＢＬ2-，…とがビット線中間部付近に設定されたツイスト箇所ＴＷで捻って互いに位置を替えており、このツイスト箇所ＴＷによって左側の正規メモリアレイ部はメモリセル配置のレイアウトに関して２つのブロックＡ，Ｂに区分されている。
【０１８０】
また、センスアンプ・バンクの右側のメモリセルアレイ領域でも、同様に偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…においてビット線ＢＬ0 ，ＢＬ2 ，…とビット補線ＢＬ0-，ＢＬ2-，…とがビット線中間部付近に設定されたツイスト箇所ＴＷで捻って互いに位置を替えており、このツイスト箇所ＴＷによって右側の正規メモリアレイ部はメモリセル配置のレイアウトに関して２つのブロックＣ，Ｄに区分されている。
【０１９０】
なお、奇数番目の各ビット線対ＢＬ1 ／ＢＬ1-，ＢＬ3 ／ＢＬ3-，…においてビット線ＢＬ1 ，ＢＬ3 ，…とビット補線ＢＬ1-，ＢＬ3-，…とが各対応センスアンプＳＡ1 ，ＳＡ3 ，…の内部に設定されたツイスト箇所ＴＷで捻って互いに位置を替えている。また、偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…の内のビット補線ＢＬ0-，ＢＬ2-，…と次隣の奇数番目の各ビット線対ＢＬ1 ／ＢＬ1-，ＢＬ3 ／ＢＬ3-，…の内のビット線ＢＬ1 ，ＢＬ3 ，…とが各対応センスアンプ（ＳＡ0 ，ＳＡ1 ），（ＳＡ2 ，ＳＡ3 ），…と内側ブロックＢ，Ｃとの間に設定されたツイスト箇所ＴＷで捻って互いに位置を替えている。
【０２００】
このように、このＤＲＡＭでは、正規メモリアレイが４つのブロックＡ，Ｂ，Ｃ，Ｄに区分されている。そして、右端ブロックＤの隣（延長上）に冗長メモリセルアレイのブロックＲが設けられている。
【０２１０】
正規メモリセルアレイにおいて、ブロックＡでは、升形の枠ＫA で示すようなメモリセル配置の基本単位がＸ，Ｙ方向に繰り返し（升目に）配置されている。同様に、他のブロックＢ，Ｃ，Ｄでは、それぞれ升形の枠ＫB ，ＫC ，ＫD で示すようなメモリセル配置の基本単位がＸ，Ｙ方向に繰り返し（升目に）配置されている。冗長メモリセルアレイのブロックＲでは、升形の枠ＫR で示すようなメモリセル配置の基本単位がＹ方向に繰り返し配置されている。
【０２２０】
図２４において、○は図１０の（Ａ）のメモリセルＭＣi+に相当する非反転型メモリセルであり、●は図１０の（Ｂ）のメモリセルＭＣi-に相当する反転型メモリセルである。
【０２３０】
図２５〜２９に、各ブロックＡ，Ｂ，Ｃ，Ｄ，Ｒにおけるメモリセル配置の基本単位ＫA ，ＫB ，ＫC ，ＫD ，ＫR 内のメモリセル配置分布を示す。図示のように、正規メモリセルアレイ内のブロックＡ，Ｂ，Ｃ，Ｄ間では、メモリセル配置の基本単位ＫA ，ＫB ，ＫC ，ＫD 内のメモリセル配置分布のパターンまたはレイアウトが相違している。冗長ブロックＲのメモリセル配置の基本単位ＫR はブロックＤのメモリセル配置の基本単位ＫD と同一のパターンである。
【０２４０】
図３０に、全ブロックにおける反転条件のデータトポロジーを示す。このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各ブロックＡ，Ｂ，Ｃ，Ｄを識別するＸアドレス信号の最上位２ビット（Ｘ8 ，Ｘ7 ）と、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）と、各メモリセル配置の基本単位Ｋ内の偶数番目のビット線対ＢＬ2n／ＢＬ2n- と奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- とを識別するＹアドレス信号の最下位ビット（Ｙ0 ）とで規定または特定される。すなわち、反転条件は次の式（１）で表される。
【０２５０】
ここで、- は否定（反転）、＋は論理和、※は論理積、◆は排他的論理和を表す。
【０２６０】
メモリセルアレイ内の任意のメモリセルについて書込み／読出しのアクセスが行われるときは、上記データトポロジーを参照して、そのメモリセルが非反転型メモリセルなのか反転型メモリセルなのかを判別し、図２１に示すようなデータ性（非反転／反転）の制御を行うことができる。
【０２７０】
また、正規メモリセルアレイ内の任意のブロックたとえばブロックＡに欠陥セルまたはワード線が存在し、その欠陥部を含むワード線４本分の領域が冗長メモリセルアレイのブロックＲで置換されたときでも、冗長ブロックＲへのアクセスがある度毎に上記データトポロジーを参照することで、図２１に示すようなデータ性（非反転／反転）の制御を行うことができる。
【０２８０】
【発明が解決しようとする課題】
しかしながら、上記したような従来のＤＲＡＭでは、正規メモリセルアレイ内のブロックＡ，Ｂ，Ｃ，Ｄ間でデータトポロジーが相違し、反転条件（１）も複雑であり、それだけデータ性制御のための回路も大規模化する。
【０２９０】
また、冗長ブロックＲがそれとデータトポロジーの異なるブロックＡ，ＢまたはＣの一部領域と置き換わった場合、有用なメモリ試験が事実上行えなくなるという不具合がある。
【０３００】
すなわち、或るメモリ試験では、個々のメモリセルの物理的特性を検査するため、非反転型メモリセルだけでなく反転型メモリセルに対しても一律に物理的かつ論理的に同じ値のデータを格納することがある。この場合、試験装置（メモリテスタ）は、上記のようなデータトポロジーを参照して個々のメモリセルにアクセスし、反転型メモリセルに対しては通常のメモリアクセスとは逆のデータ性制御を行う。つまり、外部からみてたとえば論理値“１”のデータを反転型メモリセルに格納する場合には、論理値“０”のデータを書き込むことになる。
【０３１０】
しかし、たとえばブロックＡの一部領域が冗長ブロックＲで置換されている場合、試験装置にはそのことが判らない。したがって、ブロックＡの該領域内のメモリセルにアクセスする場合でも、ブロックＡに対するデータトポロジーを参照して上記のようなテスト用のデータ性制御を行う。ところが、実際にはデータトポロジーの異なる冗長ブロックＲに置き換わっているので、間違ったデータ性制御が行われる結果となる。このため、所期のメモリ試験が実施不能となる。
【０３２０】
本発明は、かかる問題点に鑑みてなされたもので、データトポロジーを簡単化し、データ性制御のための回路を簡略化し、かつ正規メモリセルの一部が冗長メモリセルで置換されても所期のメモリ試験を正しく行えるようにした半導体メモリ装置を提供することを目的とする。
【０３３０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の半導体メモリ装置は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一であるメモリセルアレイを有し、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成とした。
【０３４０】
本発明の第２の半導体メモリ装置は、複数本の正規ワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記正規ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記正規ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一である正規メモリセルアレイと、複数本の冗長ワード線と前記複数本のビット線対とがマトリクス状に交差し、各々の前記冗長ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つの冗長メモリセルが接続され、前記ビット線に接続される第１型の冗長メモリセルには前記第１の論理でデータが格納され、前記ビット補線に接続される第２型の冗長メモリセルには前記第２の論理でデータが格納され、メモリセル配置の基本単位において各々の前記冗長ワード線のアドレス順位からみた前記第１型および第２型の冗長メモリセルの配置分布が前記正規メモリセルアレイの各ブロックのメモリセル配置の基本単位における前記メモリセルの配置関係と同一である冗長メモリセルアレイとを有し、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成した。
【０３５０】
本発明の第３の半導体メモリ装置は、上記第１または第２の装置において、前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布が前記複数のブロック間で独立している構成とした。
【０３６０】
本発明の第４の半導体メモリ装置は、上記第１または第２の装置において、前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序が前記複数のブロック間で独立している構成とした。
【０３７０】
本発明の第５の半導体メモリ装置は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、前記第１型のメモリセルと前記第２型のメモリセルとの配置分布が同一であるメモリセル配置基本単位が複数個繰り返して配置されているメモリアレイを有し、各々の前記メモリセル配置基本単位における前記ワード線のアドレス順位からみた各ワード線の配列順序が同一であり、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成とした。
【０３８０】
【発明の実施の形態】
以下、図１〜図１９を参照して本発明の実施例を説明する。
【０３９０】
先ず、図１〜図１２につき本発明の第１の実施例を説明する。
【０４００】
図１〜図７に、本発明の一実施例によるＤＲＡＭの構成を示す。図１は、このＤＲＡＭの要部の全体構成を示す。図２は図１中の正規メモリセルアレイの左半分のメモリセル配置分布を詳細に示し、図３は図１中の正規メモリセルアレイの右半分のメモリセル配置分布を詳細に示す。図４〜図７は正規メモリセル内の各ブロックにおけるメモリルセル配置のレイアウトを示す。図中、○は非反転型メモリセル（ＭＣ+)を示し、●は反転型メモリセル（ＭＣ-)を示す。
【０４１０】
この実施例のＤＲＡＭは、データトポロジー、１／４ピッチ・ビットライン・コンタクト方式および冗長回路を採用している。このＤＲＡＭにおいて、センスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…、ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，ＢＬ2 ／ＢＬ2-，…およびワード線（正規ワード線ＷＬ0 〜ＷＬ511 ，冗長ワード線ＲＷ0 〜ＲＷ3 ）のそれぞれの配列構成は、上記した従来（図２４）のＤＲＡＭと共通している。ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，ＢＬ2 ／ＢＬ2-，…におけるツイスト箇所ＴＷの位置も、上記従来（図２４）のＤＲＡＭと同じである。
【０４２０】
Ｘアドレス・デコーダ１０は、メモリアクセス時に、次のようにして５１２本のワード線ＷＬ0 〜ＷＬ511 のうちのいずれか１つを選択する。Ｘアドレス・デコーダ１０内の上位デコーダ部ＸＤＨは、Ｘアドレス信号Ｘ0-8 の上位７ビットＸ2-8 に対応する上位プリ・デコード信号ＸＦＨ0-15に応じて、下位デコーダ部ＸＤＬ0 ，ＸＤＬ1 ，…ＸＤＬ127 のうちのいずれか１つにワード線駆動信号を与える。このワード線駆動信号は、その選択された下位デコーダ部ＸＤＬn に含まれている４個のアンドゲート（Ｇ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ）のうちのいずれか１つ、すなわちＸアドレス信号Ｘ0-8 の下位２ビットＸ0-1 に対応する４ビットの下位プリ・デコード信号ＸＦＬ0-3 でイネーブル状態となるいずれか１つのアンドゲート（たとえばＧ1)を介して、ワード線ＷＬj に供給される。
【０４３０】
もっとも、正規メモリセルアレイ内の任意のブロックたとえばブロックＡに欠陥セルまたはワード線が存在し、その欠陥部を含むワード線４本分の領域が冗長メモリセルアレイのブロックＲで置換された場合で、メモリアドレスがブロックＡの該被置換領域を指定するときは、冗長回路のアドレスデコーダ（図示せず）より一致信号ＤＳが発生されることにより、上位デコーダ部ＸＤＨはワード線駆動信号の出力を中止する。代わって、冗長回路からのワード線駆動信号ＲＥＤが冗長ブロック用の下位デコーダ部ＸＤＲに供給され、４本の冗長ワード線ＲＷ0 〜ＲＷ3 のうちのいずれか１つが選択される。
【０４４０】
各センスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…は、層間絶縁膜を介してビット線対の上にそれらと平行に配線されているＹセレクト線（図示せず）を介してＹアドレス・デコーダ（図示せず）に接続されている。
【０４５０】
このＤＲＡＭにおいて、個々のメモリセルに対するデータの書き込み／読み出しの動作は通常の仕方で行われる。
【０４６０】
このＤＲＡＭの特徴とする点は、メモリセルアレイの各ブロックＡ，Ｂ，Ｃ，Ｄ，Ｒにおける基本単位ＫA ，ＫB ，ＫC ，ＫD ，ＫR 内のメモリセル配置分布のパターンである。
【０４７０】
図８に、ブロックＡにおける基本単位ＫA 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫA 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ2n+1，ＢＬ2n- ，ＢＬ(2n+1)- の順で配置されるとともに、連続する４本のワード線ＷＬa ，ＷＬa+1 ，ＷＬa+2 ，ＷＬa+3 （ａ＝0,4,8,…124)がＸ方向にこの順で配置されている。
【０４８０】
偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬa ，ＷＬa+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬa+2 ，ＷＬa+3 との各交差位置に非反転型メモリセル○が配置されている。
【０４９０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬa ，ＷＬa+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬa+1 ，ＷＬa+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５００】
図９に、ブロックＢにおける基本単位ＫB 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫB 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n- ，ＢＬ2n+1，ＢＬ2n，ＢＬ(2n+1)- の順で配置されるとともに、連続する４本のワード線ＷＬb ，ＷＬb+1 ，ＷＬb+2 ，ＷＬb+3 （ｂ＝128,132,…252)がＸ方向にこの順で配置されている。
【０５１０】
この基本単位ＫB 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬb ，ＷＬb+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬb+2 ，ＷＬb+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５２０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬb ，ＷＬb+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬb+1 ，ＷＬb+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５３０】
図１０に、ブロックＣにおける基本単位ＫC 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫC 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n- ，ＢＬ(2n+1)- ，ＢＬ2n，ＢＬ2n+1の順で配置されるとともに、連続する４本のワード線ＷＬc ，ＷＬc+1 ，ＷＬc+2 ，ＷＬc+3 （ｃ＝256,260,…380)がＸ方向にこの順で配置されている。
【０５４０】
この基本単位ＫC 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬc ，ＷＬc+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬc+2 ，ＷＬc+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５５０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬc ，ＷＬc+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬc+1 ，ＷＬc+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５６０】
図１１に、ブロックＤにおける基本単位ＫD 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫD 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ(2n+1)- ，ＢＬ2n- ，ＢＬ2n+1の順で配置されるとともに、連続する４本のワード線ＷＬd ，ＷＬd+1 ，ＷＬd+2 ，ＷＬd+3 （ｄ＝384,388,…508)がＸ方向にその順で配置されている。
【０５７０】
この基本単位ＫD 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- においてはビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬd ，ＷＬd+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬd+2 ，ＷＬd+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５８０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- においては、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬd ，ＷＬd+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬd+1 ，ＷＬd+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５９０】
図１２に、冗長ブロックＲにおける基本単位ＫR 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫR 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ(2n+1)- ，ＢＬ2n- ，ＢＬ2n+1の順で配置されるとともに、連続する４本の冗長ワード線ＲＷ0 ，ＲＷ1 ，ＲＷ2 ，ＲＷ3 がＸ方向にこの順で配置されている。
【０６００】
この冗長部の基本単位ＫR 内で、偶数番目のビット線対ＢＬ2n／ＢＬ2n- においては、ビット補線ＢＬ2n- と第１および第２順位のワード線ＲＷ0 ，ＲＷ1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＲＷ2 ，ＲＷ3 との各交差位置に非反転型メモリセル○が配置されている。
【０６１０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- においては、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＲＷ0 ，ＲＷ3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＲＷ1 ，ＲＷ2 との各交差位置に非反転型メモリセル○が配置されている。
【０６２０】
このように、正規メモリセルアレイのブロックＡ，Ｂ，Ｃ，Ｄの間では、▲１▼それぞれの基本単位ＫA ，ＫB ，ＫC ，ＫD における反転型メモリセル●／非反転型メモリセル○の配置分布のパターンが互いに独立または相違していて、▲２▼基本単位ＫA ，ＫB ，ＫC ，ＫD 内のデータトポロジーが互いに同一であるという関係が成立している。
【０６３０】
また、冗長ブロックＲの基本単位ＫR は、メモリセル配置分布のパターンだけでなくデータトポロジーに関しても正規メモリセルアレイのブロックＤの基本単位ＫD と同じであるから、正規メモリアレイの他のいずれのブロックＡ，Ｂ，Ｃの基本単位ＫD ともデータトポロジーが同じである。
【０６４０】
このように、この実施例のＤＲＡＭでは、全てのブロックＡ，Ｂ，Ｃ，Ｄ，Ｒ間で基本単位Ｋ内のデータトポロジーが同じであり、反転条件が次の式（２）で表されるように簡単である。
【０６５０】
反転条件＝Ｘ1-※Ｙ0-＋（Ｘ0 ◆Ｘ1 ）- ※Ｙ0 ………（２）
ここで、- は否定（反転）、＋は論理和、※は論理積、◆は排他的論理和を表す。
【０６６０】
すなわち、このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）と、各メモリセル配置の基本単位Ｋ内の偶数番目のビット線対ＢＬ2n／ＢＬ2n- と奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- とを識別するＹアドレス信号の最下位ビット（Ｙ0 ）とで規定または特定される。各ブロックを識別するためのＸアドレス信号の上位２ビット（Ｘ8 ，Ｘ7 ）は不要となる。
【０６７０】
このように、この実施例によれば、正規メモリセルアレイ内の全てのブロックＡ，Ｂ，Ｃ，Ｄ間でデータトポロジーが一致し、反転条件（２）が簡単であるため、データ性制御のための回路を簡略化できる。
【０６８０】
また、正規メモリセルアレイ内の任意のブロックＡ，Ｂ，Ｃ，Ｄの一部領域が冗長ブロックＲで置換されても、ブロックＡ，Ｂ，Ｃ，Ｄと冗長ブロックＲとのデータトポロジーが共通であるため、上記したような個々のメモリセルの物理的特性を検査するための有用なメモリ試験、つまり非反転型メモリセルだけでなく反転型メモリセルに対しても一律に物理的かつ論理的に同じ値のデータを格納する試験を正しく行うことができる。
【０６９０】
図１３に、本発明の第２の実施例によるＤＲＡＭの要部の構成を示す。図中、上記第１の実施例（図１）の対応するものと同様の構成および機能を有する部分には同一の符号を付している。
【０７００】
この実施例では、メモリセル配置分布のパターンまたはレイアウトは全ブロックで共通または同一であり、基本単位ＫA ，ＫB ，ＫC ，ＫD 内のワード線ＷＬの配列順序をブロック間で独立させることで、データトポロジーを全ブロックで共通または同一にしている。
【０７１０】
図１４〜図１６に、ブロックＢ，Ｃ，Ｄにおける基本単位ＫB ，ＫC ，ＫD 内のメモリセル配置分布のパターンをそれぞれ模式的に示す。ブロックＡにおける基本単位ＫA 内のメモリセル配置分布のパターンは、図８に示すパターンと同じである。また、冗長ブロックＲにおける基本単位ＫR 内のメモリセル配置分布のパターンは、ブロックＤにおける基本単位ＫD 内のメモリセル配置分布のパターン（図１６）と同じである。
【０７２０】
たとえば、図１４において、ブロックＢの基本単位ＫB内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n‐，ＢＬ2n＋1／ＢＬ(2n＋1)‐がＹ方向にＢＬ2n‐，ＢＬ(2n＋1)，ＢＬ2n，ＢＬ(2n＋1)‐の順で配置されるとともに、連続する４本のワード線ＷＬb，ＷＬb+1，ＷＬb+2，ＷＬb+3（ｂ＝128，132，…252）がＸ方向にＷＬb+3，ＷＬb+2，ＷＬb+1，ＷＬ bの順で配置されている。
【０７３０】
偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬb ，ＷＬb+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬb+2 ，ＷＬb+3 との各交差位置に非反転型メモリセル○が配置されている。
【０７４０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬb ，ＷＬb+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬb+1 ，ＷＬb+2 との各交差位置に非反転型メモリセル○が配置されている。
【０７５０】
したがって、ブロックＢの基本単位ＫB 内のデータトポロジーは、ブロックＡにおける基本単位ＫA 内のデータトポロジーと同一である。同様に、他のブロックＣ，Ｄ，Ｒの基本単位ＫC ，ＫD ，ＫR においても、４本のワード線の配列順序が各ブロックで独自的であり、結果としてデータトポロジーはブロックＡ，Ｂと同一であることがわかる。
【０７６０】
このように、この実施例でも、正規メモリセルアレイ内の全ブロックＡ，Ｂ，Ｃ，Ｄでデータトポロジーが共通し、反転条件は上式（２）で表される。したがって、データ性制御やメモリ試験等において上記第１実施例と同様の効果が得られる。
【０７７０】
上記した第１および第２実施例のいずれも１／４ピッチ・ビットライン・コンタクト方式に係るものであったが、図１７および図１８に示すように本発明は１／２ピッチ・ビットライン・コンタクト方式にも適用可能である。
【０７８０】
図１７に示す例は、上記第１実施例と同様に、正規メモリアレイ内のブロックＡ，Ｂ間で、▲１▼それぞれの基本単位ＫA ，ＫB における反転型メモリセル●／非反転型メモリセル○の配置分布のパターンが互いに独立または相違していて、▲２▼基本単位ＫA ，ＫB 内のデータトポロジーが互いに同一であるという関係が成立している。
【０７９０】
このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）だけで特定される。すなわち、反転条件は、次の式（３）で表される。
【０８００】
反転条件＝Ｘ0 ◆Ｘ1 ………（３）
ここで、◆は排他的論理和を表す。
【０８１０】
図１８に示す例は、上記第２実施例と同様に、正規メモリセルアレイ内のブロックＡ，Ｂ間で、メモリセル配置分布のパターンまたはレイアウトは共通または同一であり、基本単位ＫA ，ＫB 内のワード線ＷＬの配列順序をブロックＡ，Ｂ間で独立させることで、データトポロジーを両ブロックＡ，Ｂで共通または同一にしている。この例でも、反転条件は上記の式（３）で表される。
【０８２０】
図１９は、本発明の一応用例を示す。これは、ツイスト部ＴＷを設けないメモリセルアレイにおいて、上記第２実施例と同様にワード線の順序を入れ替える手法を用いて、冗長部のワード線ＲＷを半減したものである。この例によれば、冗長部の一対のワード線ＲＷ0(2)，ＲＷ1(3)で正規メモリセルアレイ内の第１の一対のワード線（ＷＬa ，ＷＬa+1 ）または第２の一対のワード線（ＷＬa+2 ，ＷＬa+3 ）のいずれとも置換することができる。
【０８３０】
上記実施例では、センスアンプ・バンクの両側にメモリセルアレイの領域が展開していたが、片側だけに展開していてもよく、正規メモリセルアレイ内のブロックの個数も任意に選択可能である。冗長部の設置位置、容量も任意に選択可能である。
【０８４０】
【発明の効果】
以上説明したように、本発明によれば、データトポロジーを簡単にできるとともに、データ性制御のための回路を簡略化し、正規メモリセルの一部が冗長メモリセルで置換されても所期のメモリ試験を正しく行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２】第１の実施例において図１の正規メモリセルアレイの左半分の領域をより詳細に示す図である。
【図３】第１の実施例において図１の正規メモリセルアレイの右半分の領域をより詳細に示す図である。
【図４】第１の実施例において正規メモリセルアレイのブロックＡのメモリセル配置のレイアウトを示す図である。
【図５】第１の実施例において正規メモリセルアレイのブロックＢのメモリセル配置のレイアウトを示す図である。
【図６】第１の実施例において正規メモリセルアレイのブロックＣのメモリセル配置のレイアウトを示す図である。
【図７】第１の実施例において正規メモリセルアレイのブロックＤのメモリセル配置のレイアウトを示す図である。
【図８】第１の実施例において正規メモリセルアレイのブロックＡの基本単位内のメモリセル配置分布のパターンを示す図である。
【図９】第１の実施例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１０】第１の実施例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１１】第１の実施例において正規メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１２】第１の実施例において冗長メモリセルアレイのブロックＲの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１３】本発明の第２の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１４】第２の実施例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１５】第２の実施例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１６】第２の実施例において冗長メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１７】本発明の第３の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１８】本発明の第４の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１９】本発明の第５の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２０】一般的なＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２１】ＤＲＡＭにおける反転／非反転のデータ性制御を説明するための図である。
【図２２】１／４ピッチ・ビットライン・コンタクト方式によるメモリセルアレイにおけるビット線対の配置構造を示す図である。
【図２３】１／４ピッチ・ビットライン・コンタクト方式によるメモリセル配置のレイアウトを示す図である。
【図２４】従来のメモリセルアレイの構成を模式的に示す図である。
【図２５】図２４の従来例において正規メモリセルアレイのブロックＡの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２６】図２４の従来例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２７】図２４の従来例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２８】図２４の従来例において正規メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２９】図２４の従来例において冗長メモリセルアレイのブロックＲの基本単位内のメモリセル配置分布のパターンを示す図である。
【図３０】図２４の従来例における全ブロックのデータトポロジーを示す図である。
【符号の説明】
１０ Ｘアドレス・デコーダ
ＸＤＨ 上位デコーダ部
ＸＤＬ0 ，ＸＤＬ1 ，…，ＸＤＬ127 ，ＸＤＲ 下位デコーダ部
ＳＡ0 ，ＳＡ1 ，… センスアンプ
ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，… ビット線対
ＢＬ0 ，ＢＬ1 ，… ビット線
ＢＬ0-，ＢＬ1-，… ビット補線
ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 … ワード線
ＫA ，ＫB ，ＫC ，ＫD ，ＫR メモリセル配置の基本単位
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にランダムアクセスメモリ（ＲＡＭ）のメモリセルアレイ構造に関する。
【００２０】
【従来の技術】
一般に、ダイナミックＲＡＭ（ＤＲＡＭ）のメモリセルアレイの内部は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々のワード線と各々のビット線対のビット線もしくはビット補線のいずれかとの交差位置にメモリセルが配置（接続）される構成になっている。
【００３０】
たとえば、図２０に示す例では、各奇数番目のワード線ＷＬ1 ，ＷＬ3 ，ＷＬ5 ，…と各ビット線対のビット補線ＢＬi-との交差位置付近に奇数列のメモリセルＭＣi,1 ，ＭＣi,3 ，ＭＣi,5 …が配置（接続）され、各偶数番目のワード線ＷＬ0 ，ＷＬ2 ，ＷＬ4 …と各ビット線対のビット線ＢＬi との交差位置付近に偶数列のメモリセルＭＣi,0 ，ＭＣi,2 ，ＭＣi,4 ，…が配置（接続）される。
【００４０】
各ビット線対ＢＬi ／ＢＬi-は、各行（または各列）毎に設けられた１個の差動形センスアンプＳＡi に接続されている。各メモリセルＭＣi,j は１個のトランジスタＱi,j と１個のキャパシタＣi,j とからなる。このメモリセルＭＣi,j に接続されているワード線ＷＬj が活性化されると、トランジスタＱi,j がオンし、書込み時にはセンスアンプＳＡi よりビット線ＢＬi もしくはビット補線ＢＬi-を介してキャパシタＣi,j に電位情報が書き込まれ、読出し時にはキャパシタＣi,j の電位情報（記憶情報）がビット線ＢＬi もしくはビット補線ＢＬi-を介してセンスアンプＳＡi に入力されるようになっている。
【００５０】
ここで、ビット線ＢＬi 側に接続されている各メモリセルＭＣi+（図２０の場合は偶数列のメモリセルＭＣi,2n）には、ＤＲＡＭの外部からみた入出力データと同じ論理値でデータが格納される。
【００６０】
つまり、図２１の（Ａ）に模式的に示すように、ＤＲＡＭの外部より入力された論理値“１”のデータをビット線ＢＬi 側に接続されている任意のメモリセルＭＣi+に格納する場合、該メモリセルＭＣi+には同じ論理値“１”（Ｖccレベル）の電位情報が書き込まれる。そして、該メモリセルＭＣi+より読み出された論理値“１”の記憶情報は、そのまま論理値“１”の読出しデータとしてＤＲＡＭの外部へ出力される。また、外部より入力された論理値“０”のデータを該メモリセルＭＣi+に格納するときは、該メモリセルＭＣi+には同じ論理値“０”（Ｖssレベル）の電位情報が書き込まれる。そして、該メモリセルＭＣi+より読み出された論理値“０”の記憶情報は、そのまま論理値“０”の読出しデータとして外部へ出力される。
【００７０】
一方、ビット補線ＢＬi-側に接続されている各メモリセルＭＣi-（図２０の場合は奇数列のメモリセルＭＣi,2n+1）には、ＤＲＡＭの外部からみた入出力データとは逆（反転）の論理値でデータが格納される。
【００８０】
つまり、図２１の（Ｂ）に模式的に示すように、外部より入力された論理値“１”のデータをビット補線ＢＬi-側に接続されている任意のメモリセルＭＣi-に格納する場合、該メモリセルＭＣi-には入力データの論理値“１”を反転して論理値“０”（Ｖssレベル）の電位情報が書き込まれる。この場合、該メモリセルＭＣi-より読み出された論理値“０”の記憶情報はＤＲＡＭ内で論理値“１”に戻してから、論理値“１”の読出しデータとして外部へ出力される。同様に、外部からみて論理値“０”の入出力データを該メモリセルＭＣi-に格納する場合、ＤＲＡＭ内部では反転した論理値“１”のデータが該メモリセルＭＣi-に書き込まれる。
【００９０】
上記のように、ＤＲＡＭでは、メモリセルＭＣがビット線ＢＬi 側に接続されているのかビット補線ＢＬi-側に接続されているのかによって、別な見方をすれば個々のメモリアドレスの値によって、入出力データの論理値と内部のメモリセルＭＣに格納されるデータの論理値とが同一であったり逆（反転）であったりする。このようにメモリアドレスの値に応じてデータの非反転性／反転性が決まる仕組みは、データトポロジーとかデータスクランブル等と称されている。
【０１００】
ところで、最近のＤＲＡＭでは、メモリセルアレイの集積度を高めるためのビット線配置構造として、図２２に示すように、各ビット線対を構成するビット線ＢＬi とビット補線ＢＬi-とのほぼ中間位置に隣のビット線対を構成するビット線およびビット補線のいずれか片方（たとえばＢＬi+1)が配置され、図２３に示すように、各ビット線またはビット補線上で隣り合うビット線コンタクト位置（たとえばＢＣi,c とＢＣi,c+1 ）のピッチをＰとするとき、ビット線およびビット補線配列方向（Ｙ方向）において隣り合うビット線コンタクト（たとえばＢＣi,c+1 とＢＣi+1,c+1 ）の位置がビット線またはビット補線と平行な方向でＰ／４だけずれるような、いわゆる１／４ピッチ・ビットライン・コンタクト方式が知られている。この方式のビット線配置構造では、通常の１／２ピッチ・ビットライン・コンタクト方式よりも高密度で配線できるという利点がある。図２３において、ＭＡi,c ，ＭＡi,c+1,…は素子領域であり、ＭＣi,j-2 ，ＭＣi,j …はメモリセルである。
【０１１０】
しかし、ＤＲＡＭのメモリセル・アレイにおいては、互いに近接するビット線同士、ビット補線同士またはビット線とビット補線は、寄生容量を介して互いにカップリングされている。このため、ビット線またはビット補線のセンシングの最中に、寄生容量を介して近隣の他のビット線またはビット補線上の電位変化の影響を受けると、センス不良（誤読み出し）を起こすおそれがある。
【０１２０】
そこで、上記した１／４ピッチ・ビットライン・コンタクト方式では、図２２に示すように、奇数番目もしくは偶数番目（図２２では偶数番目）の各ビット線対を構成するビット線（たとえばＢＬ0 ）とビット補線（たとえばＢＬ0-）とが線の長さ方向のほぼ中間位置にて１回捻って互いに位置を替えるようなツイスト構造を採るのが通例になっている。このツイスト構造によれば、任意のビット線対（ビット線／ビット補線）に対して、付近の他のビット線またはビット補線の間隔がツイスト部ＴＷの両側で対称になるため、寄生容量が平衡する。したがって、この付近の他のビット線またはビット補線上で電位が変化した時に寄生容量を介して当該ビット線対のビット線とビット補線に与えられる影響は互いに等しく、キャンセルされる。
【０１３０】
また、殆どのＤＲＡＭでは、正規のメモリセルアレイに数本の冗長行または列（冗長メモリセルアレイ）を加えて、正規メモリセルアレイ内の欠陥（不良）メモリセルまたは欠陥ワード線等を含む１単位の行または列を冗長メモリセルアレイで置き換える冗長回路を備えている。
【０１４０】
図２４に、上記のようなデータトポロジー、１／４ピッチ・ビットライン・コンタクト方式および冗長回路を採用する従来のＤＲＡＭの要部の構成を示す。
【０１５０】
このＤＲＡＭでは、メモリセルアレイの中心部に多数のセンスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…がＹ方向一列に配置され、その両側にメモリセルアレイが展開されている。
【０１６０】
各センスアンプＳＡi （ｉ＝０，１，２，…）から左右両側にそれぞれ一対のビット線対ＢＬi ／ＢＬi-が延びている。そして、多数（この例では５１２本）のワード線ＷＬ0 〜ＷＬ511 が各ビット線対ＢＬi ／ＢＬi-と直交して交差し、各ワード線ＷＬj （ｊ＝０，１，…５１１）と各ビット線対ＢＬi ／ＢＬi-のビット線ＢＬi もしくはビット補線ＢＬi-のいずれかとの交差位置付近にメモリセルＭＣi,j が配置（接続）されている。
【０１７０】
センスアンプ・バンクの左側のメモリセルアレイ領域では、偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…においてビット線ＢＬ0 ，ＢＬ2 ，…とビット補線ＢＬ0-，ＢＬ2-，…とがビット線中間部付近に設定されたツイスト箇所ＴＷで捻って互いに位置を替えており、このツイスト箇所ＴＷによって左側の正規メモリアレイ部はメモリセル配置のレイアウトに関して２つのブロックＡ，Ｂに区分されている。
【０１８０】
また、センスアンプ・バンクの右側のメモリセルアレイ領域でも、同様に偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…においてビット線ＢＬ0 ，ＢＬ2 ，…とビット補線ＢＬ0-，ＢＬ2-，…とがビット線中間部付近に設定されたツイスト箇所ＴＷで捻って互いに位置を替えており、このツイスト箇所ＴＷによって右側の正規メモリアレイ部はメモリセル配置のレイアウトに関して２つのブロックＣ，Ｄに区分されている。
【０１９０】
なお、奇数番目の各ビット線対ＢＬ1 ／ＢＬ1-，ＢＬ3 ／ＢＬ3-，…においてビット線ＢＬ1 ，ＢＬ3 ，…とビット補線ＢＬ1-，ＢＬ3-，…とが各対応センスアンプＳＡ1 ，ＳＡ3 ，…の内部に設定されたツイスト箇所ＴＷで捻って互いに位置を替えている。また、偶数番目の各ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ2 ／ＢＬ2-，…の内のビット補線ＢＬ0-，ＢＬ2-，…と次隣の奇数番目の各ビット線対ＢＬ1 ／ＢＬ1-，ＢＬ3 ／ＢＬ3-，…の内のビット線ＢＬ1 ，ＢＬ3 ，…とが各対応センスアンプ（ＳＡ0 ，ＳＡ1 ），（ＳＡ2 ，ＳＡ3 ），…と内側ブロックＢ，Ｃとの間に設定されたツイスト箇所ＴＷで捻って互いに位置を替えている。
【０２００】
このように、このＤＲＡＭでは、正規メモリアレイが４つのブロックＡ，Ｂ，Ｃ，Ｄに区分されている。そして、右端ブロックＤの隣（延長上）に冗長メモリセルアレイのブロックＲが設けられている。
【０２１０】
正規メモリセルアレイにおいて、ブロックＡでは、升形の枠ＫA で示すようなメモリセル配置の基本単位がＸ，Ｙ方向に繰り返し（升目に）配置されている。同様に、他のブロックＢ，Ｃ，Ｄでは、それぞれ升形の枠ＫB ，ＫC ，ＫD で示すようなメモリセル配置の基本単位がＸ，Ｙ方向に繰り返し（升目に）配置されている。冗長メモリセルアレイのブロックＲでは、升形の枠ＫR で示すようなメモリセル配置の基本単位がＹ方向に繰り返し配置されている。
【０２２０】
図２４において、○は図１０の（Ａ）のメモリセルＭＣi+に相当する非反転型メモリセルであり、●は図１０の（Ｂ）のメモリセルＭＣi-に相当する反転型メモリセルである。
【０２３０】
図２５〜２９に、各ブロックＡ，Ｂ，Ｃ，Ｄ，Ｒにおけるメモリセル配置の基本単位ＫA ，ＫB ，ＫC ，ＫD ，ＫR 内のメモリセル配置分布を示す。図示のように、正規メモリセルアレイ内のブロックＡ，Ｂ，Ｃ，Ｄ間では、メモリセル配置の基本単位ＫA ，ＫB ，ＫC ，ＫD 内のメモリセル配置分布のパターンまたはレイアウトが相違している。冗長ブロックＲのメモリセル配置の基本単位ＫR はブロックＤのメモリセル配置の基本単位ＫD と同一のパターンである。
【０２４０】
図３０に、全ブロックにおける反転条件のデータトポロジーを示す。このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各ブロックＡ，Ｂ，Ｃ，Ｄを識別するＸアドレス信号の最上位２ビット（Ｘ8 ，Ｘ7 ）と、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）と、各メモリセル配置の基本単位Ｋ内の偶数番目のビット線対ＢＬ2n／ＢＬ2n- と奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- とを識別するＹアドレス信号の最下位ビット（Ｙ0 ）とで規定または特定される。すなわち、反転条件は次の式（１）で表される。
【０２５０】
【０２６０】
メモリセルアレイ内の任意のメモリセルについて書込み／読出しのアクセスが行われるときは、上記データトポロジーを参照して、そのメモリセルが非反転型メモリセルなのか反転型メモリセルなのかを判別し、図２１に示すようなデータ性（非反転／反転）の制御を行うことができる。
【０２７０】
また、正規メモリセルアレイ内の任意のブロックたとえばブロックＡに欠陥セルまたはワード線が存在し、その欠陥部を含むワード線４本分の領域が冗長メモリセルアレイのブロックＲで置換されたときでも、冗長ブロックＲへのアクセスがある度毎に上記データトポロジーを参照することで、図２１に示すようなデータ性（非反転／反転）の制御を行うことができる。
【０２８０】
【発明が解決しようとする課題】
しかしながら、上記したような従来のＤＲＡＭでは、正規メモリセルアレイ内のブロックＡ，Ｂ，Ｃ，Ｄ間でデータトポロジーが相違し、反転条件（１）も複雑であり、それだけデータ性制御のための回路も大規模化する。
【０２９０】
また、冗長ブロックＲがそれとデータトポロジーの異なるブロックＡ，ＢまたはＣの一部領域と置き換わった場合、有用なメモリ試験が事実上行えなくなるという不具合がある。
【０３００】
すなわち、或るメモリ試験では、個々のメモリセルの物理的特性を検査するため、非反転型メモリセルだけでなく反転型メモリセルに対しても一律に物理的かつ論理的に同じ値のデータを格納することがある。この場合、試験装置（メモリテスタ）は、上記のようなデータトポロジーを参照して個々のメモリセルにアクセスし、反転型メモリセルに対しては通常のメモリアクセスとは逆のデータ性制御を行う。つまり、外部からみてたとえば論理値“１”のデータを反転型メモリセルに格納する場合には、論理値“０”のデータを書き込むことになる。
【０３１０】
しかし、たとえばブロックＡの一部領域が冗長ブロックＲで置換されている場合、試験装置にはそのことが判らない。したがって、ブロックＡの該領域内のメモリセルにアクセスする場合でも、ブロックＡに対するデータトポロジーを参照して上記のようなテスト用のデータ性制御を行う。ところが、実際にはデータトポロジーの異なる冗長ブロックＲに置き換わっているので、間違ったデータ性制御が行われる結果となる。このため、所期のメモリ試験が実施不能となる。
【０３２０】
本発明は、かかる問題点に鑑みてなされたもので、データトポロジーを簡単化し、データ性制御のための回路を簡略化し、かつ正規メモリセルの一部が冗長メモリセルで置換されても所期のメモリ試験を正しく行えるようにした半導体メモリ装置を提供することを目的とする。
【０３３０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の半導体メモリ装置は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一であるメモリセルアレイを有し、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成とした。
【０３４０】
本発明の第２の半導体メモリ装置は、複数本の正規ワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記正規ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記正規ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一である正規メモリセルアレイと、複数本の冗長ワード線と前記複数本のビット線対とがマトリクス状に交差し、各々の前記冗長ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つの冗長メモリセルが接続され、前記ビット線に接続される第１型の冗長メモリセルには前記第１の論理でデータが格納され、前記ビット補線に接続される第２型の冗長メモリセルには前記第２の論理でデータが格納され、メモリセル配置の基本単位において各々の前記冗長ワード線のアドレス順位からみた前記第１型および第２型の冗長メモリセルの配置分布が前記正規メモリセルアレイの各ブロックのメモリセル配置の基本単位における前記メモリセルの配置関係と同一である冗長メモリセルアレイとを有し、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成した。
【０３５０】
本発明の第３の半導体メモリ装置は、上記第１または第２の装置において、前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布が前記複数のブロック間で独立している構成とした。
【０３６０】
本発明の第４の半導体メモリ装置は、上記第１または第２の装置において、前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序が前記複数のブロック間で独立している構成とした。
【０３７０】
本発明の第５の半導体メモリ装置は、複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、前記第１型のメモリセルと前記第２型のメモリセルとの配置分布が同一であるメモリセル配置基本単位が複数個繰り返して配置されているメモリアレイを有し、各々の前記メモリセル配置基本単位における前記ワード線のアドレス順位からみた各ワード線の配列順序が同一であり、前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される構成とした。
【０３８０】
【発明の実施の形態】
以下、図１〜図１９を参照して本発明の実施例を説明する。
【０３９０】
先ず、図１〜図１２につき本発明の第１の実施例を説明する。
【０４００】
図１〜図７に、本発明の一実施例によるＤＲＡＭの構成を示す。図１は、このＤＲＡＭの要部の全体構成を示す。図２は図１中の正規メモリセルアレイの左半分のメモリセル配置分布を詳細に示し、図３は図１中の正規メモリセルアレイの右半分のメモリセル配置分布を詳細に示す。図４〜図７は正規メモリセル内の各ブロックにおけるメモリルセル配置のレイアウトを示す。図中、○は非反転型メモリセル（ＭＣ+)を示し、●は反転型メモリセル（ＭＣ-)を示す。
【０４１０】
この実施例のＤＲＡＭは、データトポロジー、１／４ピッチ・ビットライン・コンタクト方式および冗長回路を採用している。このＤＲＡＭにおいて、センスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…、ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，ＢＬ2 ／ＢＬ2-，…およびワード線（正規ワード線ＷＬ0 〜ＷＬ511 ，冗長ワード線ＲＷ0 〜ＲＷ3 ）のそれぞれの配列構成は、上記した従来（図２４）のＤＲＡＭと共通している。ビット線対ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，ＢＬ2 ／ＢＬ2-，…におけるツイスト箇所ＴＷの位置も、上記従来（図２４）のＤＲＡＭと同じである。
【０４２０】
Ｘアドレス・デコーダ１０は、メモリアクセス時に、次のようにして５１２本のワード線ＷＬ0 〜ＷＬ511 のうちのいずれか１つを選択する。Ｘアドレス・デコーダ１０内の上位デコーダ部ＸＤＨは、Ｘアドレス信号Ｘ0-8 の上位７ビットＸ2-8 に対応する上位プリ・デコード信号ＸＦＨ0-15に応じて、下位デコーダ部ＸＤＬ0 ，ＸＤＬ1 ，…ＸＤＬ127 のうちのいずれか１つにワード線駆動信号を与える。このワード線駆動信号は、その選択された下位デコーダ部ＸＤＬn に含まれている４個のアンドゲート（Ｇ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ）のうちのいずれか１つ、すなわちＸアドレス信号Ｘ0-8 の下位２ビットＸ0-1 に対応する４ビットの下位プリ・デコード信号ＸＦＬ0-3 でイネーブル状態となるいずれか１つのアンドゲート（たとえばＧ1)を介して、ワード線ＷＬj に供給される。
【０４３０】
もっとも、正規メモリセルアレイ内の任意のブロックたとえばブロックＡに欠陥セルまたはワード線が存在し、その欠陥部を含むワード線４本分の領域が冗長メモリセルアレイのブロックＲで置換された場合で、メモリアドレスがブロックＡの該被置換領域を指定するときは、冗長回路のアドレスデコーダ（図示せず）より一致信号ＤＳが発生されることにより、上位デコーダ部ＸＤＨはワード線駆動信号の出力を中止する。代わって、冗長回路からのワード線駆動信号ＲＥＤが冗長ブロック用の下位デコーダ部ＸＤＲに供給され、４本の冗長ワード線ＲＷ0 〜ＲＷ3 のうちのいずれか１つが選択される。
【０４４０】
各センスアンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，…は、層間絶縁膜を介してビット線対の上にそれらと平行に配線されているＹセレクト線（図示せず）を介してＹアドレス・デコーダ（図示せず）に接続されている。
【０４５０】
このＤＲＡＭにおいて、個々のメモリセルに対するデータの書き込み／読み出しの動作は通常の仕方で行われる。
【０４６０】
このＤＲＡＭの特徴とする点は、メモリセルアレイの各ブロックＡ，Ｂ，Ｃ，Ｄ，Ｒにおける基本単位ＫA ，ＫB ，ＫC ，ＫD ，ＫR 内のメモリセル配置分布のパターンである。
【０４７０】
図８に、ブロックＡにおける基本単位ＫA 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫA 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ2n+1，ＢＬ2n- ，ＢＬ(2n+1)- の順で配置されるとともに、連続する４本のワード線ＷＬa ，ＷＬa+1 ，ＷＬa+2 ，ＷＬa+3 （ａ＝0,4,8,…124)がＸ方向にこの順で配置されている。
【０４８０】
偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬa ，ＷＬa+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬa+2 ，ＷＬa+3 との各交差位置に非反転型メモリセル○が配置されている。
【０４９０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬa ，ＷＬa+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬa+1 ，ＷＬa+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５００】
図９に、ブロックＢにおける基本単位ＫB 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫB 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n- ，ＢＬ2n+1，ＢＬ2n，ＢＬ(2n+1)- の順で配置されるとともに、連続する４本のワード線ＷＬb ，ＷＬb+1 ，ＷＬb+2 ，ＷＬb+3 （ｂ＝128,132,…252)がＸ方向にこの順で配置されている。
【０５１０】
この基本単位ＫB 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬb ，ＷＬb+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬb+2 ，ＷＬb+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５２０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬb ，ＷＬb+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬb+1 ，ＷＬb+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５３０】
図１０に、ブロックＣにおける基本単位ＫC 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫC 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n- ，ＢＬ(2n+1)- ，ＢＬ2n，ＢＬ2n+1の順で配置されるとともに、連続する４本のワード線ＷＬc ，ＷＬc+1 ，ＷＬc+2 ，ＷＬc+3 （ｃ＝256,260,…380)がＸ方向にこの順で配置されている。
【０５４０】
この基本単位ＫC 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬc ，ＷＬc+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬc+2 ，ＷＬc+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５５０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬc ，ＷＬc+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬc+1 ，ＷＬc+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５６０】
図１１に、ブロックＤにおける基本単位ＫD 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫD 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ(2n+1)- ，ＢＬ2n- ，ＢＬ2n+1の順で配置されるとともに、連続する４本のワード線ＷＬd ，ＷＬd+1 ，ＷＬd+2 ，ＷＬd+3 （ｄ＝384,388,…508)がＸ方向にその順で配置されている。
【０５７０】
この基本単位ＫD 内でも、偶数番目のビット線対ＢＬ2n／ＢＬ2n- においてはビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬd ，ＷＬd+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬd+2 ，ＷＬd+3 との各交差位置に非反転型メモリセル○が配置されている。
【０５８０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- においては、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬd ，ＷＬd+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬd+1 ，ＷＬd+2 との各交差位置に非反転型メモリセル○が配置されている。
【０５９０】
図１２に、冗長ブロックＲにおける基本単位ＫR 内のメモリセル配置分布のパターンを模式的に示す。この基本単位ＫR 内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n- ，ＢＬ2n+1／ＢＬ(2n+1)- がＹ方向にＢＬ2n，ＢＬ(2n+1)- ，ＢＬ2n- ，ＢＬ2n+1の順で配置されるとともに、連続する４本の冗長ワード線ＲＷ0 ，ＲＷ1 ，ＲＷ2 ，ＲＷ3 がＸ方向にこの順で配置されている。
【０６００】
この冗長部の基本単位ＫR 内で、偶数番目のビット線対ＢＬ2n／ＢＬ2n- においては、ビット補線ＢＬ2n- と第１および第２順位のワード線ＲＷ0 ，ＲＷ1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＲＷ2 ，ＲＷ3 との各交差位置に非反転型メモリセル○が配置されている。
【０６１０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- においては、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＲＷ0 ，ＲＷ3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＲＷ1 ，ＲＷ2 との各交差位置に非反転型メモリセル○が配置されている。
【０６２０】
このように、正規メモリセルアレイのブロックＡ，Ｂ，Ｃ，Ｄの間では、▲１▼それぞれの基本単位ＫA ，ＫB ，ＫC ，ＫD における反転型メモリセル●／非反転型メモリセル○の配置分布のパターンが互いに独立または相違していて、▲２▼基本単位ＫA ，ＫB ，ＫC ，ＫD 内のデータトポロジーが互いに同一であるという関係が成立している。
【０６３０】
また、冗長ブロックＲの基本単位ＫR は、メモリセル配置分布のパターンだけでなくデータトポロジーに関しても正規メモリセルアレイのブロックＤの基本単位ＫD と同じであるから、正規メモリアレイの他のいずれのブロックＡ，Ｂ，Ｃの基本単位ＫD ともデータトポロジーが同じである。
【０６４０】
このように、この実施例のＤＲＡＭでは、全てのブロックＡ，Ｂ，Ｃ，Ｄ，Ｒ間で基本単位Ｋ内のデータトポロジーが同じであり、反転条件が次の式（２）で表されるように簡単である。
【０６５０】
反転条件＝Ｘ1-※Ｙ0-＋（Ｘ0 ◆Ｘ1 ）- ※Ｙ0 ………（２）
ここで、- は否定（反転）、＋は論理和、※は論理積、◆は排他的論理和を表す。
【０６６０】
すなわち、このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）と、各メモリセル配置の基本単位Ｋ内の偶数番目のビット線対ＢＬ2n／ＢＬ2n- と奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- とを識別するＹアドレス信号の最下位ビット（Ｙ0 ）とで規定または特定される。各ブロックを識別するためのＸアドレス信号の上位２ビット（Ｘ8 ，Ｘ7 ）は不要となる。
【０６７０】
このように、この実施例によれば、正規メモリセルアレイ内の全てのブロックＡ，Ｂ，Ｃ，Ｄ間でデータトポロジーが一致し、反転条件（２）が簡単であるため、データ性制御のための回路を簡略化できる。
【０６８０】
また、正規メモリセルアレイ内の任意のブロックＡ，Ｂ，Ｃ，Ｄの一部領域が冗長ブロックＲで置換されても、ブロックＡ，Ｂ，Ｃ，Ｄと冗長ブロックＲとのデータトポロジーが共通であるため、上記したような個々のメモリセルの物理的特性を検査するための有用なメモリ試験、つまり非反転型メモリセルだけでなく反転型メモリセルに対しても一律に物理的かつ論理的に同じ値のデータを格納する試験を正しく行うことができる。
【０６９０】
図１３に、本発明の第２の実施例によるＤＲＡＭの要部の構成を示す。図中、上記第１の実施例（図１）の対応するものと同様の構成および機能を有する部分には同一の符号を付している。
【０７００】
この実施例では、メモリセル配置分布のパターンまたはレイアウトは全ブロックで共通または同一であり、基本単位ＫA ，ＫB ，ＫC ，ＫD 内のワード線ＷＬの配列順序をブロック間で独立させることで、データトポロジーを全ブロックで共通または同一にしている。
【０７１０】
図１４〜図１６に、ブロックＢ，Ｃ，Ｄにおける基本単位ＫB ，ＫC ，ＫD 内のメモリセル配置分布のパターンをそれぞれ模式的に示す。ブロックＡにおける基本単位ＫA 内のメモリセル配置分布のパターンは、図８に示すパターンと同じである。また、冗長ブロックＲにおける基本単位ＫR 内のメモリセル配置分布のパターンは、ブロックＤにおける基本単位ＫD 内のメモリセル配置分布のパターン（図１６）と同じである。
【０７２０】
たとえば、図１４において、ブロックＢの基本単位ＫB内では、連続する２組（偶数番目および奇数番目）のビット線対ＢＬ2n／ＢＬ2n‐，ＢＬ2n＋1／ＢＬ(2n＋1)‐がＹ方向にＢＬ2n‐，ＢＬ(2n＋1)，ＢＬ2n，ＢＬ(2n＋1)‐の順で配置されるとともに、連続する４本のワード線ＷＬb，ＷＬb+1，ＷＬb+2，ＷＬb+3（ｂ＝128，132，…252）がＸ方向にＷＬb+3，ＷＬb+2，ＷＬb+1，ＷＬ bの順で配置されている。
【０７３０】
偶数番目のビット線対ＢＬ2n／ＢＬ2n- に着目すると、ビット補線ＢＬ2n- と第１および第２順位のワード線ＷＬb ，ＷＬb+1 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2nと第３および第４順位のワード線ＷＬb+2 ，ＷＬb+3 との各交差位置に非反転型メモリセル○が配置されている。
【０７４０】
また、奇数番目のビット線対ＢＬ2n+1／ＢＬ(2n+1)- に着目すると、ビット補線ＢＬ(2n+1)- と第１および第４順位のワード線ＷＬb ，ＷＬb+3 との各交差位置に反転型メモリセル●が配置され、ビット線ＢＬ2n+1と第２および第３順位のワード線ＷＬb+1 ，ＷＬb+2 との各交差位置に非反転型メモリセル○が配置されている。
【０７５０】
したがって、ブロックＢの基本単位ＫB 内のデータトポロジーは、ブロックＡにおける基本単位ＫA 内のデータトポロジーと同一である。同様に、他のブロックＣ，Ｄ，Ｒの基本単位ＫC ，ＫD ，ＫR においても、４本のワード線の配列順序が各ブロックで独自的であり、結果としてデータトポロジーはブロックＡ，Ｂと同一であることがわかる。
【０７６０】
このように、この実施例でも、正規メモリセルアレイ内の全ブロックＡ，Ｂ，Ｃ，Ｄでデータトポロジーが共通し、反転条件は上式（２）で表される。したがって、データ性制御やメモリ試験等において上記第１実施例と同様の効果が得られる。
【０７７０】
上記した第１および第２実施例のいずれも１／４ピッチ・ビットライン・コンタクト方式に係るものであったが、図１７および図１８に示すように本発明は１／２ピッチ・ビットライン・コンタクト方式にも適用可能である。
【０７８０】
図１７に示す例は、上記第１実施例と同様に、正規メモリアレイ内のブロックＡ，Ｂ間で、▲１▼それぞれの基本単位ＫA ，ＫB における反転型メモリセル●／非反転型メモリセル○の配置分布のパターンが互いに独立または相違していて、▲２▼基本単位ＫA ，ＫB 内のデータトポロジーが互いに同一であるという関係が成立している。
【０７９０】
このＤＲＡＭにおいて、個々の反転型メモリセル（●）の配置されている場所（メモリアドレス）は、各メモリセル配置の基本単位Ｋ内の４本のワード線ＷＬの個々（順位）を識別するＸアドレス信号の最下位２ビット（Ｘ1 ，Ｘ0 ）だけで特定される。すなわち、反転条件は、次の式（３）で表される。
【０８００】
反転条件＝Ｘ0 ◆Ｘ1 ………（３）
ここで、◆は排他的論理和を表す。
【０８１０】
図１８に示す例は、上記第２実施例と同様に、正規メモリセルアレイ内のブロックＡ，Ｂ間で、メモリセル配置分布のパターンまたはレイアウトは共通または同一であり、基本単位ＫA ，ＫB 内のワード線ＷＬの配列順序をブロックＡ，Ｂ間で独立させることで、データトポロジーを両ブロックＡ，Ｂで共通または同一にしている。この例でも、反転条件は上記の式（３）で表される。
【０８２０】
図１９は、本発明の一応用例を示す。これは、ツイスト部ＴＷを設けないメモリセルアレイにおいて、上記第２実施例と同様にワード線の順序を入れ替える手法を用いて、冗長部のワード線ＲＷを半減したものである。この例によれば、冗長部の一対のワード線ＲＷ0(2)，ＲＷ1(3)で正規メモリセルアレイ内の第１の一対のワード線（ＷＬa ，ＷＬa+1 ）または第２の一対のワード線（ＷＬa+2 ，ＷＬa+3 ）のいずれとも置換することができる。
【０８３０】
上記実施例では、センスアンプ・バンクの両側にメモリセルアレイの領域が展開していたが、片側だけに展開していてもよく、正規メモリセルアレイ内のブロックの個数も任意に選択可能である。冗長部の設置位置、容量も任意に選択可能である。
【０８４０】
【発明の効果】
以上説明したように、本発明によれば、データトポロジーを簡単にできるとともに、データ性制御のための回路を簡略化し、正規メモリセルの一部が冗長メモリセルで置換されても所期のメモリ試験を正しく行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２】第１の実施例において図１の正規メモリセルアレイの左半分の領域をより詳細に示す図である。
【図３】第１の実施例において図１の正規メモリセルアレイの右半分の領域をより詳細に示す図である。
【図４】第１の実施例において正規メモリセルアレイのブロックＡのメモリセル配置のレイアウトを示す図である。
【図５】第１の実施例において正規メモリセルアレイのブロックＢのメモリセル配置のレイアウトを示す図である。
【図６】第１の実施例において正規メモリセルアレイのブロックＣのメモリセル配置のレイアウトを示す図である。
【図７】第１の実施例において正規メモリセルアレイのブロックＤのメモリセル配置のレイアウトを示す図である。
【図８】第１の実施例において正規メモリセルアレイのブロックＡの基本単位内のメモリセル配置分布のパターンを示す図である。
【図９】第１の実施例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１０】第１の実施例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１１】第１の実施例において正規メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１２】第１の実施例において冗長メモリセルアレイのブロックＲの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１３】本発明の第２の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１４】第２の実施例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１５】第２の実施例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１６】第２の実施例において冗長メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図１７】本発明の第３の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１８】本発明の第４の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図１９】本発明の第５の実施例によるＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２０】一般的なＤＲＡＭのメモリセルアレイの構成を模式的に示す図である。
【図２１】ＤＲＡＭにおける反転／非反転のデータ性制御を説明するための図である。
【図２２】１／４ピッチ・ビットライン・コンタクト方式によるメモリセルアレイにおけるビット線対の配置構造を示す図である。
【図２３】１／４ピッチ・ビットライン・コンタクト方式によるメモリセル配置のレイアウトを示す図である。
【図２４】従来のメモリセルアレイの構成を模式的に示す図である。
【図２５】図２４の従来例において正規メモリセルアレイのブロックＡの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２６】図２４の従来例において正規メモリセルアレイのブロックＢの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２７】図２４の従来例において正規メモリセルアレイのブロックＣの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２８】図２４の従来例において正規メモリセルアレイのブロックＤの基本単位内のメモリセル配置分布のパターンを示す図である。
【図２９】図２４の従来例において冗長メモリセルアレイのブロックＲの基本単位内のメモリセル配置分布のパターンを示す図である。
【図３０】図２４の従来例における全ブロックのデータトポロジーを示す図である。
【符号の説明】
１０ Ｘアドレス・デコーダ
ＸＤＨ 上位デコーダ部
ＸＤＬ0 ，ＸＤＬ1 ，…，ＸＤＬ127 ，ＸＤＲ 下位デコーダ部
ＳＡ0 ，ＳＡ1 ，… センスアンプ
ＢＬ0 ／ＢＬ0-，ＢＬ1 ／ＢＬ1-，… ビット線対
ＢＬ0 ，ＢＬ1 ，… ビット線
ＢＬ0-，ＢＬ1-，… ビット補線
ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 … ワード線
ＫA ，ＫB ，ＫC ，ＫD ，ＫR メモリセル配置の基本単位
Claims (5)
- 複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一であるメモリセルアレイを有し、
前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される半導体メモリ装置。 - 複数本の正規ワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記正規ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、全部または一部の前記ビット線対のビット線とビット補線とが所定のツイスト箇所で捻って互いに位置を替え、メモリセル配置の基本単位において各々の前記正規ワード線のアドレス順位からみた前記第１型および第２型のメモリセルの配置分布が前記ツイスト箇所で区分される複数のブロック間で同一である正規メモリセルアレイと、
複数本の冗長ワード線と前記複数本のビット線対とがマトリクス状に交差し、各々の前記冗長ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つの冗長メモリセルが接続され、前記ビット線に接続される第１型の冗長メモリセルには前記第１の論理でデータが格納され、前記ビット補線に接続される第２型の冗長メモリセルには前記第２の論理でデータが格納され、メモリセル配置の基本単位において各々の前記冗長ワード線のアドレス順位からみた前記第１型および第２型の冗長メモリセルの配置分布が前記正規メモリセルアレイの各ブロックのメモリセル配置の基本単位における前記メモリセルの配置関係と同一である冗長メモリセルアレイと
を有し、
前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される半導体メモリ装置。 - 前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布が前記複数のブロック間で独立していることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
- 前記メモリセル配置の基本単位における前記第１型および第２型のメモリセルの配置分布は前記複数のブロック間で同一であり、前記メモリセル配置の基本単位において前記ワード線のアドレス順位からみた各ワード線の配列順序が前記複数のブロック間で独立していることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
- 複数本のワード線と複数本のビット線対とがマトリクス状に交差し、各々の前記ワード線と各々の前記ビット線対のビット線もしくはビット補線のいずれかとの交差位置付近に１つのメモリセルが配置され、前記ビット線に接続される第１型のメモリセルには第１の論理でデータが格納され、前記ビット補線に接続される第２型のメモリセルには前記第１の論理とは逆の第２の論理でデータが格納され、前記第１型のメモリセルと前記第２型のメモリセルとの配置分布が同一であるメモリセル配置基本単位が複数個繰り返して配置されているメモリアレイを有し、各々の前記メモリセル配置基本単位における前記ワード線のアドレス順位からみた各ワード線の配列順序が同一であり、
前記基本単位に含まれる複数の前記ワード線が第１のデコード信号に基づいて一体的に選択制御されるように前記基本単位毎にそれぞれグループ化されており、共通の第２のデコード信号に基づいてグループ化された複数の前記ワード線の中の１つが選択制御される半導体メモリ装置。
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| JP2005353264A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 |
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