JP3626510B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、さらに詳しくは、階層ビット線構造を持つダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」という）に関する。
【０００２】
【従来の技術】
図１７は、従来のＤＲＡＭの全体構成を示すブロック図である。このようなＤＲＡＭは、たとえば「 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．２７， Ｎｏ． ７， １０２０頁」に開示されている。図１７を参照して、このＤＲＡＭは、ブロックＢ１ないしＢ３２と、センスアンプ列Ｓ１ないしＳ３４と、ロウデコーダＲＤと、コラムデコーダＣＤとを備える。
【０００３】
図１８は、図１７に示されたＤＲＡＭの一部をさらに詳細に示す配線図である。図１８を参照して、各ブロックＢ１〜Ｂ３２は、行方向に沿って配設された１０２４対のビット線対ＢＬ，／ＢＬと、列方向に沿って配設された２５６本のワード線ＷＬと、ワード線と一方のビット線ＢＬまたは／ＢＬとの交点またはその近傍に配設されたメモリセルＭＣとを備える。
【０００４】
各センスアンプ列Ｓ１〜Ｓ３４は、複数のセンスアンプＳＡを備える。各センスアンプＳＡは、ビット線対ＢＬ，／ＢＬの間にクロスカップルされた２つのＮチャネルＭＯＳトランジスタと、同様にクロスカップルされた２つのＰチャネルＭＯＳトランジスタとを備える。
【０００５】
このＤＲＡＭにおいては、シェアードセンスアンプ方式が採用されている。すなわち、１つのセンスアンプＳＡは、隣接する両側のブロックＢ１〜Ｂ３２における２対のビット線対ＢＬ，／ＢＬと２対のＮチャネルＭＯＳトランジスタ対Ｔｂ，／Ｔｂを介してそれぞれ接続されている。これらのトランジスタ対Ｔｂ，／Ｔｂのゲート電極にはブロック選択線ＳＳが接続されている。たとえば図１７において、左側のブロックＢ１が選択される場合、右側のブロックＢ２内の左側のブロック選択線ＳＳ２がＬレベルに立下げられる。一方、右側のブロックＢ２が選択される場合、左側のブロックＢ１内の右側のブロック選択線ＳＳ１がＬレベルに立下げられる。
【０００６】
また、このＤＲＡＭにおいては、ブロックＢ１〜Ｂ３２の両側にセンスアンプＳＡが交互に配設されている。したがって、センスアンプＳＡのピッチはビット線対ＢＬ，／ＢＬのピッチの２倍になっている。
【０００７】
また、各センスアンプ列Ｓ１〜Ｓ３４はさらに、イコライズ回路１０と、プリチャージ回路１２と、入出力回路１４とを備える。イコライズ回路１０はＮチャネルＭＯＳトランジスタＴｅを備え、ビット線対ＢＬ，／ＢＬを短絡してそのビット線対ＢＬ，／ＢＬの各電位を等しく、つまりＶｃｃ／２にする。プリチャージ回路１２は、ＮチャネルＭＯＳトランジスタＴｐおよび／Ｔｐを備え、ビット線対ＢＬ，／ＢＬを中間電位Ｖｃｃ／２にプリチャージする。入出力回路１４は、ＮチャネルＭＯＳトランジスタＴｉおよび／Ｔｉを備え、ビット線対ＢＬ，／ＢＬ上に生成された電位を入出力線対ＩＯ，／ＩＯを介して外部へ出力するとともに、外部から入出力線対ＩＯ，／ＩＯを介して入力された電位をビット線対ＢＬ，／ＢＬへ供給する。これらのトランジスタＴｉおよび／Ｔｉのゲート電極は、コラム選択線ＣＳに接続されている。コラム選択線ＣＳはコラムデコーダＣＤによって選択的にＨレベルに立上げられる。
【０００８】
図１９は、図１８に示されたメモリセルＭＣおよびその周辺をさらに詳細に示す配線図である。
【０００９】
図１９を参照して、メモリセルＭＣは、ビット線の一方のビット線ＢＬに接続されたソース電極と、ワード線ＷＬに接続されたゲート電極とを持つトランスファーゲートＴＧと、トランスファーゲートＴＧのドレイン電極に接続された一方電極を持ち、他方電極に所定電位、通常Ｖｃｃ／２が印加されるメモリセルキャパシタＣｓとを備える。すなわち、メモリセルＭＣは、ワード線ＷＬによって制御されるトランスファゲートと、データを記憶するメモリセルキャパシタＣｓとを備える。
【００１０】
各ビット線ＢＬ，／ＢＬは、寄生容量Ｃｂを有する。寄生容量Ｃｂは、１本のビット線ＢＬ，／ＢＬに接続されているメモリセルＭＣの数にほぼ比例する。ビット線ＢＬ，／ＢＬの長さは、そのメモリセルＭＣの数が多ければ多いほど長くする必要があるからである。
【００１１】
次に、このＤＲＡＭの読出動作について簡単に説明する。
メモリセルキャパシタＣｓのストレージノード電位、つまりトランスファゲートＴＧのドレイン電極に接続される側の一方電極の電位が電源電位Ｖｃｃまたはグランド電位ＧＮＤにされることによって、メモリセルＭＣは１ビットのデータをストアする。
【００１２】
読出時においては、イコライズトランジスタＴｅおよびプリチャージトランジスタＴｐによりビット線対ＢＬおよび／ＢＬが予め中間電位Ｖｃｃ／２にされており、イコライズ線ＥＱがＬレベルに立下げられた後、ワード線ＷＬがＨレベルに立上げられると、メモリセルＭＣのトランスファーゲートＴＧが導通状態となり、そのメモリセルキャパシタＣｓに蓄積されたデータがトランスファーゲートＴＧを介してビット線ＢＬに読出される。
【００１３】
上記のように、メモリセルＭＣのデータが一方のビット線ＢＬに読出されると、ビット線ＢＬおよび／ＢＬの間に次式で表わされる電位差｜ΔＶ｜が生じる。
【００１４】
｜ΔＶ｜＝（Ｖｃｃ／２）／（Ｃｂ／Ｃｓ＋１）
ここで、Ｃｂは１本のビット線が有する寄生容量を示し、Ｃｓはメモリセルキャパシタの容量を示す。
【００１５】
この電位差｜ΔＶ｜は、センスアンプＳＡによって増幅されるが、この電位差｜ΔＶ｜が小さすぎると、センスアンプＳＡはこの電位差｜ΔＶ｜を十分に増幅することができない。
【００１６】
たとえば１６Ｍビットの記憶容量を持つＤＲＡＭにおいては、Ｃｂ／Ｃｓの値は「１０」程度であるため、電源電位Ｖｃｃが３．３Ｖの場合、この電位差｜ΔＶ｜は１５０ｍＶという小さい値になる。したがって、ＤＲＡＭが安定的に動作するためには、寄生容量Ｃｂの値はできる限り小さくなければならない。
【００１７】
【発明が解決しようとする課題】
上記のような理由から、従来のＤＲＡＭは、図１７に示されるように３２個のブロックＢ１〜Ｂ３２から構成されている。すなわち、ビット線対ＢＬ，／ＢＬの長さをより長くすれば、センスアンプ列の数は３４列よりも少なくすることができる。しかしながら、ビット線対ＢＬ，／ＢＬの長さをより長くすると、その寄生容量Ｃｂの値が大きくなる。そこで、従来のＤＲＡＭにおいては、センスアンプ列の数が多くなるにもかかわらず、ビット線対ＢＬ，／ＢＬの長さは、十分な電位差｜ΔＶ｜が得られる程度に短くされていた。
【００１８】
したがって、記憶容量が１Ｍビットから４Ｍビット、１６Ｍビット、６４Ｍビットと世代ごとに大きくなっていっても、１本のビット線ＢＬまたは／ＢＬに接続されるメモリセルＭＣの数は、一部の例外を除き、一定の１２８個にされている。
【００１９】
一方、メモリセルＭＣは三次元化などによって微細化されつつあるが、センスアンプ列Ｓ１〜Ｓ３４のサイズはメモリセルＭＣに比べればさほど小さくされていない。そのため、記憶容量が大きくなるにつれてチップ全体に占めるセンスアンプ列Ｓ１〜Ｓ３４の比率が大きくなっている。このことは、２５６Ｍビット、さらには１ＧビットのＤＲＡＭを実現する妨げとなっている。
【００２０】
また、記憶容量が大きくなり、かつ微細化が進むにつれて、欠陥、塵埃などの発生する確率が大きくなり、歩留りが低下するという問題があった。その対策として、ＤＲＡＭには予備のメモリセルが冗長に配設されている。ＤＲＡＭが製造され、もしその製造されたＤＲＡＭの中に不良のメモリセルが含まれていれば、その不良のメモリセルが予備のメモリセルに置換えられる。
【００２１】
たとえば数本の予備のワード線とともにいくつかの予備のメモリセルが冗長に設けられている場合、もし正規のワード線が断線またはショートしていてそのワード線によって選択される正規のメモリセルからはデータを読出すことができなければ、その正規のワード線は予備のワード線と置換えられる。すなわち、その正規のワード線を選択するアドレスが与えられたとき、その置換えられた予備のワード線がＨレベルに立上げられるようにヒューズ回路などによってプログラムされている。
【００２２】
ＤＲＡＭにおいては、ワード線ＷＬがＨレベルに立上げられ、データがビット線対ＢＬ，／ＢＬ上に読出されたとき、センスアンプＳＡは活性化してその読出されたデータを増幅する。このとき、メモリセルＭＣ内のデータは破壊されるため、その増幅されたデータはメモリセルＭＣに書戻される。
【００２３】
したがって、もしブロックＢ１内の正規のワード線ＷＬが不良ならば、その同じブロックＢ１内に設けられた予備のワード線がその正規のワード線ＷＬと置換えられる。ブロックＢ１内の正規のワード線ＷＬが異なるブロックＢ２〜Ｂ３２内に設けられた予備のワード線と置換えられるためには、その異なるブロックＢ２〜Ｂ３２内のセンスアンプＳＡが活性化されなければならない。したがって、あるブロック内の正規のワード線が不良になったとき、そのワード線が異なるブロック内の予備のワード線と置換えられるように制御することは非常に複雑である。
【００２４】
通常は、たとえば２５６本の正規のワード線と２本の予備のワード線とが１つのブロック内に設けられる。そして、不良のワード線はその同じブロック内の予備のワード線と置換えられる。たとえば２ブロックの場合、予備のワード線は合計で４本設けられている。この場合、もし一方のブロック内で３本の正規のワード線が不良になると、４本の予備のワード線が設けられているにもかかわらず、このＤＲＡＭを救済することはできないという問題があった。
【００２５】
この発明は上記のような問題点を解決するためになされたもので、その目的はより小さいサイズの半導体記憶装置を提供することである。
【００２６】
この発明の他の目的は、より大きな記憶容量を持つ半導体記憶装置を提供することである。
【００２７】
この発明のさらに他の目的は、小さいサイズでかつデータを正確に読出すことができる半導体記憶装置を提供することである。
【００２８】
この発明のさらに他の目的は、大きい記憶容量を持ちかつデータを正確に読出すことができる半導体記憶装置を提供することである。
【００２９】
この発明のさらに他の目的は、小さいサイズでかつ十分な動作速度を備えた半導体記憶装置を提供することである。
【００３０】
この発明のさらに他の目的は、大きい記憶容量と十分な動作速度とを備えた半導体記憶装置を提供することである。
【００３１】
この発明のさらに他の目的は、高い歩留りで製造することができる半導体記憶装置を提供することである。
【００３２】
この発明のさらに他の目的は、高い歩留りで製造することができ、かつ単純な制御回路を備えた半導体記憶装置を提供することである。
【００３３】
この発明のさらに他の目的は、迅速にテストすることができる半導体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、メインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、および複数のセンスアンプ手段を備える。メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の主ビット線対は、複数行に配設され、それぞれが、副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ。副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。
【００３５】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、各スイッチング手段対は、対応する副ビット線対の一端側に配設される第１のスイッチング手段と、対応する副ビット線対の他端側に配設される第２のスイッチング手段とを有するとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対する第１または第２のスイッチング手段の一方のスイッチング手段が隣接して配設されている。
【００３７】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、各スイッチング手段対の第１および第２のスイッチング手段は、対応する副ビット線対の副ビット線とこの副ビット線対が位置する行の主ビット線対の主ビット線との間に接続され、選択信号をゲート電極に受けるＭＯＳトランジスタであり、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されている。
【００３８】
請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、各スイッチング手段対は、隣接するサブメモリセルブロックの隣接する副ビット線対に対するスイッチング手段対に隣接して配設され、選択信号をゲート電極に受ける２つのＭＯＳトランジスタを有するとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されている。
【００３９】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数の主ビット線対のうち対応する２つの主ビット線対は、複数のセンスアンプ手段のうち対応する１つのセンスアンプ手段の両側に配設される。上記半導体記憶装置はさらに、複数の第１のトランジスタ対、および複数の第２のトランジスタ対を備える。複数の第１のトランジスタ対は、複数のセンスアンプ手段に対応して設けられ、それぞれは、第１のブロック選択信号に応答して２つの主ビット線対の一方を１つのセンスアンプ手段に接続する。複数の第２のトランジスタ対は、複数のセンスアンプ手段に対応して設けられ、それぞれは、第２のブロック選択信号に応答してかつ対応する１つの第１のトランジスタ対に対して相補的に２つの主ビット線対の他方を１つのセンスアンプ手段に接続する。
【００４０】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数のセンスアンプ手段のうち半数は第１の群をなし、その残り半数は第２の群をなし、第１の群のセンスアンプ手段は２行ごとかつ２列ごとに配設され、第２の群のセンスアンプ手段は第１の群のセンスアンプ手段が配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設される。
【００４１】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、上記メインメモリセルブロックはさらに、複数行、複数列に配設された複数の予備メモリセルを有する予備メモリセルブロックを有する。上記半導体記憶装置はさらに、複数の予備ワード線、複数の予備副ビット線対、および複数の予備スイッチング手段対を備える。複数の予備ワード線は、複数列に配設され、それぞれが、対応する列に配設された複数の予備メモリセルに接続される。複数の予備副ビット線対は、予備メモリセルブロックに対応して複数行に配設され、それぞれが、対応する行に配設された複数の予備メモリセルに接続される。複数の予備スイッチング手段対は、予備副ビット線対に対応して設けられ、それぞれが、予備選択信号に応答して、対応する予備副ビット線対とこの予備副ビット線対が位置する行の主ビット線対とを導通状態とする。
【００４２】
請求項８に記載の半導体記憶装置は、請求項７に記載の半導体記憶装置であって、複数の予備副ビット線対のうち対応する１つの予備副ビット線対と交差する予備ワード線の数は、複数の副ビット線対のうち対応する１つの副ビット線対と交差するワード線の数に等しくされ、１つの予備副ビット線対に接続される予備メモリセルの数は、１つの副ビット線対に接続されるメモリセルの数に等しくされている。
請求項９に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数の副ビット線対の間に列方向に沿って配設され、所定の電位が与えられる複数のダミー線をさらに備える。
【００４３】
請求項１０に記載の半導体記憶装置は、複数のメインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、複数のセンスアンプ手段、および複数の比較手段を備える。各メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の主ビット線対は、複数行に配設され、それぞれが、副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ。複数のスイッチング手段対は、副ビット線対に対応して設けられ、それぞれは、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。各比較手段は、複数の主ビット線対のうち対応する２つの主ビット線の一方の主ビット線対の電位と他方の主ビット線対の電位とを対応的に比較する。
【００４４】
請求項１１に記載の半導体記憶装置は、メインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、複数のセンスアンプ手段、および複数の副イコライズ手段を備える。メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の副ビット線対の各々は、オープンビット線構成で配置された対を成す一方の副ビット線と他方の副ビット線とを含む。複数の主ビット線対は、複数行に配設される。複数のスイッチング手段対は、副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。複数の副イコライズ手段は、複数の副ビット線対に対応して設けられ、それぞれが、対応する副ビット線対の一方の副ビット線を他方の副ビット線へ接続するために一方および他方の副ビット線間に配置される。
【００４５】
請求項１２に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、さらに、複数の主イコライズ手段を備える。複数の主イコライズ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の一方の主ビット線を他方の主ビット線へ接続する。
【００４６】
請求項１３に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、主ビット線対の単位長さ当りの寄生容量が副ビット線対の単位長さ当りの寄生容量の１／４以下にされている。
請求項１４に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、複数のメモリセルの各々は、対応するワード線にゲート電極が接続され、かつ対応する副ビット線にソース／ドレイン電極の一方が接続されたメモリトランジスタと、メモリトランジスタのソース／ドレイン電極の他方に接続されたメモリキャパシタとを含み、複数のイコライズ手段の各々は、対応する副ビット線対の一方の副ビット線に接続されるメモリセルと他方の副ビット線に接続されるメモリセルが規則的に配置されたメモリセル間に配置され、メモリトランジスタと実質的に等しいレイアウトパターンを有するイコライズトランジスタを含む。
請求項１５に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、さらに、複数のイコライズ手段がされた一方および他方の副ビット線間に列方向に沿って配設された２本のイコライズ線を備え、複数のイコライズ手段の各々は、ゲート電極が２本のイコライズ線に接続されるイコライズトランジスタを含む。
【００４７】
【作用】
【００４８】
請求項１に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、主ビット線対の単位長さ当りの寄生容量が副ビット線対のそれの４分の１以下にされているため、たとえ主ビット線対の長さが長くても、メモリセルからデータが読出されると主ビット線間には十分に大きい電位差が生じる。したがって、センスアンプ手段はその電位差を確実に増幅することができる。
【００４９】
請求項２に記載の半導体記憶装置においては、複数のスイッチング手段が千鳥状に配設されている、つまり行方向に分散して配設されているため、スイッチング手段のレイアウトが容易になる。
【００５１】
請求項３に記載の半導体記憶装置においては、互いに隣接して配設されるＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、その分だけ半導体記憶装置の行方向の長さが短くなる。
【００５２】
請求項４に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、その分だけ半導体記憶装置の行方向の長さは短くなる。
【００５３】
請求項５に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、シェアードセンスアンプ方式が採用されているため、センスアンプ手段の数をさらに少なくすることができ、この半導体記憶装置の行方向の長さはさらに短くなる。
【００５４】
請求項６に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、複数のセンスアンプ手段は千鳥状に配設されているため、つまり行方向に分散して配設されているためセンスアンプ手段のレイアウトが容易になる。
【００５５】
請求項７に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、１つの予備副ビット線に交差して複数の予備ワード線がまとめて配設されているため、いずれの副ビット線と交差するワード線であってもその予備ワード線と置換えられる。さらに、副ビット線と予備副ビット線とは同じ主ビット線に接続されているため、冗長ワード線に置換えられたときも置換えられていないときと同じセンスアンプ手段が活性化される。
【００５６】
請求項８に記載の半導体記憶装置においては、１つの予備副ビット線と交差する予備ワード線の数が１つの副ビット線交差するワード線の数に等しいため、たとえその副ビット線やスイッチング手段が不良であっても、その副ビット線、スイッチング手段、およびその副ビット線と交差する複数のワード線はまとめて予備副ビット線、予備スイッチング手段、およびその予備副ビット線と交差する複数の予備ワード線と置換えられる。
請求項９に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、副ビット線間に列方向に沿って配設されたダミー線に所定電位が与えられているため、その副ビット線間の寄生トランジスタは強制的に非導通状態となる。したがって、副ビット線間で読出されたデータが相互にリークすることはない。
【００５７】
請求項１０に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、比較手段を挟んで両側のメモリセル手段に対応的に同じデータがストアされ、さらに一方の主ビット線対の電位と他方の主ビット線対の電位とが対応的に比較されるため、すべてのメモリセル手段からデータが正確に読出されるか否かを速やかにテストすることができる。
【００５９】
請求項１１に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがってこの半導体記憶装置の行方向の長さは短くなる。しかも、一方の副ビット線と他方の副ビット線とは直接的に接続されるため、主ビット線対がイコライズされて間接的に副ビット線対がイコライズされる場合よりも速やかにイコライズされる。
【００６０】
請求項１２に記載の半導体記憶装置においては、一方の主ビット線と他方の主ビット線とが直接的に接続されるため、主ビット線対が確実かつ速やかにイコライズされる。
【００６１】
請求項１３に記載の半導体記憶装置においては、主ビット線対の単位長さ当りの寄生容量は副ビット線対のそれの４分の１以下にされているため、たとえ主ビット線対の長さが長くても、メモリセルからデータが読出されると主ビット線間には十分に大きい電位差が生じる。したがって、センスアンプ手段はその電位差を確実に増幅することができる。
請求項１４，１５に記載の半導体記憶装置においては、副ビット線対をイコライズするためのイコライズトランジスタは規則的に配置されたメモリセル間のスペースを利用して配置されるので、製造工程を大幅に変更することなくイコライズトランジスタを作成することができ、レイアウト面積が増加することもない。
【００６２】
【実施例】
以下、この発明に従った半導体記憶装置の実施例について図面を参照して詳しく説明する。
【００６３】
［実施例１］
図１は、この発明の実施例１によるＤＲＡＭの一部構成を示す配線図である。図１を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍおよび／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓおよび／ＢＬｓと、主ビット線対ＢＬｍおよび／ＢＬｍと副ビット線対ＢＬｓおよび／ＢＬｓとを接続する複数のトランスファーゲート対Ｔおよび／Ｔと、複数のメモリセルＭＣとを備える。
【００６４】
図２は、図１に示されたＤＲＡＭの一部を具体的に示す平面図である。
図１および図２を参照して、主ビット線対ＢＬｍ，／ＢＬｍは、行方向に沿って配設されている。各センスアンプＳＡは、各主ビット線対ＢＬｍ，／ＢＬｍに接続され、その一方の主ビット線（以下、「真の主ビット線」という）ＢＬｍと他方の主ビット線（以下、「補の主ビット線」という）／ＢＬｍとの間の電位差を増幅する。ワード線ＷＬは、列方向に沿って配設されている。各主ビット線対ＢＬｍ，／ＢＬｍに沿って、１６対の副ビット線対ＢＬｓ，／ＢＬｓが配設されている。
【００６５】
副ビット線対ＢＬｓ，／ＢＬｓは、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍの４倍以上の単位長さ当りの寄生容量ｃｂｓを有する。すなわち、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１以下にされている。
【００６６】
各トランスファーゲートＴ，／Ｔは、主ビット線ＢＬｍまたは／ＢＬｍと副ビット線ＢＬｓまたは／ＢＬｓとの間に接続され、そのゲート電極はサブブロック選択線ＢＳに接続されている。したがって、各トランスファーゲートＴ，／Ｔは、サブブロック選択線ＢＳから供給される所定の制御信号に応答して、主ビット線ＢＬｍまたは／ＢＬｍと副ビット線ＢＬｓまたは／ＢＬｓの一端とを接続する。
【００６７】
メモリセルＭＣは、副ビット線対ＢＬｓおよび／ＢＬｓとワード線ＷＬとの交点付近に配設されている。図３は、図１および図２に示されたＤＲＡＭのメモリセルおよびその周辺を示す断面図である。
【００６８】
図３を参照して、メモリセルＭＣは、図１９に示された従来のＤＲＡＭにおけるメモリセルＭＣと同様に、１つのトランスファーゲートＴＧと、１つのメモリセルキャパシタＣｓとから構成される。トランスファーゲートＴＧは、ＮチャネルＭＯＳトランジスタから構成され、副ビット線ＢＬｓ１に接続されたＮ型ソース／ドレイン電極１６および１８と、ワード線ＷＬ１から構成されるゲート電極とを持つ。メモリセルキャパシタＣｓは、トランスファーゲートＴＧの一方のソース／ドレイン電極１８に接続されたストレージノード２０と、セルプレート２２とから構成される。
【００６９】
ワード線ＷＬ１ないしＷＬ３の上には、ワード線の低抵抗化のためのアルミニウム線ＡＬ１ないしＡＬ３がそれぞれ配設されている。ワード線ＷＬ１〜ＷＬ３とアルミニウム線ＡＬ１〜ＡＬ３とは、所定間隔ごとにコンタクトホール（図示せず）を介して接続されている。
【００７０】
メモリセルＭＣは、副ビット線ＢＬｓまたは／ＢＬｓとワード線ＷＬとの交点下に配設されていてもよい。このようなメモリセルＭＣはクロスポイントメモリセルと呼ばれ、たとえば「ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ５９２頁、１９８８年１２月」に開示されている。
【００７１】
再び図１を参照して、１つの主ビット線対ＢＬｍ，／ＢＬｍに沿って１６の副ビット線対ＢＬｓ，／ＢＬｓが配設されている。また、１つの副ビット線対ＢＬｓ，／ＢＬｓと交差して、６４本のワード線ＷＬ１ないしＷＬ６４が配設されている。
【００７２】
６４本のワード線ＷＬ１ないしＷＬ６４と、それらと交差するｎ対の副ビット線対ＢＬｓ１，／ＢＬｓ１ないしＢＬｓｎ，／ＢＬｓｎと、２×ｎ個のトランスファーゲートＴ１，／Ｔ１ないしＴｎ，／Ｔｎと、６４×ｎ個のメモリセルＭＣとは、各サブブロックＢｓ１〜Ｂｓ１６を構成する。１６個のサブブロックＢｓ１ないしＢ１６は、１つのメインブロックＢｍを構成する。このメインブロックＢｍが、図１７に示された従来のＤＲＡＭにおけるブロックＢ１ないしＢ３２の１つのブロックに相当する。
【００７３】
再び図２を参照して、たとえばサブブロック選択線ＢＳ２およびＢＳ３は、サブブロックＢｓ２におけるワード線ＷＬ６４とサブブロックＢｓ３におけるワード線ＷＬ１との間に列方向に沿って配設されている。サブブロック選択線ＢＳ２およびＢＳ３は、トランスファーゲート／Ｔ１およびＴ２のゲート電極を構成する。これら２つのトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、１つのコンタクトホール２４を介して補の主ビット線／ＢＬｍ１に接続されている。
【００７４】
サブブロックＢｓ２内のトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、コンタクトホール２６を介して補の副ビット線／ＢＬｓ１に接続され、サブブロックＢｓ３内のトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、コンタクトホール２６を介して補の副ビット線／ＢＬｓ１に接続されている。
【００７５】
２つのトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、１つのコンタクトホール２４を介して補の主ビット線／ＢＬｍ２に接続されている。サブブロックＢｓ２内のトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、コンタクトホール２６を介してサブブロックＢｓ２における補の副ビット線／ＢＬｓ２に接続され、サブブロックＢｓ３内のトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、コンタクトホール２６を介してサブブロックＢｓ３における補の副ビット線／ＢＬｓ２に接続されている。
【００７６】
したがって、サブブロックＢｓ１〜Ｂｓ１６間に配設されたトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎはすべて、その一方のソース／ドレイン電極を共通にしている。たとえば、サブブロックＢｓ１内のトランスファゲートＴ１と、サブブロックＢｓ２内のトランスファゲートＴ１とは、その一方のソース／ドレイン電極を共通にしている。
【００７７】
これらの一方のソース／ドレイン電極を共通にして互いに隣接する２つのトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは、千鳥状に配設されている。すなわち、これらの隣接するトランジスタＴ１，／Ｔ１〜Ｔｎ，／Ｔｎのうち半数は第１の群をなし、その残り半数は第２の群をなす。第１の群のトランジスタは２行ごとかつ２列ごとに配設され、第２の群のトランジスタは第１の群のトランジスタが配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設されている。
【００７８】
ここで、メモリセルＭＣのトランスファゲートと、主ビット線と副ビット線とを接続するトランスファゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎとは、同一構造で形成されている。
【００７９】
上記のような階層ビット線構造を持つＤＲＡＭにおいては、副ビット線ＢＬｓまたは／ＢＬｓがメモリセルキャパシタＣｓによって囲まれているため、その単位長さ当りの寄生容量ｃｂｓは非常に大きい値になる。主ビット線ＢＬｍまたは／ＢＬｍはメモリセルＭＣ上に配設され、導電層によって囲まれていないため、その単位長さ当りの寄生容量ｃｂｍは非常に小さい値になる。
【００８０】
たとえば、副ビット線ＢＬｓ，／ＢＬｓがタングステン−シリサイドで形成され、主ビット線ＢＬｍ，／ＢＬｍがタングステンで形成されると、主ビット線の抵抗値が非常に小さいため、主ビット線ＢＬｍ，／ＢＬｍの膜厚を非常に薄くすることができ、結果的に主ビット線の寄生容量もさらに小さくすることができる。
【００８１】
次に、この階層ビット線構造を持つＤＲＡＭの動作について説明する。
たとえばサブブロックＢｓ１内のメモリセルＭＣからデータが読出される場合、サブブロック選択線ＢＳ１はＨレベルに立上げられ、サブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎすべてが導通状態となる。このとき、他のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持されるため、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。
【００８２】
次いで、サブブロックＢｓ１内のワード線ＷＬ１〜ＷＬ６４のうち１本のワード線がＨレベルに立上がると、その選択されたワード線に接続されたメモリセルＭＣそれぞれからデータが対応の副ビット線ＢＬｓ１または／ＢＬｓ１〜ＢＬｓｎまたは／ＢＬｓｎへ読出される。その読出された各データは対応のトランスファーゲートＴ１または／Ｔ１〜Ｔｎまたは／Ｔｎを介して対応の主ビット線ＢＬｍ１または／ＢＬｍ１〜ＢＬｍｎまたは／ＢＬｍｎへ伝達される。そして、一方の主ビット線ＢＬｍ１〜ＢＬｍｎと他方の主ビット線／ＢＬｍ１〜／ＢＬｍｎとの間の電位差がセンスアンプＳＡ１〜ＳＡｎによって増幅される。その後、主ビット線対ＢＬｍ１，ＢＬｍ１〜ＢＬｍｎ，／ＢＬｍｎのうちの選択された主ビット線対が入出力線と接続され、選択された主ビット線対に現われたデータが入出力線を介して出力されるものである。
【００８３】
一方、サブブロックＢｓ１内のメモリセルＭＣにデータが書込まれる場合、そのサブブロックＢｓ１内のサブブロック選択線ＢＳ１がＨレベルに立上げられ、そのサブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎが導通状態となる。他のサブブロックＢｓ２〜Ｂｓ１６内のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持され、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。
【００８４】
次いで、入出力回路（図示せず）を介して外部からデータが主ビット線対ＢＬｍ１，／ＢＬｍ１〜ＢＬｍｎ，／ＢＬｍｎへ伝達される。伝達されたデータは選択された主ビット線対に接続されたセンスアンプによって増幅される。
【００８５】
次いで、サブブロックＢｓ１内の選択された１本のワード線ＷＬがＨレベルに立上がると、そのワード線ＷＬに接続されたメモリセルＭＣにその増幅されたデータが選択された主ビット線対に対応するトランスファーゲートおよび副ビット線を介して書込まれる。
【００８６】
なお、選択されなかった主ビット線対にトランスファゲートおよび副ビット線を介して接続されるとともに、選択されたワード線に接続されるメモリセルのデータも読出されるが、センスアンプが活性化されているため、読出動作と同様にして再書込されるため、データの破壊は生じない。
【００８７】
上記のように階層ビット線構造のＤＲＡＭにおいては、主ビット線対ＢＬｍ，／ＢＬｍが長く形成されているため、センスアンプ列Ｓの数は従来よりも少なくなる。したがって、このＤＲＡＭのサイズは従来よりも小さくなる。また、小さい面積の中に従来よりも多くのメモリセルを配設することができるので、記憶容量の大きいＤＲＡＭを容易に実現することができる。
【００８８】
たとえば図１６に示された１６Ｍビットの従来のＤＲＡＭにおいては、３４のセンスアンプ列Ｓを設ける必要があったのに対し、このＤＲＡＭにおいては１６のセンスアンプ列Ｓを設ければよい。したがって、このＤＲＡＭの行方向の長さは従来よりも大幅に短くなる。
【００８９】
しかも、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍが、副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１以下にされているため、データ読出時に主ビット線対ＢＬｍ，／ＢＬｍ間には十分な大きさの電位差が発生する。したがって、センスアンプＳＡはその電位差を確実に増幅することができるので、正確なデータが読出される。
【００９０】
ここで、主ビット線対の単位長さ当りの寄生容量ｃｂｍが副ビット線対の寄生容量ｃｂｓの４分の１以下にされていることが好ましい理由について詳しく説明する。
【００９１】
従来のＤＲＡＭにおけるビット線対の単位長さ当りの寄生容量をｃｂとし、ビット線対の長さをｌとすると、１本のビット線が持つ寄生容量Ｃｂは、次式で表わされる。
【００９２】
Ｃｂ＝ｃｂ×ｌ…（１）
階層ビット線構造を持つＤＲＡＭがセンスアンプ列の数が少なくなるという利点をもたらすためには、主ビット線対ＢＬｍ，／ＢＬｍの長さは従来のビット線対の長さの少なくとも２倍なければならない。一方、副ビット線対ＢＬｓ，／ＢＬｓの長さは従来のビット線対の長さよりも短くなければ、主ビット線対および副ビット線対が持つ総寄生容量Ｃｂｔは従来よりも大きくなる。なぜならば、副ビット線対ＢＬｓ，／ＢＬｓには必ず主ビット線対ＢＬｍ，／ＢＬｍが接続されているからである。
【００９３】
また、一般にＤＲＡＭはバイナリのアドレスによってメモリセルが選択されるため、副ビット線に接続されるメモリセルの数は２ｎ 単位になり、したがって、副ビット線の長さも１／２ｎ 単位でしか短くすることができない。そのため、副ビット線対ＢＬｓ，／ＢＬｓの長さは長くても従来のビット線対の長さの半分にしなければならない。
【００９４】
したがって、このＤＲＡＭにおける主および副ビット線対の総寄生容量Ｃｂｔは、次式で表わされる。
【００９５】
Ｃｂｔ＝ｃｂｓ×ｌ／２＋２×ｃｂｍ×ｌ…（２）
ここで、副ビット線対の単位長さ当りの寄生容量ｃｂｓを従来のビット線対の単位長さ当りの寄生容量ｃｂよりも小さくすることは困難であるから、副ビット線対の単位長さ当りの寄生容量ｃｂｓは従来のビット線対の単位長さ当りの寄生容量ｃｂに等しい。
【００９６】
このＤＲＡＭにおいて、主ビット線ＢＬｍおよび／ＢＬｍ間に十分に大きい電位差が生じるためには、次式が成立しなければならない。
【００９７】
Ｃｂｔ≦Ｃｂ…（３）
この式（３）に上記式（１）および（２）を代入すると、次式のようになる。
【００９８】
ｃｂｍ≦ｃｂｓ／４…（４）
この式（４）から明らかなように、主ビット線対の単位長さ当りの寄生容量ｃｂｍは、副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１以下であることが望ましい。主ビット線対の単位長さ当りの寄生容量ｃｂｍを小さくすることは、上記したように主ビット線対ＢＬｍ，／ＢＬｍは導電層によって囲まれていないため、容易である。また、主ビット線対の単位長さ当りの寄生容量ｃｂｍは少なくとも副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１であれば十分であるが、それよりもさらに小さければさらに好ましい。
【００９９】
上記のように、主ビット線対の単位長さ当りの寄生容量ｃｂｍが少なくとも副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１であれば、その主ビット線対ＢＬｍ，／ＢＬｍには従来と同じ大きさの電位差が発生するため、センスアンプＳＡは確実にその電位差を増幅することができる。したがって、従来よりも小さいサイズで、かつ従来と同程度の性能を備えたＤＲＡＭが実現される。
【０１００】
また、トランスファーゲートＴ，／Ｔが２つずつ千鳥状に配設されているため、トランスファゲートのレイアウトが容易にできる。さらに、トランスファーゲートＴ，／Ｔの一方のソース／ドレイン電源が共通にされているため、このメインブロックＢｍの行方向の長さは短くなる。
【０１０１】
［実施例２］
図４は、この発明の実施例２によるＤＲＡＭの一部構成を示す配線図である。
【０１０２】
図４を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、複数のトランスファーゲートＴと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１０３】
この実施例２が上記実施例１と異なるところは、２つのトランスファーゲートＴおよび／Ｔから構成されるトランジスタ対が上記実施例１においては千鳥状に配設されているのに対し、この実施例２においては列方向に沿って１列に配設されている点と、サブブロックＢｓ２とサブブロックＢｓ３との間に２本の擬似ワード線ＷＬｐが配設されている点である。
【０１０４】
この実施例２において、一方の副ビット線ＢＬｓはトランスファーゲートＴを介して一方の主ビット線ＢＬｍに接続されている。他方の副ビット線／ＢＬｓはトランスファーゲート／Ｔを介して他方の主ビット線／ＢＬｍに接続されている。
【０１０５】
この実施例２におていは、トランスファーゲートＴ，／Ｔが１列に配設されていて、１つのサブブロックＢｓ１〜Ｂｓ１６内にはサブブロック選択線ＢＳ１，ＢＳ２，ＢＳ３…が１本しか配設されていないため、上記実施例１に比べて行方向の長さが短くなる。なお、擬似ワード線ＷＬｐの目的および作用効果については後の実施例１１において詳述する。
【０１０６】
［実施例３］
図５は、この発明の実施例３によるＤＲＡＭの一部構成を示す配線図である。
【０１０７】
図５を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…と、複数のセンスアンプＳＡ１，ＳＡ２…と、複数のワード線ＷＬ１〜ＷＬ６４と、複数の副ビット線対ＢＬｓ１，／ＢＬｓ１，ＢＬｓ２，／ＢＬｓ２…と、主ビット線対と副ビット線対とを接続するトランスファーゲートＴ１，／Ｔ１，Ｔ２，／Ｔ２…と、複数のメモリセルＭＣと、主ビット線対とセンスアンプとを接続する複数のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２…とを備える。
【０１０８】
主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１０９】
この実施例３が上記実施例１と異なるところは、シェアードセンスアンプ方式が採用されている点である。すなわち、１つのセンスアンプＳＡ１，ＳＡ２…の両側には２つの主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…が配設されている。一方側の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２と、センスアンプＳＡ１，ＳＡ２…との間には、トランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２…が接続されている。他方側の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２／ＢＬｍ２と、センスアンプＳＡ１，ＳＡ２…との間には、トランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２が接続されている。
【０１１０】
一方側のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２のゲート電極は、１本のブロック選択線ＳＳ１に共通接続されている。他方側のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２のゲート電極は、１本のブロック選択線ＳＳ２に共通接続されている。
【０１１１】
これらのブロック選択線ＳＳ１およびＳＳ２には、相補的な選択信号が与えられる。したがって、センスアンプＳＡ１，ＳＡ２…は、両側の２つの主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…のうちいずれかと選択的に接続され、その接続された主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…間の電位差を増幅する。
【０１１２】
この実施例３において、たとえば左側の２つのトランスファーゲートＴｂ１および／Ｔｂ１は第１のトランジスタ対を構成する。この第１のトランジスタ対は、ブロック選択線ＳＳ１からの第１の選択信号に応答して左側の主ビット線対ＢＬｍ１，／ＢＬｍ１とセンスアンプＳＡ１とを接続する。右側の２つのトランスファーゲートＴｂ１および／Ｔｂ１は第２のトランジスタ対を構成する。この第２のトランジスタ対は、ブロック選択線ＳＳ２からの第２の選択信号に応答して右側の主ビット線対ＢＬｍ１，／ＢＬｍ１とセンスアンプＳＡ１とを接続する。この第２の選択信号は、上記第１の選択信号に対して相補的である。
【０１１３】
この実施例３においては、２つの主ビット線対が１つのセンスアンプを共有しているため、センスアンプの数が少なくなる。したがって、このＤＲＡＭの行方向の長さがさらに短くなる。
【０１１４】
［実施例４］
図６は、この発明の実施例４によるＤＲＡＭの構成を示す配線図である。
【０１１５】
この実施例４が上記実施例３と異なるところは、シェアードセンスアンプＳＡ１〜ＳＡｎが千鳥状に配設されている点である。すなわち、センスアンプＳＡ１〜ＳＡｎの行ピッチは、主ビット線対および副ビット線対の行ピッチの２倍になっている。したがって、センスアンプのレイアウトは、上記実施例３よりもさらに容易になる。
【０１１６】
［実施例５］
図７は、この発明の実施例５によるＤＲＡＭの一部構成を示す配線図である。
【０１１７】
図７を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線対とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１１８】
この実施例５が上記実施例２と異なるところは、センスアンプＳＡが交互に配設されている点である。すなわち、この実施例４によるＤＲＡＭ全体における複数のセンスアンプＳＡのうち半数は第１の群をなし、その残り半数は第２の群をなす。そして、第１の群のセンスアンプＳＡは２行ごとかつ２列ごとに配設され、第２の群のセンスアンプＳＡは第１の群のセンスアンプＳＡが配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設されている。
【０１１９】
上記のようにこの実施例５においては、センスアンプＳＡが２行ごとかつ２列ごとに配設されているので、センスアンプＳＡ１〜ＳＡｎのレイアウトが容易になる。
【０１２０】
［実施例６］
図８は、この発明の実施例６によるＤＲＡＭの一部構成を示す配線図である。
【０１２１】
図８を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線とを接続する複数のトランスファーゲートＴと、メモリセルＭＣとを備える。主ビット線ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１２２】
この実施例６が上記実施例２と異なるところは、上記実施例２においては副ビット線対ＢＬｓ，／ＢＬｓがそれぞれが並行に、つまり折返しビット線構造のように配設されているのに対し、この実施例６においては副ビット線ＢＬｓ，／ＢＬｓが一直線上に、つまりオープンビット線のように配設されている点である。したがって、副ビット線ＢＬｓ，／ＢＬｓとワード線ＷＬとのすべての交点にメモリセルＭＣが配設されている。
【０１２３】
たとえばサブブロックＢｓ１内のメモリセルＭＣからデータが読出される場合、サブブロック選択線ＢＳ１がＨレベルに立上がる。これによりサブブロックＢｓ１内のトランスファーゲートＴ１，Ｔ２，Ｔ３…が導通状態になり、副ビット線／ＢＬｓと一方の主ビット線／ＢＬｍとが接続される。この状態で、選択されたワード線ＷＬがＨレベルに立上がると、そのワード線ＷＬに接続されたメモリセルＭＣからデータが読出され、主ビット線対ＢＬｍおよび／ＢＬｍの間に電位差が生じる。この電位差はセンスアンプＳＡによって増幅される。
【０１２４】
上記実施例１ないし実施例５においては、主ビット線対のピッチと副ビット線対のピッチとは同じであるのに対し、この実施例６においては、副ビット線対のピッチは主ビット線対のピッチの２倍になっている。そのため、この実施例６によるＤＲＡＭは上記実施例１ないし実施例５によるＤＲＡＭよりも容易に製造することができる。
【０１２５】
［実施例７］
図９は、この発明の実施例７によるＤＲＡＭの一部構成を示す配線図である。
【０１２６】
図９を参照して、このＤＲＡＭは、上記実施例２と同様に、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線対とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。
【０１２７】
このＤＲＡＭはさらに、上記実施例２と異なり、複数の予備のワード線ＷＬｓと、複数の予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓと、主ビット線対と予備の副ビット線対とを接続する複数の予備のトランスファーゲートＴｓ，／Ｔｓと、複数の予備のメモリセルＭＣｓとを備える。
【０１２８】
予備のワード線ＷＬｓは、列方向に沿って配設されている。予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓは、主ビット線対ＢＬｍ，／ＢＬｍに沿って配設されている。予備のトランスファーゲートＴｓ，／Ｔｓは、１本の主ビット線ＢＬｍ，／ＢＬｍと１本の予備の副ビット線ＢＬｓｓ，／ＢＬｓｓとを接続する。予備のメモリセルＭＣｓは、主ビット線対ＢＬｍ，／ＢＬｍと予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓとの交点またはその近傍に配設されている。
【０１２９】
このＤＲＡＭにおけるメインブロックＢｍは、１６個のサブブロックＢｓ１ないしＢｓ１６と、１個の予備のサブブロックＢｓｓとから構成されている。この予備のサブブロックＢｓｓは、通常のサブブロックＢｓ１〜Ｂｓ１６のどこかに不良が存在するとき活性化される冗長回路である。
【０１３０】
１つの正規のサブブロックＢｓ１〜Ｂｓ１６内には、６４本のワード線ＷＬ１〜ＷＬ６４が配設されている。予備のサブブロックＢｓｓ内には、８本の予備のワード線ＷＬｓ１〜ＷＬｓ８が配設されている。
【０１３１】
この主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。同様に、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓの単位長さ当りの寄生容量ｃｂｓｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１３２】
このＤＲＡＭにおいて、いずれかのワード線ＷＬが不良であるならば、その不良のワード線ＷＬはいずれかの予備のワード線ＷＬｓと置換えられる。すなわち、その不良のワード線ＷＬがアクセスされたとき、その不良のワード線ＷＬの代わりにその予備のワード線ＷＬｓがＨレベルに立上げられる。このとき、予備のサブブロック選択線ＢＳｓもＨレベルに立上げられるため、読出時にはその予備のワード線ＷＬｓに接続されている予備のメモリセルＭＣｓから予備のトランスファーゲートＴｓ，／Ｔｓを介して主ビット線対ＢＬｍ，／ＢＬｍにデータが読出される。書込時においては、主ビット線対ＢＬｍ，／ＢＬｍのデータが予備のトランスファーゲートＴｓ，／Ｔｓおよび予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓを介して予備のメモリセルＭＣｓに書込まれる。
【０１３３】
したがって、１つのメインブロックＢｍ内においては、予備のワード線ＷＬｓが選択される場合も、正規のワード線ＷＬが選択される場合と同じセンスアンプＳＡが活性化される。すなわち、予備のワード線ＷＬｓが選択される場合、正規のワード線ＷＬが選択される場合に活性化されるセンスアンプＳＡと異なるセンスアンプＳＡが活性化される必要はなく、センスアンプＳＡの制御が複雑になることはない。
【０１３４】
また、１０２４本のワード線ＷＬのうち不良のワード線が８本以内であれば、その不良のワード線がいずれのサブブロックＢｓ１〜Ｂｓ１６内にあっても、予備のサブブロックＢｓｓ内の予備のワード線ＷＬｓと置換えることができる。そのため、製造されたＤＲＡＭの救済率が向上する。
【０１３５】
［実施例８］
図１０は、この発明の実施例８によるＤＲＡＭの一部構成を示す配線図である。
【０１３６】
図１０を参照して、ＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、サブブロック選択線ＢＳから供給される制御信号に応答して１本の主ビット線と１本の副ビット線とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣとを備える。
【０１３７】
このＤＲＡＭはさらに、複数の予備のワード線ＷＬｓと、複数の予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓと、予備のサブブロック選択線ＢＳｓからの予備の制御信号に応答して１本の主ビット線ＢＬｍ，／ＢＬｍと１本の予備の副ビット線ＢＬｓｓ，／ＢＬｓｓとを接続する複数の予備のトランスファーゲートＴｓ，／Ｔｓと、複数の予備のメモリセルＭＣｓとを備える。
【０１３８】
この実施例８が上記実施例７と異なるところは、予備のサブブロックＢｓｓが、正規のサブブロックＢｓ１〜Ｂｓ１６と同様に６４本の予備のワード線ＷＬｓ１〜ＷＬｓ６４を備えている点である。
【０１３９】
上記実施例７は正規のサブブロックＢｓ全体が不良になった場合は対処することができない。これに対しこの実施例８は、１つの正規のサブブロックＢｓ１〜Ｂｓ１６全体が不良になった場合であっても、その不良のサブブロック全体を予備のサブブロックＢｓｓに置換えることができる。したがって、製造されたＤＲＡＭの救済率がさらに向上する。
【０１４０】
［実施例９］
図１１は、この発明の実施例９によるＤＲＡＭの一部構成を示す配線図である。
【０１４１】
図１１を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、１本の主ビット線と１本の副ビット線とを接続するトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、テスト回路２６とを備える。
【０１４２】
この実施例９が上記実施例１と異なるところは、テスト回路２６を備えている点である。このテスト回路２６は、メインブロックＢｍ１とメインブロックＢｍ２との間に配置され、ワイヤードエクスクルーシブオア回路で構成されている。
【０１４３】
また、図示は省略されているが、図１１の右側にはセンスアンプ列Ｓ３、メインブロックＢｍ２、テスト回路、メインブロックＢｍ４、およびセンスアンプ列Ｓ４が配置されている。さらにその右側についても同様である。すなわち、メインブロックＢｍ３とＢｍ４との間にもテスト回路が配設されている。
【０１４４】
このテスト回路２６は、複数の比較回路ＣＭ１〜ＣＭｎを備える。各比較回路ＣＭ１〜ＣＭｎは、４つのＮチャネルＭＯＳトランジスタＴｃ１ないしＴｃ４から構成されている。比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ１およびＴｃ３のドレイン電極は、マッチ線ＭＬに共通接続されている。比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ２およびＴｃ４のソース電極は、共通ソース線ＭＣＳに共通接続されている。
【０１４５】
このＤＲＡＭがテストされる場合においては、メインブロックＢｍ１内のすべてのメモリセルＭＣと、メインブロックＢｍ２内のすべてのメモリセルＭＣとに、対応的に同じデータが書込まれる。たとえばメインブロックＢｍ１のサブブロックＢｓ２内のワード線ＷＬと副ビット線ＢＬｓ１とに接続されるメモリセルＭＣには、メインブロックＢｍ２のサブブロックＢｓ２内のワード線ＷＬと副ビット線ＢＬｓ１とに接続されるメモリセルＭＣに書込まれるデータと同じデータが書込まれる。また、メインブロックＢｍ１のサブブロックＢｓ３内のワード線ＷＬ２と副ビット線ＢＬｓ２とに接続されるメモリセルＭＣには、メインブロックＢｍ２のサブブロックＢｓ３内のワード線ＷＬ２と副ビット線ＢＬｓ２とに接続されるメモリセルＭＣに書込まれるデータと同じデータが書込まれる。
【０１４６】
メモリセルＭＣからデータが読出される前に、予めマッチ線ＭＬがＨレベルにプリチャージされ、かつ共通ソース線ＭＣＳにＨレベルが供給される。
【０１４７】
この状態で、両メインブロックＢｍ１およびＢｍ２間で相対的に同じ位置にあるワード線ＷＬが活性化されると、その対応するメモリセルＭＣから対応する副ビット線ＢＬｓにデータが読出される。その読出されたデータは対応する主ビット線ＢＬｍに伝達され、センスアンプＳＡによって増幅される。
【０１４８】
両メインブロックＢｍ１およびＢｍ２には対応的に同じデータ、たとえばＨレベルのデータが書込まれているため、もしいずれのメインブロックＢｍ１およびＢｍ２にも不良が存在しなければ、比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ１およびＴｃ３がともに読出された、たとえばＨレベルのデータに基づいて導通状態となりかつトランジスタＴｃ２およびＴｃ４がともに読出された、たとえばＬレベルのデータに基づいて非導通状態となるか、あるいはトランジスタＴｃ１およびＴｃ３がともに非導通状態となりかつトランジスタＴｃ２におよびＴｃ４がともに導通状態となる。したがって、マッチ線ＭＬと共通ソース線ＭＣＳとは非導通状態のまま維持される。したがって、この状態で共通ソース線ＭＣＳをＬレベルにしてもマッチ線ＭＬはＨレベルを維持するので、不良が存在しないことがわかる。
【０１４９】
もしいずれかのメインブロックＢｍ１またはＢｍ２に不良が存在すれば、トランジスタＴｃ１とＴｃ２とが導通状態でトランジスタＴｃ３とＴｃ４とが非導通状態もしくはその逆の状態になるため、マッチ線ＭＬと共通ソース線ＭＣＳとが導通状態となる。したがって、共通ソース線ＭＣＳがＬレベルに低下すると、マッチ線ＭＬもＬレベルに低下するため、不良が存在することがわかる。
【０１５０】
すなわち、メインブロックＢｍ１内の主ビット線対ＢＬｍ，／ＢＬｍの各電位と、メインブロックＢｍ２内の主ビット線対ＢＬｍおよび／ＢＬｍの各電位とが、すべて対応的に一致している場合は、マッチ線ＭＬはＨレベルのまま維持される。しかしながら、メインブロックＢｍ１内のいずれか１つの主ビット線対ＢＬｍおよび／ＢＬｍと、それに対応するメインブロックＢｍ２内の主ビット線対ＢＬｍおよび／ＢＬｍの各電位とが対応的に一致しない場合は、マッチ線ＭＬはＬレベルに低下する。
【０１５１】
上記のようにこのＤＲＡＭによれば、２本のワード線ＷＬに接続されるメモリセルＭＣのテストを同時に行なうことができるので、ＤＲＡＭ全体を迅速にテストすることができる。
【０１５２】
［実施例１０］
図１２は、この発明の実施例１０によるＤＲＡＭにおけるテスト回路の構成を示す配線図である。
【０１５３】
図１２を参照して、この実施例１０は予備の行からなる予備メモリセルを有したものを対象とし、テスト回路２８は、複数の比較回路ＣＭと、複数の予備の比較回路ＣＭｓとを備える。各比較回路ＣＭは、その両側に配設された２対の主ビット線対ＢＬｍ，／ＢＬｍと接続されている。各予備の比較回路ＣＭｓは、その両側に配設された２対の予備の主ビット線対ＢＬｍｓ，／ＢＬｍｓと接続されている。すなわち、このＤＲＡＭは、行方向に沿って配設された冗長回路を備える。
【０１５４】
たとえば主ビット線対ＢＬｍ，／ＢＬｍまたはそれに接続されたメモリセルＭＣに不良がある場合、その不良がある主ビット線対ＢＬｍ，／ＢＬｍを含む主ビット線対ＢＬｍ１，／ＢＬｍ１ないしＢＬｍｉ，／ＢＬｍｉの代わりに、ｉ行の予備の主ビット線対ＢＬｍｓ１，／ＢＬｍｓ１ないしＢＬｍｓｉ，／ＢＬｍｓｉが選択信号ＳＥに応答して活性化される。すなわち、このＤＲＡＭにおいては、通常のメモリセルＭＣなどが不良である場合、ｉ行単位で冗長回路と置換される。
【０１５５】
テスト回路２８はさらに、リンク素子３０と、ＮチャネルＭＯＳトランジスタ３２とを備える。リンク素子３０は、ｉ個の比較回路ＣＭ１ないしＣＭｉにおけるトランジスタＴｃ２およびＴｃ４のソース電極と、共通ソース線ＭＣＳとの間に接続されている。このリンク素子３０は、ｉ行ごとに接続されている。ＮチャネルＭＯＳトランジスタ３２は、ｉ個の予備の比較回路ＣＭｓ１ないしＣＭｓｉにおけるトランジスタＴｃ２およびＴｃ４のソース電極と、共通ソース線ＭＣＳとの間に接続されている。このトランジスタ３２のソース電極には、上記した冗長回路を活性化するための選択信号ＳＥが供給されている。
【０１５６】
このＤＲＡＭがテストされる場合において、もし冗長回路が使用されている場合は、その対応する比較回路ＣＭ１〜ＣＭｉに接続されているリンク素子３０が切断されている。
【０１５７】
したがって、上記実施例９と同様にこのＤＲＡＭがテストされると、非活性化された比較回路ＣＭ１〜ＣＭｉからはテスト結果のデータは出力されない。そのため、行方向に沿って冗長回路を備えたＤＲＡＭを正確にテストすることができる。なお、上記のようなリンク素子３０が設けられていなければ、その行は常に不良であるため、マッチ線ＭＬは常にＬレベルになる。
【０１５８】
［実施例１１］
図１３は、この発明の実施例１１によるＤＲＡＭの一部構成を示す平面図である。
【０１５９】
この実施例１１は図８に示した上記実施例６が改良されたものである。すなわち、上記実施例５においては、一方の副ビット線ＢＬｓの一端と、他方の副ビット線／ＢＬｓの一端とが対向しているため、一方の副ビット線ＢＬｓに生じたデータがその間の寄生トランジスタを介して他方の副ビット線／ＢＬｓにわずかに漏れることがある。
【０１６０】
そこで、図１３に示されるように、一方の副ビット線ＢＬｓと他方の副ビット線／ＢＬｓとの間に２本の擬似ワード線ＷＬｐが配設されている。これらの擬似ワード線ＷＬｐは、左側のサブブロック内のワード線ＷＬ６４と右側のサブブロック内のワード線ＷＬ１との間に列方向に沿って配設されている。そして、これらの擬似ワード線ＷＬｐにはグランド電位ＧＮＤが与えられている。
【０１６１】
副ビット線ＢＬｓ，／ＢＬｓはコンタクトホール３４を介してトランスファゲートのフィールド領域３６に接続されている。このトランスファゲートは、副ビット線ＢＬｓ，／ＢＬｓと主ビット線ＢＬｍ，／ＢＬｍとを接続するためのものである。このフィールド領域３６は、コンタクトホール３８を介してメモリセルキャパシタ（図示せず）に接続されている。メモリセルキャパシタは、このコンタクトホール３８上に形成されている。なお、擬似ワード線ＷＬｐの間にも、メモリセルキャパシタ（図示せず）が形成されている。これは、擬似ワード線ＷＬｐの間の構造も他の部分の構造と同じにして、製造工程を容易にするためである。
【０１６２】
この擬似ワード線ＷＬｐを備えたＤＲＡＭにおいては、その擬似ワード線ＷＬｐにグランド電位ＧＮＤが与えられている。一方、副ビット線ＢＬｓおよび／ＢＬｓの間にはＮチャネルトランジスタが寄生している。したがって、この寄生トランジスタは強制的に非導通状態にされるため、副ビット線ＢＬｓおよび／ＢＬｓ間で相互にデータが漏れることはない。
【０１６３】
［実施例１２］
図１４は、この発明の実施例１２によるＤＲＡＭの一部構成を示す配線図である。図１５は、図１４に示されたＤＲＡＭの一部を具体的に示す平面図である。
【０１６４】
図１４および図１５を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線ＢＬｍ，／ＢＬｍと副ビット線ＢＬｓ，／ＢＬｓとを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、主ビット線対ＢＬｍ，／ＢＬｍをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｍと、副ビット線対ＢＬｓ，／ＢＬｓをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｓとを備える。
【０１６５】
この実施例１２において最も特徴的なところは、副ビット線対ＢＬｓおよび／ＢＬｓをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｓが設けられている点である。なお、主ビット線対ＢＬｍおよび／ＢＬｍをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｍは、上記実施例１ないし実施例１１においては図示されていないが、この実施例１２と同様に設けられている。
【０１６６】
図１５を参照して、この副ビット線対イコライズ用のトランジスタＴｅｓは、副ビット線対ＢＬｓおよび／ＢＬｓ間に配設され、列方向に沿って配設された２本のイコライズ線ＥＱｓ２がそれらトランジスタＴｅｓのゲート電極を構成する。
【０１６７】
図１６は、図１４および図１５に示されたＤＲＡＭの動作を示すタイミングチャートである。
【０１６８】
まず図１６（Ｂ），（Ｃ），（Ｄ）に示されるように、主ビット線用のイコライズ線ＥＱｍ、副ビット線用のイコライズ線Ｑｓ１およびＱｓ２は、Ｈレベルにされている。したがって、主ビット線対ＢＬｍ，／ＢＬｍおよび副ビット線対ＢＬｓ，／ＢＬｓの電位はすべて等しくされている。
【０１６９】
次いで図１６（Ｅ）に示されるように、サブブロックＢｓ１内のサブブロック選択線ＢＳ１がＨレベルに立上がると、サブブロックＢｓ１内の副ビット線対ＢＬｓおよび／ＢＬｓは主ビット線対ＢＬｍおよび／ＢＬｍにそれぞれ接続される。
【０１７０】
次いで図１６（Ｂ），（Ｃ）に示されるように、主ビット線用のイコライズ線ＥＱｍ、およびサブブロックＢｓ１内の副ビット線用のイコライズ線ＥＱｓ１がともに、Ｌレベルに立下がる。このとき、サブブロックＢｓ２内の副ビット線用のイコライズ線ＥＱｓ２はＨレベルのまま維持される。
【０１７１】
次いで図１６（Ａ）に示されるように、サブブロックＢｓ１内のいずれかのワード線ＷＬがＨレベルに立上がると、そのワード線に接続されたメモリセルＭＣからデータが対応する副ビット線ＢＬｓ，／ＢＬｓに読出される。この読出されたデータは対応するトランスファーゲートＴ１，Ｔ２または／Ｔ１，／Ｔ２を介して主ビット線ＢＬｍまたは／ＢＬｍに読出される。
【０１７２】
上記のようにこのＤＲＡＭにおいては、副ビット線対ＢＬｓおよび／ＢＬｓが主ビット線対ＢＬｍおよび／ＢＬｍに接続される前に予めイコライズされているため、たとえ副ビット線対ＢＬｓ，／ＢＬｓの長さが長くても速やかにその電位は等しくされている。したがって、データの読出／書込時間が従来よりも遅くなることはない。
【０１７３】
また、副ビット線対ＢＬｓおよび／ＢＬｓがイコライズされるとき以外は、そのゲート電極を構成するイコライズ線ＥＱｓがＬレベルにされているため、上記実施例１１と同様に、副ビット線対ＢＬｓおよび／ＢＬｓ間の寄生トランジスタが非導通状態とされ、その間でデータが漏れることはない。さらに、副ビット線対をイコライズするためのトランジスタＴｅｓは、規則的に配置されたメモリセルＭＣ間のスペースを利用して設けられているため、特にレイアウト面積が増加することはない。しかも、製造工程を大幅に変更することなく、このトランジスタＴｅｓを形成することができる。
【０１７４】
この実施例１２においては、副ビット線対ＢＬｓ，／ＢＬｓがオープンビット線構造のように形成されているが、図１などで示されたように、ホールデッド構造の副ビット線対を備えたＤＲＡＭに、副ビット線対ごとにイコライズトランジスタを設け、図１５に示されたタイミングによって制御されるようにしたものであっても、同様の効果を奏する。
【０１７５】
［他の実施例］
上記の実施例においては、主ビット線対の単位長さ当りの寄生容量が、副ビット線対の単位長さ当りの寄生容量の４分の１以下にされているが、この発明は特にそれに限定されるものではない。
【０１７６】
すなわち、たとえば階層ビット線構造を持つＤＲＡＭにおいて、主ビット線対と副ビット線対とを接続するトランスファーゲートが交互に配設されていればよい。また、階層ビット線構造を持つＤＲＡＭにおいて、シェアードセンスアンプ方式が採用されていればよい。また、階層ビット線構造を持つＤＲＡＭにおいて、センスアンプが交互に配設されていればよい。
【０１７７】
また、階層ビット線構造を持つＤＲＡＭにおいて、予備のワード線がすべて予備のサブブロック内に配設されていればよい。さらにこのようなＤＲＡＭにおいて、正規のサブブロック内のワード線の数と、予備のサブブロック内の予備のワード線の数とが等しくされていればよい。
【０１７８】
また、階層ビット線構造を持つＤＲＡＭにおいて、メインブロック間にテスト回路が設けられていてもよい。さらにこのようなＤＲＡＭにおいて、行方向に沿って冗長回路が設けられ、それに対応するテスト回路が設けられ、かつその正規の回路に対応するテスト回路にリンク素子が設けられていればよい。
【０１７９】
また、階層ビット線構造を持つＤＲＡＭにおいて、副ビット線対間に列方向に沿って擬似ワード線が配設されていればよい。さらに、副ビット線対間に副ビット線対専用のイコライズトランジスタが設けられていればよい。
【０１８０】
その他、たとえば階層ビット線構造を持つＤＲＡＭにおいて、主ビット線対と副ビット線対とを接続するトランスファーゲートが交互に配設され、シェアードセンスアンプ方式が採用され、かつそのセンスアンプが交互に配設されたものでもよいなど、上記の実施例が適宜組合わされたものでもよい。
【０１８１】
【発明の効果】
請求項１に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、主ビット線対の単位長さ当りの寄生容量が副ビット線のそれの４分の１以下にされているため、メモリセルからデータを正確に読出すことができる。
【０１８２】
請求項２に記載の半導体記憶装置によれば、複数のスイッチング手段が千鳥状に配設されているため、レイアウトを容易にすることができる。
【０１８４】
請求項３に記載の半導体記憶装置によれば、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、レイアウト面積をより小さくすることができる。
【０１８５】
請求項４に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、レイアウト面積をより小さくすることができる。
【０１８６】
請求項５に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、シェアードセンスアンプ方式が採用されているため、レイアウト面積をさらに小さくすることができる。
【０１８７】
請求項６に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、複数のセンスアンプ手段が千鳥状に配設されているため、レイアウト面積をさらに小さくすることができる。
【０１８８】
請求項７に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、いずれの副ビット線と交差するワード線に不良があっても予備のワード線と置換えることができるため、この半導体記憶装置は高い歩留りで製造することができる。さらに、予備のワード線が使用されるときも正規のワード線が使用されるときと同じセンスアンプが活性化されるため、制御が特に複雑になることもない。
【０１８９】
請求項８に記載の半導体記憶装置によれば、１つの正規の副ビット線およびそれと交差するワード線などに不良があるときは、まとめて１つの予備の副ビット線およびそれと交差する予備のワード線に置換えられるため、この半導体記憶装置は高い歩留りで製造することができる。
請求項９に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、メモリセルから一方の副ビット線に読出されたデータが他方の副ビット線にリークすることはないので、常にデータを正確に読出すことができる。
【０１９０】
請求項１０に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、一方の主ビット線の電位と他方の主ビット線対の電位とが対応的に比較されるため、この半導体記憶装置が正常か否かを速やかにテストすることができる。
【０１９２】
請求項１１に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、副ビット線が直接的にイコライズされるため、動作速度が遅くなることもない。
【０１９３】
請求項１２に記載の半導体記憶装置によれば、主ビット線も直接的にイコライズされるため、主ビット線は正確かつ速やかにイコライズされる。
【０１９４】
請求項１３に記載の半導体記憶装置によれば、主ビット線対の単位長さ当りの寄生容量が副ビット線のそれの４分の１以下にされているため、メモリセルからデータを正確に読出すことができる。
請求項１４，１５に記載の半導体記憶装置によれば、副ビット線対をイコライズするためのイコライズトランジスタは規則的に配置されたメモリセル間のスペースを利用して配置されるので、製造工程を大幅に変更することなくイコライズトランジスタを作成することができ、レイアウト面積が増加することもない。
【図面の簡単な説明】
【図１】この発明の実施例１によるＤＲＡＭの一部構成を示す配線図である。
【図２】図１に示されたＤＲＡＭの一部をさらに具体的に示す平面図である。
【図３】図１および図２に示されたＤＲＡＭにおけるメモリセルおよびその周辺を示す断面図である。
【図４】この発明の実施例２によるＤＲＡＭの一部構成を示す配線図である。
【図５】この発明の実施例３によるＤＲＡＭの一部構成を示す配線図である。
【図６】この発明の実施例４によるＤＲＡＭの構成を示す配線図である。
【図７】この発明の実施例５によるＤＲＡＭの一部構成を示す配線図である。
【図８】この発明の実施例６によるＤＲＡＭの一部構成を示す配線図である。
【図９】この発明の実施例７によるＤＲＡＭの一部構成を示す配線図である。
【図１０】この発明の実施例８によるＤＲＡＭの一部構成を示す配線図である。
【図１１】この発明の実施例９によるＤＲＡＭの一部構成を示す配線図である。
【図１２】この発明の実施例１０によるＤＲＡＭの一部構成を示す配線図である。
【図１３】この発明の実施例１１によるＤＲＡＭの一部構成を具体的に示す平面図である。
【図１４】この発明の実施例１２によるＤＲＡＭの一部構成を示す配線図である。
【図１５】図１４に示されたＤＲＡＭの一部をさらに具体的に示す平面図である。
【図１６】図１４および図１５に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図１７】従来のＤＲＡＭの全体構成を示すブロック図である。
【図１８】図１７に示された従来のＤＲＡＭの一部構成を示す配線図である。
【図１９】図１７および図１８に示されたＤＲＡＭにおけるメモリセルおよびその周辺を示す配線図である。
【符号の説明】
ＢＬｍ，／ＢＬｍ 主ビット線対、ＢＬｓ，／ＢＬｓ 副ビット線対、Ｔ，／Ｔ トランスファーゲート、ＳＡ センスアンプ、ＷＬ ワード線、ＭＣ メモリセル、ＢＬｍｓ，／ＢＬｍｓ 予備主ビット線対、ＢＬｓｓ，／ＢＬｓｓ 予備副ビット線対、Ｔｓ，／Ｔｓ 予備トランスファーゲート、ＷＬｓ 予備ワード線、ＣＭ 比較回路、２６，２８ テスト回路、３０ リンク素子、ＷＬｐ擬似ワード線、Ｔｅｓ 副ビット線イコライズ用トランジスタ。
【産業上の利用分野】
この発明は半導体記憶装置に関し、さらに詳しくは、階層ビット線構造を持つダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」という）に関する。
【０００２】
【従来の技術】
図１７は、従来のＤＲＡＭの全体構成を示すブロック図である。このようなＤＲＡＭは、たとえば「 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．２７， Ｎｏ． ７， １０２０頁」に開示されている。図１７を参照して、このＤＲＡＭは、ブロックＢ１ないしＢ３２と、センスアンプ列Ｓ１ないしＳ３４と、ロウデコーダＲＤと、コラムデコーダＣＤとを備える。
【０００３】
図１８は、図１７に示されたＤＲＡＭの一部をさらに詳細に示す配線図である。図１８を参照して、各ブロックＢ１〜Ｂ３２は、行方向に沿って配設された１０２４対のビット線対ＢＬ，／ＢＬと、列方向に沿って配設された２５６本のワード線ＷＬと、ワード線と一方のビット線ＢＬまたは／ＢＬとの交点またはその近傍に配設されたメモリセルＭＣとを備える。
【０００４】
各センスアンプ列Ｓ１〜Ｓ３４は、複数のセンスアンプＳＡを備える。各センスアンプＳＡは、ビット線対ＢＬ，／ＢＬの間にクロスカップルされた２つのＮチャネルＭＯＳトランジスタと、同様にクロスカップルされた２つのＰチャネルＭＯＳトランジスタとを備える。
【０００５】
このＤＲＡＭにおいては、シェアードセンスアンプ方式が採用されている。すなわち、１つのセンスアンプＳＡは、隣接する両側のブロックＢ１〜Ｂ３２における２対のビット線対ＢＬ，／ＢＬと２対のＮチャネルＭＯＳトランジスタ対Ｔｂ，／Ｔｂを介してそれぞれ接続されている。これらのトランジスタ対Ｔｂ，／Ｔｂのゲート電極にはブロック選択線ＳＳが接続されている。たとえば図１７において、左側のブロックＢ１が選択される場合、右側のブロックＢ２内の左側のブロック選択線ＳＳ２がＬレベルに立下げられる。一方、右側のブロックＢ２が選択される場合、左側のブロックＢ１内の右側のブロック選択線ＳＳ１がＬレベルに立下げられる。
【０００６】
また、このＤＲＡＭにおいては、ブロックＢ１〜Ｂ３２の両側にセンスアンプＳＡが交互に配設されている。したがって、センスアンプＳＡのピッチはビット線対ＢＬ，／ＢＬのピッチの２倍になっている。
【０００７】
また、各センスアンプ列Ｓ１〜Ｓ３４はさらに、イコライズ回路１０と、プリチャージ回路１２と、入出力回路１４とを備える。イコライズ回路１０はＮチャネルＭＯＳトランジスタＴｅを備え、ビット線対ＢＬ，／ＢＬを短絡してそのビット線対ＢＬ，／ＢＬの各電位を等しく、つまりＶｃｃ／２にする。プリチャージ回路１２は、ＮチャネルＭＯＳトランジスタＴｐおよび／Ｔｐを備え、ビット線対ＢＬ，／ＢＬを中間電位Ｖｃｃ／２にプリチャージする。入出力回路１４は、ＮチャネルＭＯＳトランジスタＴｉおよび／Ｔｉを備え、ビット線対ＢＬ，／ＢＬ上に生成された電位を入出力線対ＩＯ，／ＩＯを介して外部へ出力するとともに、外部から入出力線対ＩＯ，／ＩＯを介して入力された電位をビット線対ＢＬ，／ＢＬへ供給する。これらのトランジスタＴｉおよび／Ｔｉのゲート電極は、コラム選択線ＣＳに接続されている。コラム選択線ＣＳはコラムデコーダＣＤによって選択的にＨレベルに立上げられる。
【０００８】
図１９は、図１８に示されたメモリセルＭＣおよびその周辺をさらに詳細に示す配線図である。
【０００９】
図１９を参照して、メモリセルＭＣは、ビット線の一方のビット線ＢＬに接続されたソース電極と、ワード線ＷＬに接続されたゲート電極とを持つトランスファーゲートＴＧと、トランスファーゲートＴＧのドレイン電極に接続された一方電極を持ち、他方電極に所定電位、通常Ｖｃｃ／２が印加されるメモリセルキャパシタＣｓとを備える。すなわち、メモリセルＭＣは、ワード線ＷＬによって制御されるトランスファゲートと、データを記憶するメモリセルキャパシタＣｓとを備える。
【００１０】
各ビット線ＢＬ，／ＢＬは、寄生容量Ｃｂを有する。寄生容量Ｃｂは、１本のビット線ＢＬ，／ＢＬに接続されているメモリセルＭＣの数にほぼ比例する。ビット線ＢＬ，／ＢＬの長さは、そのメモリセルＭＣの数が多ければ多いほど長くする必要があるからである。
【００１１】
次に、このＤＲＡＭの読出動作について簡単に説明する。
メモリセルキャパシタＣｓのストレージノード電位、つまりトランスファゲートＴＧのドレイン電極に接続される側の一方電極の電位が電源電位Ｖｃｃまたはグランド電位ＧＮＤにされることによって、メモリセルＭＣは１ビットのデータをストアする。
【００１２】
読出時においては、イコライズトランジスタＴｅおよびプリチャージトランジスタＴｐによりビット線対ＢＬおよび／ＢＬが予め中間電位Ｖｃｃ／２にされており、イコライズ線ＥＱがＬレベルに立下げられた後、ワード線ＷＬがＨレベルに立上げられると、メモリセルＭＣのトランスファーゲートＴＧが導通状態となり、そのメモリセルキャパシタＣｓに蓄積されたデータがトランスファーゲートＴＧを介してビット線ＢＬに読出される。
【００１３】
上記のように、メモリセルＭＣのデータが一方のビット線ＢＬに読出されると、ビット線ＢＬおよび／ＢＬの間に次式で表わされる電位差｜ΔＶ｜が生じる。
【００１４】
｜ΔＶ｜＝（Ｖｃｃ／２）／（Ｃｂ／Ｃｓ＋１）
ここで、Ｃｂは１本のビット線が有する寄生容量を示し、Ｃｓはメモリセルキャパシタの容量を示す。
【００１５】
この電位差｜ΔＶ｜は、センスアンプＳＡによって増幅されるが、この電位差｜ΔＶ｜が小さすぎると、センスアンプＳＡはこの電位差｜ΔＶ｜を十分に増幅することができない。
【００１６】
たとえば１６Ｍビットの記憶容量を持つＤＲＡＭにおいては、Ｃｂ／Ｃｓの値は「１０」程度であるため、電源電位Ｖｃｃが３．３Ｖの場合、この電位差｜ΔＶ｜は１５０ｍＶという小さい値になる。したがって、ＤＲＡＭが安定的に動作するためには、寄生容量Ｃｂの値はできる限り小さくなければならない。
【００１７】
【発明が解決しようとする課題】
上記のような理由から、従来のＤＲＡＭは、図１７に示されるように３２個のブロックＢ１〜Ｂ３２から構成されている。すなわち、ビット線対ＢＬ，／ＢＬの長さをより長くすれば、センスアンプ列の数は３４列よりも少なくすることができる。しかしながら、ビット線対ＢＬ，／ＢＬの長さをより長くすると、その寄生容量Ｃｂの値が大きくなる。そこで、従来のＤＲＡＭにおいては、センスアンプ列の数が多くなるにもかかわらず、ビット線対ＢＬ，／ＢＬの長さは、十分な電位差｜ΔＶ｜が得られる程度に短くされていた。
【００１８】
したがって、記憶容量が１Ｍビットから４Ｍビット、１６Ｍビット、６４Ｍビットと世代ごとに大きくなっていっても、１本のビット線ＢＬまたは／ＢＬに接続されるメモリセルＭＣの数は、一部の例外を除き、一定の１２８個にされている。
【００１９】
一方、メモリセルＭＣは三次元化などによって微細化されつつあるが、センスアンプ列Ｓ１〜Ｓ３４のサイズはメモリセルＭＣに比べればさほど小さくされていない。そのため、記憶容量が大きくなるにつれてチップ全体に占めるセンスアンプ列Ｓ１〜Ｓ３４の比率が大きくなっている。このことは、２５６Ｍビット、さらには１ＧビットのＤＲＡＭを実現する妨げとなっている。
【００２０】
また、記憶容量が大きくなり、かつ微細化が進むにつれて、欠陥、塵埃などの発生する確率が大きくなり、歩留りが低下するという問題があった。その対策として、ＤＲＡＭには予備のメモリセルが冗長に配設されている。ＤＲＡＭが製造され、もしその製造されたＤＲＡＭの中に不良のメモリセルが含まれていれば、その不良のメモリセルが予備のメモリセルに置換えられる。
【００２１】
たとえば数本の予備のワード線とともにいくつかの予備のメモリセルが冗長に設けられている場合、もし正規のワード線が断線またはショートしていてそのワード線によって選択される正規のメモリセルからはデータを読出すことができなければ、その正規のワード線は予備のワード線と置換えられる。すなわち、その正規のワード線を選択するアドレスが与えられたとき、その置換えられた予備のワード線がＨレベルに立上げられるようにヒューズ回路などによってプログラムされている。
【００２２】
ＤＲＡＭにおいては、ワード線ＷＬがＨレベルに立上げられ、データがビット線対ＢＬ，／ＢＬ上に読出されたとき、センスアンプＳＡは活性化してその読出されたデータを増幅する。このとき、メモリセルＭＣ内のデータは破壊されるため、その増幅されたデータはメモリセルＭＣに書戻される。
【００２３】
したがって、もしブロックＢ１内の正規のワード線ＷＬが不良ならば、その同じブロックＢ１内に設けられた予備のワード線がその正規のワード線ＷＬと置換えられる。ブロックＢ１内の正規のワード線ＷＬが異なるブロックＢ２〜Ｂ３２内に設けられた予備のワード線と置換えられるためには、その異なるブロックＢ２〜Ｂ３２内のセンスアンプＳＡが活性化されなければならない。したがって、あるブロック内の正規のワード線が不良になったとき、そのワード線が異なるブロック内の予備のワード線と置換えられるように制御することは非常に複雑である。
【００２４】
通常は、たとえば２５６本の正規のワード線と２本の予備のワード線とが１つのブロック内に設けられる。そして、不良のワード線はその同じブロック内の予備のワード線と置換えられる。たとえば２ブロックの場合、予備のワード線は合計で４本設けられている。この場合、もし一方のブロック内で３本の正規のワード線が不良になると、４本の予備のワード線が設けられているにもかかわらず、このＤＲＡＭを救済することはできないという問題があった。
【００２５】
この発明は上記のような問題点を解決するためになされたもので、その目的はより小さいサイズの半導体記憶装置を提供することである。
【００２６】
この発明の他の目的は、より大きな記憶容量を持つ半導体記憶装置を提供することである。
【００２７】
この発明のさらに他の目的は、小さいサイズでかつデータを正確に読出すことができる半導体記憶装置を提供することである。
【００２８】
この発明のさらに他の目的は、大きい記憶容量を持ちかつデータを正確に読出すことができる半導体記憶装置を提供することである。
【００２９】
この発明のさらに他の目的は、小さいサイズでかつ十分な動作速度を備えた半導体記憶装置を提供することである。
【００３０】
この発明のさらに他の目的は、大きい記憶容量と十分な動作速度とを備えた半導体記憶装置を提供することである。
【００３１】
この発明のさらに他の目的は、高い歩留りで製造することができる半導体記憶装置を提供することである。
【００３２】
この発明のさらに他の目的は、高い歩留りで製造することができ、かつ単純な制御回路を備えた半導体記憶装置を提供することである。
【００３３】
この発明のさらに他の目的は、迅速にテストすることができる半導体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、メインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、および複数のセンスアンプ手段を備える。メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の主ビット線対は、複数行に配設され、それぞれが、副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ。副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。
【００３５】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、各スイッチング手段対は、対応する副ビット線対の一端側に配設される第１のスイッチング手段と、対応する副ビット線対の他端側に配設される第２のスイッチング手段とを有するとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対する第１または第２のスイッチング手段の一方のスイッチング手段が隣接して配設されている。
【００３７】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、各スイッチング手段対の第１および第２のスイッチング手段は、対応する副ビット線対の副ビット線とこの副ビット線対が位置する行の主ビット線対の主ビット線との間に接続され、選択信号をゲート電極に受けるＭＯＳトランジスタであり、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されている。
【００３８】
請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、各スイッチング手段対は、隣接するサブメモリセルブロックの隣接する副ビット線対に対するスイッチング手段対に隣接して配設され、選択信号をゲート電極に受ける２つのＭＯＳトランジスタを有するとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されている。
【００３９】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数の主ビット線対のうち対応する２つの主ビット線対は、複数のセンスアンプ手段のうち対応する１つのセンスアンプ手段の両側に配設される。上記半導体記憶装置はさらに、複数の第１のトランジスタ対、および複数の第２のトランジスタ対を備える。複数の第１のトランジスタ対は、複数のセンスアンプ手段に対応して設けられ、それぞれは、第１のブロック選択信号に応答して２つの主ビット線対の一方を１つのセンスアンプ手段に接続する。複数の第２のトランジスタ対は、複数のセンスアンプ手段に対応して設けられ、それぞれは、第２のブロック選択信号に応答してかつ対応する１つの第１のトランジスタ対に対して相補的に２つの主ビット線対の他方を１つのセンスアンプ手段に接続する。
【００４０】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数のセンスアンプ手段のうち半数は第１の群をなし、その残り半数は第２の群をなし、第１の群のセンスアンプ手段は２行ごとかつ２列ごとに配設され、第２の群のセンスアンプ手段は第１の群のセンスアンプ手段が配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設される。
【００４１】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、上記メインメモリセルブロックはさらに、複数行、複数列に配設された複数の予備メモリセルを有する予備メモリセルブロックを有する。上記半導体記憶装置はさらに、複数の予備ワード線、複数の予備副ビット線対、および複数の予備スイッチング手段対を備える。複数の予備ワード線は、複数列に配設され、それぞれが、対応する列に配設された複数の予備メモリセルに接続される。複数の予備副ビット線対は、予備メモリセルブロックに対応して複数行に配設され、それぞれが、対応する行に配設された複数の予備メモリセルに接続される。複数の予備スイッチング手段対は、予備副ビット線対に対応して設けられ、それぞれが、予備選択信号に応答して、対応する予備副ビット線対とこの予備副ビット線対が位置する行の主ビット線対とを導通状態とする。
【００４２】
請求項８に記載の半導体記憶装置は、請求項７に記載の半導体記憶装置であって、複数の予備副ビット線対のうち対応する１つの予備副ビット線対と交差する予備ワード線の数は、複数の副ビット線対のうち対応する１つの副ビット線対と交差するワード線の数に等しくされ、１つの予備副ビット線対に接続される予備メモリセルの数は、１つの副ビット線対に接続されるメモリセルの数に等しくされている。
請求項９に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、複数の副ビット線対の間に列方向に沿って配設され、所定の電位が与えられる複数のダミー線をさらに備える。
【００４３】
請求項１０に記載の半導体記憶装置は、複数のメインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、複数のセンスアンプ手段、および複数の比較手段を備える。各メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の主ビット線対は、複数行に配設され、それぞれが、副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ。複数のスイッチング手段対は、副ビット線対に対応して設けられ、それぞれは、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。各比較手段は、複数の主ビット線対のうち対応する２つの主ビット線の一方の主ビット線対の電位と他方の主ビット線対の電位とを対応的に比較する。
【００４４】
請求項１１に記載の半導体記憶装置は、メインメモリセルブロック、複数のワード線、複数の副ビット線対、複数の主ビット線対、複数のスイッチング手段対、複数のセンスアンプ手段、および複数の副イコライズ手段を備える。メインメモリセルブロックは、複数行、複数列に配設された複数のメモリセルを有し、複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する。複数のワード線は、複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される。複数の副ビット線対は、複数のサブメモリセルブロックの各々に対応して複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される。複数の副ビット線対の各々は、オープンビット線構成で配置された対を成す一方の副ビット線と他方の副ビット線とを含む。複数の主ビット線対は、複数行に配設される。複数のスイッチング手段対は、副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とする。複数のセンスアンプ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅する。複数の副イコライズ手段は、複数の副ビット線対に対応して設けられ、それぞれが、対応する副ビット線対の一方の副ビット線を他方の副ビット線へ接続するために一方および他方の副ビット線間に配置される。
【００４５】
請求項１２に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、さらに、複数の主イコライズ手段を備える。複数の主イコライズ手段は、複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の一方の主ビット線を他方の主ビット線へ接続する。
【００４６】
請求項１３に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、主ビット線対の単位長さ当りの寄生容量が副ビット線対の単位長さ当りの寄生容量の１／４以下にされている。
請求項１４に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、複数のメモリセルの各々は、対応するワード線にゲート電極が接続され、かつ対応する副ビット線にソース／ドレイン電極の一方が接続されたメモリトランジスタと、メモリトランジスタのソース／ドレイン電極の他方に接続されたメモリキャパシタとを含み、複数のイコライズ手段の各々は、対応する副ビット線対の一方の副ビット線に接続されるメモリセルと他方の副ビット線に接続されるメモリセルが規則的に配置されたメモリセル間に配置され、メモリトランジスタと実質的に等しいレイアウトパターンを有するイコライズトランジスタを含む。
請求項１５に記載の半導体記憶装置は、請求項１１に記載の半導体記憶装置であって、さらに、複数のイコライズ手段がされた一方および他方の副ビット線間に列方向に沿って配設された２本のイコライズ線を備え、複数のイコライズ手段の各々は、ゲート電極が２本のイコライズ線に接続されるイコライズトランジスタを含む。
【００４７】
【作用】
【００４８】
請求項１に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、主ビット線対の単位長さ当りの寄生容量が副ビット線対のそれの４分の１以下にされているため、たとえ主ビット線対の長さが長くても、メモリセルからデータが読出されると主ビット線間には十分に大きい電位差が生じる。したがって、センスアンプ手段はその電位差を確実に増幅することができる。
【００４９】
請求項２に記載の半導体記憶装置においては、複数のスイッチング手段が千鳥状に配設されている、つまり行方向に分散して配設されているため、スイッチング手段のレイアウトが容易になる。
【００５１】
請求項３に記載の半導体記憶装置においては、互いに隣接して配設されるＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、その分だけ半導体記憶装置の行方向の長さが短くなる。
【００５２】
請求項４に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、その分だけ半導体記憶装置の行方向の長さは短くなる。
【００５３】
請求項５に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、シェアードセンスアンプ方式が採用されているため、センスアンプ手段の数をさらに少なくすることができ、この半導体記憶装置の行方向の長さはさらに短くなる。
【００５４】
請求項６に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、複数のセンスアンプ手段は千鳥状に配設されているため、つまり行方向に分散して配設されているためセンスアンプ手段のレイアウトが容易になる。
【００５５】
請求項７に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、１つの予備副ビット線に交差して複数の予備ワード線がまとめて配設されているため、いずれの副ビット線と交差するワード線であってもその予備ワード線と置換えられる。さらに、副ビット線と予備副ビット線とは同じ主ビット線に接続されているため、冗長ワード線に置換えられたときも置換えられていないときと同じセンスアンプ手段が活性化される。
【００５６】
請求項８に記載の半導体記憶装置においては、１つの予備副ビット線と交差する予備ワード線の数が１つの副ビット線交差するワード線の数に等しいため、たとえその副ビット線やスイッチング手段が不良であっても、その副ビット線、スイッチング手段、およびその副ビット線と交差する複数のワード線はまとめて予備副ビット線、予備スイッチング手段、およびその予備副ビット線と交差する複数の予備ワード線と置換えられる。
請求項９に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、副ビット線間に列方向に沿って配設されたダミー線に所定電位が与えられているため、その副ビット線間の寄生トランジスタは強制的に非導通状態となる。したがって、副ビット線間で読出されたデータが相互にリークすることはない。
【００５７】
請求項１０に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがって、この半導体記憶装置の行方向の長さは短くなる。しかも、比較手段を挟んで両側のメモリセル手段に対応的に同じデータがストアされ、さらに一方の主ビット線対の電位と他方の主ビット線対の電位とが対応的に比較されるため、すべてのメモリセル手段からデータが正確に読出されるか否かを速やかにテストすることができる。
【００５９】
請求項１１に記載の半導体記憶装置においては、階層ビット線構造が採用されているため、主ビット線対の長さを長くしてセンスアンプ手段の数を少なくすることができる。したがってこの半導体記憶装置の行方向の長さは短くなる。しかも、一方の副ビット線と他方の副ビット線とは直接的に接続されるため、主ビット線対がイコライズされて間接的に副ビット線対がイコライズされる場合よりも速やかにイコライズされる。
【００６０】
請求項１２に記載の半導体記憶装置においては、一方の主ビット線と他方の主ビット線とが直接的に接続されるため、主ビット線対が確実かつ速やかにイコライズされる。
【００６１】
請求項１３に記載の半導体記憶装置においては、主ビット線対の単位長さ当りの寄生容量は副ビット線対のそれの４分の１以下にされているため、たとえ主ビット線対の長さが長くても、メモリセルからデータが読出されると主ビット線間には十分に大きい電位差が生じる。したがって、センスアンプ手段はその電位差を確実に増幅することができる。
請求項１４，１５に記載の半導体記憶装置においては、副ビット線対をイコライズするためのイコライズトランジスタは規則的に配置されたメモリセル間のスペースを利用して配置されるので、製造工程を大幅に変更することなくイコライズトランジスタを作成することができ、レイアウト面積が増加することもない。
【００６２】
【実施例】
以下、この発明に従った半導体記憶装置の実施例について図面を参照して詳しく説明する。
【００６３】
［実施例１］
図１は、この発明の実施例１によるＤＲＡＭの一部構成を示す配線図である。図１を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍおよび／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓおよび／ＢＬｓと、主ビット線対ＢＬｍおよび／ＢＬｍと副ビット線対ＢＬｓおよび／ＢＬｓとを接続する複数のトランスファーゲート対Ｔおよび／Ｔと、複数のメモリセルＭＣとを備える。
【００６４】
図２は、図１に示されたＤＲＡＭの一部を具体的に示す平面図である。
図１および図２を参照して、主ビット線対ＢＬｍ，／ＢＬｍは、行方向に沿って配設されている。各センスアンプＳＡは、各主ビット線対ＢＬｍ，／ＢＬｍに接続され、その一方の主ビット線（以下、「真の主ビット線」という）ＢＬｍと他方の主ビット線（以下、「補の主ビット線」という）／ＢＬｍとの間の電位差を増幅する。ワード線ＷＬは、列方向に沿って配設されている。各主ビット線対ＢＬｍ，／ＢＬｍに沿って、１６対の副ビット線対ＢＬｓ，／ＢＬｓが配設されている。
【００６５】
副ビット線対ＢＬｓ，／ＢＬｓは、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍの４倍以上の単位長さ当りの寄生容量ｃｂｓを有する。すなわち、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１以下にされている。
【００６６】
各トランスファーゲートＴ，／Ｔは、主ビット線ＢＬｍまたは／ＢＬｍと副ビット線ＢＬｓまたは／ＢＬｓとの間に接続され、そのゲート電極はサブブロック選択線ＢＳに接続されている。したがって、各トランスファーゲートＴ，／Ｔは、サブブロック選択線ＢＳから供給される所定の制御信号に応答して、主ビット線ＢＬｍまたは／ＢＬｍと副ビット線ＢＬｓまたは／ＢＬｓの一端とを接続する。
【００６７】
メモリセルＭＣは、副ビット線対ＢＬｓおよび／ＢＬｓとワード線ＷＬとの交点付近に配設されている。図３は、図１および図２に示されたＤＲＡＭのメモリセルおよびその周辺を示す断面図である。
【００６８】
図３を参照して、メモリセルＭＣは、図１９に示された従来のＤＲＡＭにおけるメモリセルＭＣと同様に、１つのトランスファーゲートＴＧと、１つのメモリセルキャパシタＣｓとから構成される。トランスファーゲートＴＧは、ＮチャネルＭＯＳトランジスタから構成され、副ビット線ＢＬｓ１に接続されたＮ型ソース／ドレイン電極１６および１８と、ワード線ＷＬ１から構成されるゲート電極とを持つ。メモリセルキャパシタＣｓは、トランスファーゲートＴＧの一方のソース／ドレイン電極１８に接続されたストレージノード２０と、セルプレート２２とから構成される。
【００６９】
ワード線ＷＬ１ないしＷＬ３の上には、ワード線の低抵抗化のためのアルミニウム線ＡＬ１ないしＡＬ３がそれぞれ配設されている。ワード線ＷＬ１〜ＷＬ３とアルミニウム線ＡＬ１〜ＡＬ３とは、所定間隔ごとにコンタクトホール（図示せず）を介して接続されている。
【００７０】
メモリセルＭＣは、副ビット線ＢＬｓまたは／ＢＬｓとワード線ＷＬとの交点下に配設されていてもよい。このようなメモリセルＭＣはクロスポイントメモリセルと呼ばれ、たとえば「ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ５９２頁、１９８８年１２月」に開示されている。
【００７１】
再び図１を参照して、１つの主ビット線対ＢＬｍ，／ＢＬｍに沿って１６の副ビット線対ＢＬｓ，／ＢＬｓが配設されている。また、１つの副ビット線対ＢＬｓ，／ＢＬｓと交差して、６４本のワード線ＷＬ１ないしＷＬ６４が配設されている。
【００７２】
６４本のワード線ＷＬ１ないしＷＬ６４と、それらと交差するｎ対の副ビット線対ＢＬｓ１，／ＢＬｓ１ないしＢＬｓｎ，／ＢＬｓｎと、２×ｎ個のトランスファーゲートＴ１，／Ｔ１ないしＴｎ，／Ｔｎと、６４×ｎ個のメモリセルＭＣとは、各サブブロックＢｓ１〜Ｂｓ１６を構成する。１６個のサブブロックＢｓ１ないしＢ１６は、１つのメインブロックＢｍを構成する。このメインブロックＢｍが、図１７に示された従来のＤＲＡＭにおけるブロックＢ１ないしＢ３２の１つのブロックに相当する。
【００７３】
再び図２を参照して、たとえばサブブロック選択線ＢＳ２およびＢＳ３は、サブブロックＢｓ２におけるワード線ＷＬ６４とサブブロックＢｓ３におけるワード線ＷＬ１との間に列方向に沿って配設されている。サブブロック選択線ＢＳ２およびＢＳ３は、トランスファーゲート／Ｔ１およびＴ２のゲート電極を構成する。これら２つのトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、１つのコンタクトホール２４を介して補の主ビット線／ＢＬｍ１に接続されている。
【００７４】
サブブロックＢｓ２内のトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、コンタクトホール２６を介して補の副ビット線／ＢＬｓ１に接続され、サブブロックＢｓ３内のトランスファーゲート／Ｔ１の一方のソース／ドレイン領域は、コンタクトホール２６を介して補の副ビット線／ＢＬｓ１に接続されている。
【００７５】
２つのトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、１つのコンタクトホール２４を介して補の主ビット線／ＢＬｍ２に接続されている。サブブロックＢｓ２内のトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、コンタクトホール２６を介してサブブロックＢｓ２における補の副ビット線／ＢＬｓ２に接続され、サブブロックＢｓ３内のトランスファーゲート／Ｔ２の一方のソース／ドレイン領域は、コンタクトホール２６を介してサブブロックＢｓ３における補の副ビット線／ＢＬｓ２に接続されている。
【００７６】
したがって、サブブロックＢｓ１〜Ｂｓ１６間に配設されたトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎはすべて、その一方のソース／ドレイン電極を共通にしている。たとえば、サブブロックＢｓ１内のトランスファゲートＴ１と、サブブロックＢｓ２内のトランスファゲートＴ１とは、その一方のソース／ドレイン電極を共通にしている。
【００７７】
これらの一方のソース／ドレイン電極を共通にして互いに隣接する２つのトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは、千鳥状に配設されている。すなわち、これらの隣接するトランジスタＴ１，／Ｔ１〜Ｔｎ，／Ｔｎのうち半数は第１の群をなし、その残り半数は第２の群をなす。第１の群のトランジスタは２行ごとかつ２列ごとに配設され、第２の群のトランジスタは第１の群のトランジスタが配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設されている。
【００７８】
ここで、メモリセルＭＣのトランスファゲートと、主ビット線と副ビット線とを接続するトランスファゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎとは、同一構造で形成されている。
【００７９】
上記のような階層ビット線構造を持つＤＲＡＭにおいては、副ビット線ＢＬｓまたは／ＢＬｓがメモリセルキャパシタＣｓによって囲まれているため、その単位長さ当りの寄生容量ｃｂｓは非常に大きい値になる。主ビット線ＢＬｍまたは／ＢＬｍはメモリセルＭＣ上に配設され、導電層によって囲まれていないため、その単位長さ当りの寄生容量ｃｂｍは非常に小さい値になる。
【００８０】
たとえば、副ビット線ＢＬｓ，／ＢＬｓがタングステン−シリサイドで形成され、主ビット線ＢＬｍ，／ＢＬｍがタングステンで形成されると、主ビット線の抵抗値が非常に小さいため、主ビット線ＢＬｍ，／ＢＬｍの膜厚を非常に薄くすることができ、結果的に主ビット線の寄生容量もさらに小さくすることができる。
【００８１】
次に、この階層ビット線構造を持つＤＲＡＭの動作について説明する。
たとえばサブブロックＢｓ１内のメモリセルＭＣからデータが読出される場合、サブブロック選択線ＢＳ１はＨレベルに立上げられ、サブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎすべてが導通状態となる。このとき、他のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持されるため、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。
【００８２】
次いで、サブブロックＢｓ１内のワード線ＷＬ１〜ＷＬ６４のうち１本のワード線がＨレベルに立上がると、その選択されたワード線に接続されたメモリセルＭＣそれぞれからデータが対応の副ビット線ＢＬｓ１または／ＢＬｓ１〜ＢＬｓｎまたは／ＢＬｓｎへ読出される。その読出された各データは対応のトランスファーゲートＴ１または／Ｔ１〜Ｔｎまたは／Ｔｎを介して対応の主ビット線ＢＬｍ１または／ＢＬｍ１〜ＢＬｍｎまたは／ＢＬｍｎへ伝達される。そして、一方の主ビット線ＢＬｍ１〜ＢＬｍｎと他方の主ビット線／ＢＬｍ１〜／ＢＬｍｎとの間の電位差がセンスアンプＳＡ１〜ＳＡｎによって増幅される。その後、主ビット線対ＢＬｍ１，ＢＬｍ１〜ＢＬｍｎ，／ＢＬｍｎのうちの選択された主ビット線対が入出力線と接続され、選択された主ビット線対に現われたデータが入出力線を介して出力されるものである。
【００８３】
一方、サブブロックＢｓ１内のメモリセルＭＣにデータが書込まれる場合、そのサブブロックＢｓ１内のサブブロック選択線ＢＳ１がＨレベルに立上げられ、そのサブブロックＢｓ１内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎが導通状態となる。他のサブブロックＢｓ２〜Ｂｓ１６内のサブブロック選択線ＢＳ２〜ＢＳ１６はＬレベルのまま維持され、それらのサブブロックＢｓ２〜Ｂｓ１６内のトランスファーゲートＴ１，／Ｔ１〜Ｔｎ，／Ｔｎは非導通状態のまま維持される。
【００８４】
次いで、入出力回路（図示せず）を介して外部からデータが主ビット線対ＢＬｍ１，／ＢＬｍ１〜ＢＬｍｎ，／ＢＬｍｎへ伝達される。伝達されたデータは選択された主ビット線対に接続されたセンスアンプによって増幅される。
【００８５】
次いで、サブブロックＢｓ１内の選択された１本のワード線ＷＬがＨレベルに立上がると、そのワード線ＷＬに接続されたメモリセルＭＣにその増幅されたデータが選択された主ビット線対に対応するトランスファーゲートおよび副ビット線を介して書込まれる。
【００８６】
なお、選択されなかった主ビット線対にトランスファゲートおよび副ビット線を介して接続されるとともに、選択されたワード線に接続されるメモリセルのデータも読出されるが、センスアンプが活性化されているため、読出動作と同様にして再書込されるため、データの破壊は生じない。
【００８７】
上記のように階層ビット線構造のＤＲＡＭにおいては、主ビット線対ＢＬｍ，／ＢＬｍが長く形成されているため、センスアンプ列Ｓの数は従来よりも少なくなる。したがって、このＤＲＡＭのサイズは従来よりも小さくなる。また、小さい面積の中に従来よりも多くのメモリセルを配設することができるので、記憶容量の大きいＤＲＡＭを容易に実現することができる。
【００８８】
たとえば図１６に示された１６Ｍビットの従来のＤＲＡＭにおいては、３４のセンスアンプ列Ｓを設ける必要があったのに対し、このＤＲＡＭにおいては１６のセンスアンプ列Ｓを設ければよい。したがって、このＤＲＡＭの行方向の長さは従来よりも大幅に短くなる。
【００８９】
しかも、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍが、副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１以下にされているため、データ読出時に主ビット線対ＢＬｍ，／ＢＬｍ間には十分な大きさの電位差が発生する。したがって、センスアンプＳＡはその電位差を確実に増幅することができるので、正確なデータが読出される。
【００９０】
ここで、主ビット線対の単位長さ当りの寄生容量ｃｂｍが副ビット線対の寄生容量ｃｂｓの４分の１以下にされていることが好ましい理由について詳しく説明する。
【００９１】
従来のＤＲＡＭにおけるビット線対の単位長さ当りの寄生容量をｃｂとし、ビット線対の長さをｌとすると、１本のビット線が持つ寄生容量Ｃｂは、次式で表わされる。
【００９２】
Ｃｂ＝ｃｂ×ｌ…（１）
階層ビット線構造を持つＤＲＡＭがセンスアンプ列の数が少なくなるという利点をもたらすためには、主ビット線対ＢＬｍ，／ＢＬｍの長さは従来のビット線対の長さの少なくとも２倍なければならない。一方、副ビット線対ＢＬｓ，／ＢＬｓの長さは従来のビット線対の長さよりも短くなければ、主ビット線対および副ビット線対が持つ総寄生容量Ｃｂｔは従来よりも大きくなる。なぜならば、副ビット線対ＢＬｓ，／ＢＬｓには必ず主ビット線対ＢＬｍ，／ＢＬｍが接続されているからである。
【００９３】
また、一般にＤＲＡＭはバイナリのアドレスによってメモリセルが選択されるため、副ビット線に接続されるメモリセルの数は２ｎ 単位になり、したがって、副ビット線の長さも１／２ｎ 単位でしか短くすることができない。そのため、副ビット線対ＢＬｓ，／ＢＬｓの長さは長くても従来のビット線対の長さの半分にしなければならない。
【００９４】
したがって、このＤＲＡＭにおける主および副ビット線対の総寄生容量Ｃｂｔは、次式で表わされる。
【００９５】
Ｃｂｔ＝ｃｂｓ×ｌ／２＋２×ｃｂｍ×ｌ…（２）
ここで、副ビット線対の単位長さ当りの寄生容量ｃｂｓを従来のビット線対の単位長さ当りの寄生容量ｃｂよりも小さくすることは困難であるから、副ビット線対の単位長さ当りの寄生容量ｃｂｓは従来のビット線対の単位長さ当りの寄生容量ｃｂに等しい。
【００９６】
このＤＲＡＭにおいて、主ビット線ＢＬｍおよび／ＢＬｍ間に十分に大きい電位差が生じるためには、次式が成立しなければならない。
【００９７】
Ｃｂｔ≦Ｃｂ…（３）
この式（３）に上記式（１）および（２）を代入すると、次式のようになる。
【００９８】
ｃｂｍ≦ｃｂｓ／４…（４）
この式（４）から明らかなように、主ビット線対の単位長さ当りの寄生容量ｃｂｍは、副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１以下であることが望ましい。主ビット線対の単位長さ当りの寄生容量ｃｂｍを小さくすることは、上記したように主ビット線対ＢＬｍ，／ＢＬｍは導電層によって囲まれていないため、容易である。また、主ビット線対の単位長さ当りの寄生容量ｃｂｍは少なくとも副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１であれば十分であるが、それよりもさらに小さければさらに好ましい。
【００９９】
上記のように、主ビット線対の単位長さ当りの寄生容量ｃｂｍが少なくとも副ビット線対の単位長さ当りの寄生容量ｃｂｓの４分の１であれば、その主ビット線対ＢＬｍ，／ＢＬｍには従来と同じ大きさの電位差が発生するため、センスアンプＳＡは確実にその電位差を増幅することができる。したがって、従来よりも小さいサイズで、かつ従来と同程度の性能を備えたＤＲＡＭが実現される。
【０１００】
また、トランスファーゲートＴ，／Ｔが２つずつ千鳥状に配設されているため、トランスファゲートのレイアウトが容易にできる。さらに、トランスファーゲートＴ，／Ｔの一方のソース／ドレイン電源が共通にされているため、このメインブロックＢｍの行方向の長さは短くなる。
【０１０１】
［実施例２］
図４は、この発明の実施例２によるＤＲＡＭの一部構成を示す配線図である。
【０１０２】
図４を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、複数のトランスファーゲートＴと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１０３】
この実施例２が上記実施例１と異なるところは、２つのトランスファーゲートＴおよび／Ｔから構成されるトランジスタ対が上記実施例１においては千鳥状に配設されているのに対し、この実施例２においては列方向に沿って１列に配設されている点と、サブブロックＢｓ２とサブブロックＢｓ３との間に２本の擬似ワード線ＷＬｐが配設されている点である。
【０１０４】
この実施例２において、一方の副ビット線ＢＬｓはトランスファーゲートＴを介して一方の主ビット線ＢＬｍに接続されている。他方の副ビット線／ＢＬｓはトランスファーゲート／Ｔを介して他方の主ビット線／ＢＬｍに接続されている。
【０１０５】
この実施例２におていは、トランスファーゲートＴ，／Ｔが１列に配設されていて、１つのサブブロックＢｓ１〜Ｂｓ１６内にはサブブロック選択線ＢＳ１，ＢＳ２，ＢＳ３…が１本しか配設されていないため、上記実施例１に比べて行方向の長さが短くなる。なお、擬似ワード線ＷＬｐの目的および作用効果については後の実施例１１において詳述する。
【０１０６】
［実施例３］
図５は、この発明の実施例３によるＤＲＡＭの一部構成を示す配線図である。
【０１０７】
図５を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…と、複数のセンスアンプＳＡ１，ＳＡ２…と、複数のワード線ＷＬ１〜ＷＬ６４と、複数の副ビット線対ＢＬｓ１，／ＢＬｓ１，ＢＬｓ２，／ＢＬｓ２…と、主ビット線対と副ビット線対とを接続するトランスファーゲートＴ１，／Ｔ１，Ｔ２，／Ｔ２…と、複数のメモリセルＭＣと、主ビット線対とセンスアンプとを接続する複数のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２…とを備える。
【０１０８】
主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１０９】
この実施例３が上記実施例１と異なるところは、シェアードセンスアンプ方式が採用されている点である。すなわち、１つのセンスアンプＳＡ１，ＳＡ２…の両側には２つの主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…が配設されている。一方側の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２と、センスアンプＳＡ１，ＳＡ２…との間には、トランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２…が接続されている。他方側の主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２／ＢＬｍ２と、センスアンプＳＡ１，ＳＡ２…との間には、トランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２が接続されている。
【０１１０】
一方側のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２のゲート電極は、１本のブロック選択線ＳＳ１に共通接続されている。他方側のトランスファーゲートＴｂ１，／Ｔｂ１，Ｔｂ２，／Ｔｂ２のゲート電極は、１本のブロック選択線ＳＳ２に共通接続されている。
【０１１１】
これらのブロック選択線ＳＳ１およびＳＳ２には、相補的な選択信号が与えられる。したがって、センスアンプＳＡ１，ＳＡ２…は、両側の２つの主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…のうちいずれかと選択的に接続され、その接続された主ビット線対ＢＬｍ１，／ＢＬｍ１，ＢＬｍ２，／ＢＬｍ２…間の電位差を増幅する。
【０１１２】
この実施例３において、たとえば左側の２つのトランスファーゲートＴｂ１および／Ｔｂ１は第１のトランジスタ対を構成する。この第１のトランジスタ対は、ブロック選択線ＳＳ１からの第１の選択信号に応答して左側の主ビット線対ＢＬｍ１，／ＢＬｍ１とセンスアンプＳＡ１とを接続する。右側の２つのトランスファーゲートＴｂ１および／Ｔｂ１は第２のトランジスタ対を構成する。この第２のトランジスタ対は、ブロック選択線ＳＳ２からの第２の選択信号に応答して右側の主ビット線対ＢＬｍ１，／ＢＬｍ１とセンスアンプＳＡ１とを接続する。この第２の選択信号は、上記第１の選択信号に対して相補的である。
【０１１３】
この実施例３においては、２つの主ビット線対が１つのセンスアンプを共有しているため、センスアンプの数が少なくなる。したがって、このＤＲＡＭの行方向の長さがさらに短くなる。
【０１１４】
［実施例４］
図６は、この発明の実施例４によるＤＲＡＭの構成を示す配線図である。
【０１１５】
この実施例４が上記実施例３と異なるところは、シェアードセンスアンプＳＡ１〜ＳＡｎが千鳥状に配設されている点である。すなわち、センスアンプＳＡ１〜ＳＡｎの行ピッチは、主ビット線対および副ビット線対の行ピッチの２倍になっている。したがって、センスアンプのレイアウトは、上記実施例３よりもさらに容易になる。
【０１１６】
［実施例５］
図７は、この発明の実施例５によるＤＲＡＭの一部構成を示す配線図である。
【０１１７】
図７を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線対とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１１８】
この実施例５が上記実施例２と異なるところは、センスアンプＳＡが交互に配設されている点である。すなわち、この実施例４によるＤＲＡＭ全体における複数のセンスアンプＳＡのうち半数は第１の群をなし、その残り半数は第２の群をなす。そして、第１の群のセンスアンプＳＡは２行ごとかつ２列ごとに配設され、第２の群のセンスアンプＳＡは第１の群のセンスアンプＳＡが配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設されている。
【０１１９】
上記のようにこの実施例５においては、センスアンプＳＡが２行ごとかつ２列ごとに配設されているので、センスアンプＳＡ１〜ＳＡｎのレイアウトが容易になる。
【０１２０】
［実施例６］
図８は、この発明の実施例６によるＤＲＡＭの一部構成を示す配線図である。
【０１２１】
図８を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線とを接続する複数のトランスファーゲートＴと、メモリセルＭＣとを備える。主ビット線ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１２２】
この実施例６が上記実施例２と異なるところは、上記実施例２においては副ビット線対ＢＬｓ，／ＢＬｓがそれぞれが並行に、つまり折返しビット線構造のように配設されているのに対し、この実施例６においては副ビット線ＢＬｓ，／ＢＬｓが一直線上に、つまりオープンビット線のように配設されている点である。したがって、副ビット線ＢＬｓ，／ＢＬｓとワード線ＷＬとのすべての交点にメモリセルＭＣが配設されている。
【０１２３】
たとえばサブブロックＢｓ１内のメモリセルＭＣからデータが読出される場合、サブブロック選択線ＢＳ１がＨレベルに立上がる。これによりサブブロックＢｓ１内のトランスファーゲートＴ１，Ｔ２，Ｔ３…が導通状態になり、副ビット線／ＢＬｓと一方の主ビット線／ＢＬｍとが接続される。この状態で、選択されたワード線ＷＬがＨレベルに立上がると、そのワード線ＷＬに接続されたメモリセルＭＣからデータが読出され、主ビット線対ＢＬｍおよび／ＢＬｍの間に電位差が生じる。この電位差はセンスアンプＳＡによって増幅される。
【０１２４】
上記実施例１ないし実施例５においては、主ビット線対のピッチと副ビット線対のピッチとは同じであるのに対し、この実施例６においては、副ビット線対のピッチは主ビット線対のピッチの２倍になっている。そのため、この実施例６によるＤＲＡＭは上記実施例１ないし実施例５によるＤＲＡＭよりも容易に製造することができる。
【０１２５】
［実施例７］
図９は、この発明の実施例７によるＤＲＡＭの一部構成を示す配線図である。
【０１２６】
図９を参照して、このＤＲＡＭは、上記実施例２と同様に、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線対と副ビット線対とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、擬似ワード線ＷＬｐとを備える。
【０１２７】
このＤＲＡＭはさらに、上記実施例２と異なり、複数の予備のワード線ＷＬｓと、複数の予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓと、主ビット線対と予備の副ビット線対とを接続する複数の予備のトランスファーゲートＴｓ，／Ｔｓと、複数の予備のメモリセルＭＣｓとを備える。
【０１２８】
予備のワード線ＷＬｓは、列方向に沿って配設されている。予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓは、主ビット線対ＢＬｍ，／ＢＬｍに沿って配設されている。予備のトランスファーゲートＴｓ，／Ｔｓは、１本の主ビット線ＢＬｍ，／ＢＬｍと１本の予備の副ビット線ＢＬｓｓ，／ＢＬｓｓとを接続する。予備のメモリセルＭＣｓは、主ビット線対ＢＬｍ，／ＢＬｍと予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓとの交点またはその近傍に配設されている。
【０１２９】
このＤＲＡＭにおけるメインブロックＢｍは、１６個のサブブロックＢｓ１ないしＢｓ１６と、１個の予備のサブブロックＢｓｓとから構成されている。この予備のサブブロックＢｓｓは、通常のサブブロックＢｓ１〜Ｂｓ１６のどこかに不良が存在するとき活性化される冗長回路である。
【０１３０】
１つの正規のサブブロックＢｓ１〜Ｂｓ１６内には、６４本のワード線ＷＬ１〜ＷＬ６４が配設されている。予備のサブブロックＢｓｓ内には、８本の予備のワード線ＷＬｓ１〜ＷＬｓ８が配設されている。
【０１３１】
この主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは副ビット線対ＢＬｓ，／ＢＬｓの単位長さ当りの寄生容量ｃｂｓの４分の１、さらに好ましくはそれよりも小さくされている。同様に、主ビット線対ＢＬｍ，／ＢＬｍの単位長さ当りの寄生容量ｃｂｍは、好ましくは予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓの単位長さ当りの寄生容量ｃｂｓｓの４分の１、さらに好ましくはそれよりも小さくされている。
【０１３２】
このＤＲＡＭにおいて、いずれかのワード線ＷＬが不良であるならば、その不良のワード線ＷＬはいずれかの予備のワード線ＷＬｓと置換えられる。すなわち、その不良のワード線ＷＬがアクセスされたとき、その不良のワード線ＷＬの代わりにその予備のワード線ＷＬｓがＨレベルに立上げられる。このとき、予備のサブブロック選択線ＢＳｓもＨレベルに立上げられるため、読出時にはその予備のワード線ＷＬｓに接続されている予備のメモリセルＭＣｓから予備のトランスファーゲートＴｓ，／Ｔｓを介して主ビット線対ＢＬｍ，／ＢＬｍにデータが読出される。書込時においては、主ビット線対ＢＬｍ，／ＢＬｍのデータが予備のトランスファーゲートＴｓ，／Ｔｓおよび予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓを介して予備のメモリセルＭＣｓに書込まれる。
【０１３３】
したがって、１つのメインブロックＢｍ内においては、予備のワード線ＷＬｓが選択される場合も、正規のワード線ＷＬが選択される場合と同じセンスアンプＳＡが活性化される。すなわち、予備のワード線ＷＬｓが選択される場合、正規のワード線ＷＬが選択される場合に活性化されるセンスアンプＳＡと異なるセンスアンプＳＡが活性化される必要はなく、センスアンプＳＡの制御が複雑になることはない。
【０１３４】
また、１０２４本のワード線ＷＬのうち不良のワード線が８本以内であれば、その不良のワード線がいずれのサブブロックＢｓ１〜Ｂｓ１６内にあっても、予備のサブブロックＢｓｓ内の予備のワード線ＷＬｓと置換えることができる。そのため、製造されたＤＲＡＭの救済率が向上する。
【０１３５】
［実施例８］
図１０は、この発明の実施例８によるＤＲＡＭの一部構成を示す配線図である。
【０１３６】
図１０を参照して、ＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、サブブロック選択線ＢＳから供給される制御信号に応答して１本の主ビット線と１本の副ビット線とを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣとを備える。
【０１３７】
このＤＲＡＭはさらに、複数の予備のワード線ＷＬｓと、複数の予備の副ビット線対ＢＬｓｓ，／ＢＬｓｓと、予備のサブブロック選択線ＢＳｓからの予備の制御信号に応答して１本の主ビット線ＢＬｍ，／ＢＬｍと１本の予備の副ビット線ＢＬｓｓ，／ＢＬｓｓとを接続する複数の予備のトランスファーゲートＴｓ，／Ｔｓと、複数の予備のメモリセルＭＣｓとを備える。
【０１３８】
この実施例８が上記実施例７と異なるところは、予備のサブブロックＢｓｓが、正規のサブブロックＢｓ１〜Ｂｓ１６と同様に６４本の予備のワード線ＷＬｓ１〜ＷＬｓ６４を備えている点である。
【０１３９】
上記実施例７は正規のサブブロックＢｓ全体が不良になった場合は対処することができない。これに対しこの実施例８は、１つの正規のサブブロックＢｓ１〜Ｂｓ１６全体が不良になった場合であっても、その不良のサブブロック全体を予備のサブブロックＢｓｓに置換えることができる。したがって、製造されたＤＲＡＭの救済率がさらに向上する。
【０１４０】
［実施例９］
図１１は、この発明の実施例９によるＤＲＡＭの一部構成を示す配線図である。
【０１４１】
図１１を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、１本の主ビット線と１本の副ビット線とを接続するトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、テスト回路２６とを備える。
【０１４２】
この実施例９が上記実施例１と異なるところは、テスト回路２６を備えている点である。このテスト回路２６は、メインブロックＢｍ１とメインブロックＢｍ２との間に配置され、ワイヤードエクスクルーシブオア回路で構成されている。
【０１４３】
また、図示は省略されているが、図１１の右側にはセンスアンプ列Ｓ３、メインブロックＢｍ２、テスト回路、メインブロックＢｍ４、およびセンスアンプ列Ｓ４が配置されている。さらにその右側についても同様である。すなわち、メインブロックＢｍ３とＢｍ４との間にもテスト回路が配設されている。
【０１４４】
このテスト回路２６は、複数の比較回路ＣＭ１〜ＣＭｎを備える。各比較回路ＣＭ１〜ＣＭｎは、４つのＮチャネルＭＯＳトランジスタＴｃ１ないしＴｃ４から構成されている。比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ１およびＴｃ３のドレイン電極は、マッチ線ＭＬに共通接続されている。比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ２およびＴｃ４のソース電極は、共通ソース線ＭＣＳに共通接続されている。
【０１４５】
このＤＲＡＭがテストされる場合においては、メインブロックＢｍ１内のすべてのメモリセルＭＣと、メインブロックＢｍ２内のすべてのメモリセルＭＣとに、対応的に同じデータが書込まれる。たとえばメインブロックＢｍ１のサブブロックＢｓ２内のワード線ＷＬと副ビット線ＢＬｓ１とに接続されるメモリセルＭＣには、メインブロックＢｍ２のサブブロックＢｓ２内のワード線ＷＬと副ビット線ＢＬｓ１とに接続されるメモリセルＭＣに書込まれるデータと同じデータが書込まれる。また、メインブロックＢｍ１のサブブロックＢｓ３内のワード線ＷＬ２と副ビット線ＢＬｓ２とに接続されるメモリセルＭＣには、メインブロックＢｍ２のサブブロックＢｓ３内のワード線ＷＬ２と副ビット線ＢＬｓ２とに接続されるメモリセルＭＣに書込まれるデータと同じデータが書込まれる。
【０１４６】
メモリセルＭＣからデータが読出される前に、予めマッチ線ＭＬがＨレベルにプリチャージされ、かつ共通ソース線ＭＣＳにＨレベルが供給される。
【０１４７】
この状態で、両メインブロックＢｍ１およびＢｍ２間で相対的に同じ位置にあるワード線ＷＬが活性化されると、その対応するメモリセルＭＣから対応する副ビット線ＢＬｓにデータが読出される。その読出されたデータは対応する主ビット線ＢＬｍに伝達され、センスアンプＳＡによって増幅される。
【０１４８】
両メインブロックＢｍ１およびＢｍ２には対応的に同じデータ、たとえばＨレベルのデータが書込まれているため、もしいずれのメインブロックＢｍ１およびＢｍ２にも不良が存在しなければ、比較回路ＣＭ１〜ＣＭｎにおけるトランジスタＴｃ１およびＴｃ３がともに読出された、たとえばＨレベルのデータに基づいて導通状態となりかつトランジスタＴｃ２およびＴｃ４がともに読出された、たとえばＬレベルのデータに基づいて非導通状態となるか、あるいはトランジスタＴｃ１およびＴｃ３がともに非導通状態となりかつトランジスタＴｃ２におよびＴｃ４がともに導通状態となる。したがって、マッチ線ＭＬと共通ソース線ＭＣＳとは非導通状態のまま維持される。したがって、この状態で共通ソース線ＭＣＳをＬレベルにしてもマッチ線ＭＬはＨレベルを維持するので、不良が存在しないことがわかる。
【０１４９】
もしいずれかのメインブロックＢｍ１またはＢｍ２に不良が存在すれば、トランジスタＴｃ１とＴｃ２とが導通状態でトランジスタＴｃ３とＴｃ４とが非導通状態もしくはその逆の状態になるため、マッチ線ＭＬと共通ソース線ＭＣＳとが導通状態となる。したがって、共通ソース線ＭＣＳがＬレベルに低下すると、マッチ線ＭＬもＬレベルに低下するため、不良が存在することがわかる。
【０１５０】
すなわち、メインブロックＢｍ１内の主ビット線対ＢＬｍ，／ＢＬｍの各電位と、メインブロックＢｍ２内の主ビット線対ＢＬｍおよび／ＢＬｍの各電位とが、すべて対応的に一致している場合は、マッチ線ＭＬはＨレベルのまま維持される。しかしながら、メインブロックＢｍ１内のいずれか１つの主ビット線対ＢＬｍおよび／ＢＬｍと、それに対応するメインブロックＢｍ２内の主ビット線対ＢＬｍおよび／ＢＬｍの各電位とが対応的に一致しない場合は、マッチ線ＭＬはＬレベルに低下する。
【０１５１】
上記のようにこのＤＲＡＭによれば、２本のワード線ＷＬに接続されるメモリセルＭＣのテストを同時に行なうことができるので、ＤＲＡＭ全体を迅速にテストすることができる。
【０１５２】
［実施例１０］
図１２は、この発明の実施例１０によるＤＲＡＭにおけるテスト回路の構成を示す配線図である。
【０１５３】
図１２を参照して、この実施例１０は予備の行からなる予備メモリセルを有したものを対象とし、テスト回路２８は、複数の比較回路ＣＭと、複数の予備の比較回路ＣＭｓとを備える。各比較回路ＣＭは、その両側に配設された２対の主ビット線対ＢＬｍ，／ＢＬｍと接続されている。各予備の比較回路ＣＭｓは、その両側に配設された２対の予備の主ビット線対ＢＬｍｓ，／ＢＬｍｓと接続されている。すなわち、このＤＲＡＭは、行方向に沿って配設された冗長回路を備える。
【０１５４】
たとえば主ビット線対ＢＬｍ，／ＢＬｍまたはそれに接続されたメモリセルＭＣに不良がある場合、その不良がある主ビット線対ＢＬｍ，／ＢＬｍを含む主ビット線対ＢＬｍ１，／ＢＬｍ１ないしＢＬｍｉ，／ＢＬｍｉの代わりに、ｉ行の予備の主ビット線対ＢＬｍｓ１，／ＢＬｍｓ１ないしＢＬｍｓｉ，／ＢＬｍｓｉが選択信号ＳＥに応答して活性化される。すなわち、このＤＲＡＭにおいては、通常のメモリセルＭＣなどが不良である場合、ｉ行単位で冗長回路と置換される。
【０１５５】
テスト回路２８はさらに、リンク素子３０と、ＮチャネルＭＯＳトランジスタ３２とを備える。リンク素子３０は、ｉ個の比較回路ＣＭ１ないしＣＭｉにおけるトランジスタＴｃ２およびＴｃ４のソース電極と、共通ソース線ＭＣＳとの間に接続されている。このリンク素子３０は、ｉ行ごとに接続されている。ＮチャネルＭＯＳトランジスタ３２は、ｉ個の予備の比較回路ＣＭｓ１ないしＣＭｓｉにおけるトランジスタＴｃ２およびＴｃ４のソース電極と、共通ソース線ＭＣＳとの間に接続されている。このトランジスタ３２のソース電極には、上記した冗長回路を活性化するための選択信号ＳＥが供給されている。
【０１５６】
このＤＲＡＭがテストされる場合において、もし冗長回路が使用されている場合は、その対応する比較回路ＣＭ１〜ＣＭｉに接続されているリンク素子３０が切断されている。
【０１５７】
したがって、上記実施例９と同様にこのＤＲＡＭがテストされると、非活性化された比較回路ＣＭ１〜ＣＭｉからはテスト結果のデータは出力されない。そのため、行方向に沿って冗長回路を備えたＤＲＡＭを正確にテストすることができる。なお、上記のようなリンク素子３０が設けられていなければ、その行は常に不良であるため、マッチ線ＭＬは常にＬレベルになる。
【０１５８】
［実施例１１］
図１３は、この発明の実施例１１によるＤＲＡＭの一部構成を示す平面図である。
【０１５９】
この実施例１１は図８に示した上記実施例６が改良されたものである。すなわち、上記実施例５においては、一方の副ビット線ＢＬｓの一端と、他方の副ビット線／ＢＬｓの一端とが対向しているため、一方の副ビット線ＢＬｓに生じたデータがその間の寄生トランジスタを介して他方の副ビット線／ＢＬｓにわずかに漏れることがある。
【０１６０】
そこで、図１３に示されるように、一方の副ビット線ＢＬｓと他方の副ビット線／ＢＬｓとの間に２本の擬似ワード線ＷＬｐが配設されている。これらの擬似ワード線ＷＬｐは、左側のサブブロック内のワード線ＷＬ６４と右側のサブブロック内のワード線ＷＬ１との間に列方向に沿って配設されている。そして、これらの擬似ワード線ＷＬｐにはグランド電位ＧＮＤが与えられている。
【０１６１】
副ビット線ＢＬｓ，／ＢＬｓはコンタクトホール３４を介してトランスファゲートのフィールド領域３６に接続されている。このトランスファゲートは、副ビット線ＢＬｓ，／ＢＬｓと主ビット線ＢＬｍ，／ＢＬｍとを接続するためのものである。このフィールド領域３６は、コンタクトホール３８を介してメモリセルキャパシタ（図示せず）に接続されている。メモリセルキャパシタは、このコンタクトホール３８上に形成されている。なお、擬似ワード線ＷＬｐの間にも、メモリセルキャパシタ（図示せず）が形成されている。これは、擬似ワード線ＷＬｐの間の構造も他の部分の構造と同じにして、製造工程を容易にするためである。
【０１６２】
この擬似ワード線ＷＬｐを備えたＤＲＡＭにおいては、その擬似ワード線ＷＬｐにグランド電位ＧＮＤが与えられている。一方、副ビット線ＢＬｓおよび／ＢＬｓの間にはＮチャネルトランジスタが寄生している。したがって、この寄生トランジスタは強制的に非導通状態にされるため、副ビット線ＢＬｓおよび／ＢＬｓ間で相互にデータが漏れることはない。
【０１６３】
［実施例１２］
図１４は、この発明の実施例１２によるＤＲＡＭの一部構成を示す配線図である。図１５は、図１４に示されたＤＲＡＭの一部を具体的に示す平面図である。
【０１６４】
図１４および図１５を参照して、このＤＲＡＭは、複数の主ビット線対ＢＬｍ，／ＢＬｍと、複数のセンスアンプＳＡと、複数のワード線ＷＬと、複数の副ビット線対ＢＬｓ，／ＢＬｓと、主ビット線ＢＬｍ，／ＢＬｍと副ビット線ＢＬｓ，／ＢＬｓとを接続する複数のトランスファーゲートＴ，／Ｔと、複数のメモリセルＭＣと、主ビット線対ＢＬｍ，／ＢＬｍをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｍと、副ビット線対ＢＬｓ，／ＢＬｓをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｓとを備える。
【０１６５】
この実施例１２において最も特徴的なところは、副ビット線対ＢＬｓおよび／ＢＬｓをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｓが設けられている点である。なお、主ビット線対ＢＬｍおよび／ＢＬｍをイコライズするためのＮチャネルＭＯＳトランジスタＴｅｍは、上記実施例１ないし実施例１１においては図示されていないが、この実施例１２と同様に設けられている。
【０１６６】
図１５を参照して、この副ビット線対イコライズ用のトランジスタＴｅｓは、副ビット線対ＢＬｓおよび／ＢＬｓ間に配設され、列方向に沿って配設された２本のイコライズ線ＥＱｓ２がそれらトランジスタＴｅｓのゲート電極を構成する。
【０１６７】
図１６は、図１４および図１５に示されたＤＲＡＭの動作を示すタイミングチャートである。
【０１６８】
まず図１６（Ｂ），（Ｃ），（Ｄ）に示されるように、主ビット線用のイコライズ線ＥＱｍ、副ビット線用のイコライズ線Ｑｓ１およびＱｓ２は、Ｈレベルにされている。したがって、主ビット線対ＢＬｍ，／ＢＬｍおよび副ビット線対ＢＬｓ，／ＢＬｓの電位はすべて等しくされている。
【０１６９】
次いで図１６（Ｅ）に示されるように、サブブロックＢｓ１内のサブブロック選択線ＢＳ１がＨレベルに立上がると、サブブロックＢｓ１内の副ビット線対ＢＬｓおよび／ＢＬｓは主ビット線対ＢＬｍおよび／ＢＬｍにそれぞれ接続される。
【０１７０】
次いで図１６（Ｂ），（Ｃ）に示されるように、主ビット線用のイコライズ線ＥＱｍ、およびサブブロックＢｓ１内の副ビット線用のイコライズ線ＥＱｓ１がともに、Ｌレベルに立下がる。このとき、サブブロックＢｓ２内の副ビット線用のイコライズ線ＥＱｓ２はＨレベルのまま維持される。
【０１７１】
次いで図１６（Ａ）に示されるように、サブブロックＢｓ１内のいずれかのワード線ＷＬがＨレベルに立上がると、そのワード線に接続されたメモリセルＭＣからデータが対応する副ビット線ＢＬｓ，／ＢＬｓに読出される。この読出されたデータは対応するトランスファーゲートＴ１，Ｔ２または／Ｔ１，／Ｔ２を介して主ビット線ＢＬｍまたは／ＢＬｍに読出される。
【０１７２】
上記のようにこのＤＲＡＭにおいては、副ビット線対ＢＬｓおよび／ＢＬｓが主ビット線対ＢＬｍおよび／ＢＬｍに接続される前に予めイコライズされているため、たとえ副ビット線対ＢＬｓ，／ＢＬｓの長さが長くても速やかにその電位は等しくされている。したがって、データの読出／書込時間が従来よりも遅くなることはない。
【０１７３】
また、副ビット線対ＢＬｓおよび／ＢＬｓがイコライズされるとき以外は、そのゲート電極を構成するイコライズ線ＥＱｓがＬレベルにされているため、上記実施例１１と同様に、副ビット線対ＢＬｓおよび／ＢＬｓ間の寄生トランジスタが非導通状態とされ、その間でデータが漏れることはない。さらに、副ビット線対をイコライズするためのトランジスタＴｅｓは、規則的に配置されたメモリセルＭＣ間のスペースを利用して設けられているため、特にレイアウト面積が増加することはない。しかも、製造工程を大幅に変更することなく、このトランジスタＴｅｓを形成することができる。
【０１７４】
この実施例１２においては、副ビット線対ＢＬｓ，／ＢＬｓがオープンビット線構造のように形成されているが、図１などで示されたように、ホールデッド構造の副ビット線対を備えたＤＲＡＭに、副ビット線対ごとにイコライズトランジスタを設け、図１５に示されたタイミングによって制御されるようにしたものであっても、同様の効果を奏する。
【０１７５】
［他の実施例］
上記の実施例においては、主ビット線対の単位長さ当りの寄生容量が、副ビット線対の単位長さ当りの寄生容量の４分の１以下にされているが、この発明は特にそれに限定されるものではない。
【０１７６】
すなわち、たとえば階層ビット線構造を持つＤＲＡＭにおいて、主ビット線対と副ビット線対とを接続するトランスファーゲートが交互に配設されていればよい。また、階層ビット線構造を持つＤＲＡＭにおいて、シェアードセンスアンプ方式が採用されていればよい。また、階層ビット線構造を持つＤＲＡＭにおいて、センスアンプが交互に配設されていればよい。
【０１７７】
また、階層ビット線構造を持つＤＲＡＭにおいて、予備のワード線がすべて予備のサブブロック内に配設されていればよい。さらにこのようなＤＲＡＭにおいて、正規のサブブロック内のワード線の数と、予備のサブブロック内の予備のワード線の数とが等しくされていればよい。
【０１７８】
また、階層ビット線構造を持つＤＲＡＭにおいて、メインブロック間にテスト回路が設けられていてもよい。さらにこのようなＤＲＡＭにおいて、行方向に沿って冗長回路が設けられ、それに対応するテスト回路が設けられ、かつその正規の回路に対応するテスト回路にリンク素子が設けられていればよい。
【０１７９】
また、階層ビット線構造を持つＤＲＡＭにおいて、副ビット線対間に列方向に沿って擬似ワード線が配設されていればよい。さらに、副ビット線対間に副ビット線対専用のイコライズトランジスタが設けられていればよい。
【０１８０】
その他、たとえば階層ビット線構造を持つＤＲＡＭにおいて、主ビット線対と副ビット線対とを接続するトランスファーゲートが交互に配設され、シェアードセンスアンプ方式が採用され、かつそのセンスアンプが交互に配設されたものでもよいなど、上記の実施例が適宜組合わされたものでもよい。
【０１８１】
【発明の効果】
請求項１に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、主ビット線対の単位長さ当りの寄生容量が副ビット線のそれの４分の１以下にされているため、メモリセルからデータを正確に読出すことができる。
【０１８２】
請求項２に記載の半導体記憶装置によれば、複数のスイッチング手段が千鳥状に配設されているため、レイアウトを容易にすることができる。
【０１８４】
請求項３に記載の半導体記憶装置によれば、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、レイアウト面積をより小さくすることができる。
【０１８５】
請求項４に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、互いに隣接するＭＯＳトランジスタの一方のソース／ドレイン電極が共通に形成されているため、レイアウト面積をより小さくすることができる。
【０１８６】
請求項５に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、シェアードセンスアンプ方式が採用されているため、レイアウト面積をさらに小さくすることができる。
【０１８７】
請求項６に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、複数のセンスアンプ手段が千鳥状に配設されているため、レイアウト面積をさらに小さくすることができる。
【０１８８】
請求項７に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、いずれの副ビット線と交差するワード線に不良があっても予備のワード線と置換えることができるため、この半導体記憶装置は高い歩留りで製造することができる。さらに、予備のワード線が使用されるときも正規のワード線が使用されるときと同じセンスアンプが活性化されるため、制御が特に複雑になることもない。
【０１８９】
請求項８に記載の半導体記憶装置によれば、１つの正規の副ビット線およびそれと交差するワード線などに不良があるときは、まとめて１つの予備の副ビット線およびそれと交差する予備のワード線に置換えられるため、この半導体記憶装置は高い歩留りで製造することができる。
請求項９に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、メモリセルから一方の副ビット線に読出されたデータが他方の副ビット線にリークすることはないので、常にデータを正確に読出すことができる。
【０１９０】
請求項１０に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、一方の主ビット線の電位と他方の主ビット線対の電位とが対応的に比較されるため、この半導体記憶装置が正常か否かを速やかにテストすることができる。
【０１９２】
請求項１１に記載の半導体記憶装置によれば、階層ビット線構造が採用されているため、レイアウト面積をより小さくしたり、あるいは記憶容量をより大きくすることができる。しかも、副ビット線が直接的にイコライズされるため、動作速度が遅くなることもない。
【０１９３】
請求項１２に記載の半導体記憶装置によれば、主ビット線も直接的にイコライズされるため、主ビット線は正確かつ速やかにイコライズされる。
【０１９４】
請求項１３に記載の半導体記憶装置によれば、主ビット線対の単位長さ当りの寄生容量が副ビット線のそれの４分の１以下にされているため、メモリセルからデータを正確に読出すことができる。
請求項１４，１５に記載の半導体記憶装置によれば、副ビット線対をイコライズするためのイコライズトランジスタは規則的に配置されたメモリセル間のスペースを利用して配置されるので、製造工程を大幅に変更することなくイコライズトランジスタを作成することができ、レイアウト面積が増加することもない。
【図面の簡単な説明】
【図１】この発明の実施例１によるＤＲＡＭの一部構成を示す配線図である。
【図２】図１に示されたＤＲＡＭの一部をさらに具体的に示す平面図である。
【図３】図１および図２に示されたＤＲＡＭにおけるメモリセルおよびその周辺を示す断面図である。
【図４】この発明の実施例２によるＤＲＡＭの一部構成を示す配線図である。
【図５】この発明の実施例３によるＤＲＡＭの一部構成を示す配線図である。
【図６】この発明の実施例４によるＤＲＡＭの構成を示す配線図である。
【図７】この発明の実施例５によるＤＲＡＭの一部構成を示す配線図である。
【図８】この発明の実施例６によるＤＲＡＭの一部構成を示す配線図である。
【図９】この発明の実施例７によるＤＲＡＭの一部構成を示す配線図である。
【図１０】この発明の実施例８によるＤＲＡＭの一部構成を示す配線図である。
【図１１】この発明の実施例９によるＤＲＡＭの一部構成を示す配線図である。
【図１２】この発明の実施例１０によるＤＲＡＭの一部構成を示す配線図である。
【図１３】この発明の実施例１１によるＤＲＡＭの一部構成を具体的に示す平面図である。
【図１４】この発明の実施例１２によるＤＲＡＭの一部構成を示す配線図である。
【図１５】図１４に示されたＤＲＡＭの一部をさらに具体的に示す平面図である。
【図１６】図１４および図１５に示されたＤＲＡＭの動作を示すタイミングチャートである。
【図１７】従来のＤＲＡＭの全体構成を示すブロック図である。
【図１８】図１７に示された従来のＤＲＡＭの一部構成を示す配線図である。
【図１９】図１７および図１８に示されたＤＲＡＭにおけるメモリセルおよびその周辺を示す配線図である。
【符号の説明】
ＢＬｍ，／ＢＬｍ 主ビット線対、ＢＬｓ，／ＢＬｓ 副ビット線対、Ｔ，／Ｔ トランスファーゲート、ＳＡ センスアンプ、ＷＬ ワード線、ＭＣ メモリセル、ＢＬｍｓ，／ＢＬｍｓ 予備主ビット線対、ＢＬｓｓ，／ＢＬｓｓ 予備副ビット線対、Ｔｓ，／Ｔｓ 予備トランスファーゲート、ＷＬｓ 予備ワード線、ＣＭ 比較回路、２６，２８ テスト回路、３０ リンク素子、ＷＬｐ擬似ワード線、Ｔｅｓ 副ビット線イコライズ用トランジスタ。
Claims (15)
- 複数行、複数列に配設された複数のメモリセルを有し、前記複数列を複数列ごとに分割した複数のサブメモリセルブロックを有するメインメモリセルブロック、
前記複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される複数のワード線、
前記複数のサブメモリセルブロックの各々に対応して前記複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される複数の副ビット線対、
前記複数行に配設され、それぞれが、前記副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ複数の主ビット線対、
前記副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とするための複数のスイッチング手段対、および
前記複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅するための複数のセンスアンプ手段を備えた半導体記憶装置。 - 各スイッチング手段対は、対応する副ビット線対の一端側に配設される第１のスイッチング手段と、対応する副ビット線対の他端側に配設される第２のスイッチング手段とを有するとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対する第１または第２のスイッチング手段の一方のスイッチング手段が隣接して配設されていることを特徴とする請求項１に記載の半導体記憶装置。
- 各スイッチング手段対の第１および第２のスイッチング手段は、対応する副ビット線対の副ビット線とこの副ビット線対が位置する行の主ビット線対の主ビット線との間に接続され、選択信号をゲート電極に受けるＭＯＳトランジスタであり、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されていることを特徴とする請求項２に記載の半導体記憶装置。
- 各前記スイッチング手段対は、隣接するサブメモリセルブロックの隣接する副ビット線対に対するスイッチング手段対に隣接して配設され、かつ選択信号をゲート電極に受ける２つのＭＯＳトランジスタであるとともに、隣接するサブメモリセルブロックの隣接する副ビット線対に対して隣接して配設されるＭＯＳトランジスタの主ビット線に接続される一方のソース／ドレイン電極は共通に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記複数の主ビット線対のうち対応する２つの主ビット線対は、前記複数のセンスアンプ手段のうち対応する１つのセンスアンプ手段の両側に配設され、
前記複数のセンスアンプ手段に対応して設けられ、それぞれが、第１のブロック選択信号に応答して前記２つの主ビット線対の一方を前記１つのセンスアンプ手段に接続するための複数の第１のトランジスタ対、および
前記複数のセンスアンプ手段に対応して設けられ、それぞれが、第２のブロック選択信号に応答してかつ対応する１つの第１のトランジスタ対に対して相補的に前記２つの主ビット線対の他方を前記１つのセンスアンプ手段に接続するための複数の第２のトランジスタ対をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。 - 前記複数のセンスアンプ手段のうち半数は第１の群をなし、その残り半数は第２の群をなし、前記第１の群のセンスアンプ手段は２行ごとかつ２列ごとに配設され、前記第２の群のセンスアンプ手段は前記第１の群のセンスアンプ手段が配設されている行および列以外の行および列上に２行ごとかつ２列ごとに配設されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記メインメモリセルブロックはさらに、複数行、複数列に配設された複数の予備メモリセルを有する予備メモリセルブロックを有し、
前記複数列に配設され、それぞれが、対応する列に配設された複数の予備メモリセルに接続される複数の予備ワード線、
前記予備メモリセルブロックに対応して前記複数行に配設され、それぞれが、対応する行に配設された複数の予備メモリセルに接続される複数の予備副ビット線対、および
前記予備副ビット線対に対応して設けられ、それぞれが、予備選択信号に応答して、対応する予備副ビット線対とこの予備副ビット線対が位置する行の主ビット線対とを導通状態とするための複数の予備スイッチング手段対をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。 - 前記複数の予備副ビット線対のうち対応する１つの予備副ビット線対と交差する前記予備ワード線の数は、前記複数の副ビット線対のうち対応する１つの副ビット線対と交差する前記ワード線の数に等しくされ、前記１つの予備副ビット線対に接続される前記予備メモリセルの数は、前記１つの副ビット線対に接続される前記メモリセルの数に等しくされていることを特徴とする請求項７に記載の半導体記憶装置。
- 前記複数の副ビット線対の間に列方向に沿って配設され、所定の電位が与えられる複数のダミー線をさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
- それぞれが、複数行、複数列に配設された複数のメモリセルを有し、前記複数列を複数列ごとに分割した複数のサブメモリセルブロックを有する複数のメインメモリセルブロック、
前記複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される複数のワード線、
前記複数のサブメモリセルブロックの各々に対応して前記複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される複数の副ビット線対、
前記複数行に配設され、それぞれが、前記副ビット線対の単位長さ当りの寄生容量の１／４以下の単位長さ当りの寄生容量を持つ複数の主ビット線対、
前記副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とするための複数のスイッチング手段対、
前記複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅するための複数のセンスアンプ手段、および
それぞれが、前記複数の主ビット線対のうち対応する２つの主ビット線対の一方の主ビット線対の電位と他方の主ビット線対の電位とを対応的に比較するための複数の比較手段を備えた半導体記憶装置。 - 複数行、複数列に配設された複数のメモリセルを有し、前記複数列を複数列ごとに分割した複数のサブメモリセルブロックを有するメインメモリセルブロック、
前記複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される複数のワード線、および
前記複数のサブメモリセルブロックの各々に対応して前記複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される複数の副ビット線対を備え、前記複数の副ビット線対の各々は、オープンビット線構成で配置された対を成す一方の副ビット線と他方の副ビット線とを含み、
さらに、前記複数行に配設される複数の主ビット線対、
前記副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とするための複数のスイッチング手段対、
前記複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅するための複数のセンスアンプ手段、および
前記複数の副ビット線対に対応して設けられ、それぞれが、対応する副ビット線対の一方の副ビット線を他方の副ビット線へ接続するために前記一方および他方の副ビット線間に配置された複数の副イコライズ手段を備えた半導体記憶装置。 - 前記複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の一方の主ビット線を他方の主ビット線へ接続するための複数の主イコライズ手段をさらに備えたことを特徴とする請求項１１に記載の半導体記憶装置。
- 主ビット線対の単位長さ当りの寄生容量は、副ビット線対の単位長さ当りの寄生容量の１／４以下にされていることを特徴とする請求項１１に記載の半導体記憶装置。
- 前記複数のメモリセルの各々は、対応するワード線にゲート電極が接続され、かつ対応する副ビット線にソース／ドレイン電極の一方が接続されたメモリトランジスタと、前記メモリトランジスタのソース／ドレイン電極の他方に接続されたメモリキャパシタとを含み、
前記複数のイコライズ手段の各々は、前記対応する副ビット線対の一方の副ビット線に接続されるメモリセルと他方の副ビット線に接続されるメモリセルが規則的に配置されたメモリセル間に配置され、前記メモリトランジスタと実質的に等しいレイアウトパターンを有するイコライズトランジスタを含む請求項１１に記載の半導体記憶装置。 - さらに、前記複数のイコライズ手段が配置された前記一方および他方の副ビット線間に列方向に沿って配設された２本のイコライズ線を備え、
前記複数のイコライズ手段の各々は、ゲート電極が前記２本のイコライズ線に接続されるイコライズトランジスタを含む請求項１１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07332994A JP3626510B2 (ja) | 1993-04-13 | 1994-04-12 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8585093 | 1993-04-13 | ||
| JP5-85850 | 1993-04-13 | ||
| JP07332994A JP3626510B2 (ja) | 1993-04-13 | 1994-04-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349267A JPH06349267A (ja) | 1994-12-22 |
| JP3626510B2 true JP3626510B2 (ja) | 2005-03-09 |
Family
ID=26414483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07332994A Expired - Fee Related JP3626510B2 (ja) | 1993-04-13 | 1994-04-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3626510B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715189A (en) * | 1993-04-13 | 1998-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having hierarchical bit line arrangement |
| JPH08195100A (ja) * | 1995-01-18 | 1996-07-30 | Mitsubishi Electric Corp | 半導体記憶装置の動作テスト方法および半導体記憶装置 |
| JP3364549B2 (ja) * | 1995-02-22 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| US5966315A (en) * | 1997-09-30 | 1999-10-12 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines |
| US5917744A (en) * | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
| KR100339428B1 (ko) * | 1999-09-07 | 2002-05-31 | 박종섭 | 불휘발성 강유전체 메모리의 셀 블록 구조 |
| JP3920827B2 (ja) * | 2003-09-08 | 2007-05-30 | 三洋電機株式会社 | 半導体記憶装置 |
| JP3970259B2 (ja) | 2003-09-11 | 2007-09-05 | 三洋電機株式会社 | メモリ |
| JP5063912B2 (ja) * | 2006-03-31 | 2012-10-31 | パナソニック株式会社 | 半導体記憶装置 |
| JP4909619B2 (ja) | 2006-04-13 | 2012-04-04 | パナソニック株式会社 | 半導体記憶装置 |
| JP2008294310A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置 |
| JP2009033029A (ja) | 2007-07-30 | 2009-02-12 | Panasonic Corp | 半導体記憶装置 |
| WO2012086138A1 (ja) | 2010-12-20 | 2012-06-28 | パナソニック株式会社 | 半導体記憶装置 |
| KR102363670B1 (ko) * | 2017-08-23 | 2022-02-16 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
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1994
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| Publication number | Publication date |
|---|---|
| JPH06349267A (ja) | 1994-12-22 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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