KR100430617B1 - 반도체 기억 장치 및 그 동작 방법 - Google Patents

반도체 기억 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR100430617B1
KR100430617B1 KR10-2002-0006713A KR20020006713A KR100430617B1 KR 100430617 B1 KR100430617 B1 KR 100430617B1 KR 20020006713 A KR20020006713 A KR 20020006713A KR 100430617 B1 KR100430617 B1 KR 100430617B1
Authority
KR
South Korea
Prior art keywords
memory cell
redundant
normal
word line
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2002-0006713A
Other languages
English (en)
Other versions
KR20020066975A (ko
Inventor
코시타겐
Original Assignee
닛뽄덴끼 가부시끼가이샤
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤, 엔이씨 일렉트로닉스 코포레이션 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20020066975A publication Critical patent/KR20020066975A/ko
Application granted granted Critical
Publication of KR100430617B1 publication Critical patent/KR100430617B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 다수의 노멀(normal) 메모리 셀(11)과 다수의 용장(redundant) 메모리 셀(12)을 포함하는 반도체 메모리 장치를 개시한다. 노멀 메모리 셀(11)은 트루 노멀 메모리 셀(true normal memory cell)과 상보형 노멀 메모리 셀(complement normal memory cell)을 포함한다. 용장 메모리 셀(12)은 트루 용장 메모리 셀과 상보형 용장 메모리 셀을 포함한다. 노멀 메모리 셀(11)이 결함이 있는 메모리라고 판정되면, 다수의 용장 메모리 셀(12)로부터 치환 용장 메모리 셀에 의해 치환된다. 트루 노멀 메모리 셀인 결함있는 메모리 셀은 트루 용장 메모리 셀인 치환 메모리 셀로 치환되고 상보형 메모리 셀인 결함있는 메모리 셀은 상보형 용장 메모리 셀인 치환 메모리 셀로 치환된다. 이와 같이, 치환 메모리 셀의 전기적 물리적 상태가 결함있는 메모리 셀이 치환되지 않았을 때의 전기적 물리적 상태와 같게 된다.

Description

반도체 기억 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND ITS OPERATION METHOD}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것으로서, 특히 반도체 메모리 장치에서 결함있는 메모리 셀을 치환하기 위해 사용되는 용장(redundant) 메모리 셀 및 그 동작 방법에 관한 것이다.
제조 코스트를 낮추기 위해 양호한 반도체 메모리 장치의 전체적인 산출량을늘리는 노력이 계속되어 왔다. 반도체 메모리 장치의 집적도가 향상 될수록 결함있는 메모리 셀이 발생할 가능성이 높아진다. 산출량을 늘리는 하나의 방법에는 결함있는 메모리 셀을 치환하는데 사용될 수 있는 용장 메모리 셀을 사용하는 방법이 있다. 결함있는 메모리 셀을 용장 메모리 셀로 치환함으로써 불량한 몇몇의 장치가 구제될 수 있고 산출량이 증가할 수 있고 제조 코스트가 낮아질 수 있다.
결함있는 메모리 셀이 용장 메모리 셀로 치환되는 경우에 용장 메모리 셀은 결함의 가능성에 대한 양호한 특성을 갖는다. 상기로 인해 결함있는 부품이 고객에게 공급될 가능성이 줄어둘 수 있다.
테스트 방법의 하나에는 셀 스트레스 테스트(cell stress test) 방법이 있다. 셀 스트레스 테스트 방법에 있어서 각각의 메모리 셀에서 높은 전계가 유전층을 가로질러 유발되도록 모든 메모리 셀은 그 내부에 전위가 기록되게 된다. 그러나, 몇몇의 경우에 적절한 전위가 특정 어드레스 위치에 대응하는 특정 메모리 셀에 기록되는 것을 보장하도록 논리값 0 또는 논리값 1이 특정 어드레스 위치에 기록될 필요성이 있는가를 판정하기 위해 메모리 셀의 물리적인 레이아웃을 알아야 한다. 그러나, 용장 메모리 셀이 결함있는 메모리 셀을 치환하는데 사용되는 경우에 어드레스 값에 대한 특정한 물리적인 셀 레이아웃 매핑(mapping)이 변경된다. 상기로 인해 상기 셀 스트레스 테스트에 대해 악영향을 끼치고 그에 따라 테스트 결과에 문제가 생긴다.
상기 문제점을 처리하는 하나의 방법이 일본국 특허공개공보 H11-203889호에 개시되어 있고 상기 방법은 도 1과 관련하여 기술될 것이다.
도 1에 있어서, 종래의 반도체 메모리 장치의 블럭 개략도가 설명되어 있고 상기 반도체 메모리 장치는 도면 부호가 100으로 표시되어 있다.
종래의 반도체 메모리 장치(100)는 어드레스 버퍼(117)와, 로우(row) 디코더(113)와, 칼럼(column) 디코더(115)와, 스페어 로우 디코더(114)와, 메모리 셀 어레이(101)와, 센스 증폭기 회로(103)와, 프로그램 회로(119)와, 블록 판정부(116)와, 데이터 스크램블 제어 회로(120)와, 클록 발생 회로(121)와, 논리 게이트(122)와, 입력 버퍼(111)와, 스크램블 회로(108)와, 출력 버퍼(105)를 포함한다. 출력 버퍼(105)는 전치 증폭기(107)와, 스크램블 회로(108)와, 주(main) 증폭기(109)를 포함한다.
메모리 셀 어레이(101)는 노멀 메모리 셀과, 용장 메모리 셀을 포함한다. 노멀 메모리 셀이 불량인 경우에 상기 노멀 메모리 셀은 용장 메모리 셀에 의해 치환된다. 각각의 노멀 메모리 셀과 각각의 용장 메모리 셀은 트루(true) 데이터 또는 상보(complementary) 데이터 중의 하나를 기억한다. 상기 트루 데이터라는 의미는 데이터 1이 기억될 때 메모리 셀에 기억된 데이터는 전위가 하이(high)이고 데이터 0이 기억될 때 메모리 셀에 기억된 데이터는 전위가 로우(low)라는 것을 의미한다. 상보형 데이터라는 의미는 데이터 1이 기억될 때 메모리 셀에 기억된 데이터는 전위가 로우이고 데이터 0이 기억될 때 메모리 셀에 기억된 데이터는 전위가 하이라는 것을 의미한다.
블록 판정부(116)는 노멀 메모리 셀을 치환하는 용장 메모리 셀이 상기 치환된 노멀 메모리 셀에 기억되는 데이터에 대해 반전되는 데이터를 기억하는지 여부를 판정하다.
데이터 스크램블 제어 회로(120)는 용장 메모리 셀이 치환되는 노멀 메모리 셀에 기억되는 데이터에 대해 반전되는 기억된 데이터인 경우에 논리 레벨이 하이인 스크램블 온신호(SON)를 생성한다. 스크램블 회로(110)는 스크램블 온신호(SON)의 논리값이 하이인 경우에 용장 메모리 셀에 기록될 기록 데이터를 반전시킨다. 이와 같이 스크램블 회로(108)는 데이터의 상태를 일치시키기 위해 스크램블 온신호(SON)가 하이인 경우에 용장 메모리 셀로부터 판독되는 판독 데이터를 반전시킨다.
이와 같이, 종래의 반도체 메모리 장치(100)는 불량이 없었다면 치환된 메모리 셀에 기록되었을 데이터를 용장 메모리 셀에서 동일한 전위 레벨로 기록한다. 이로써, 노멀 메모리 셀과 유사한 방식으로 용장 메모리 셀에 스트레스가 인가 될 수 있는 스트레스 테스트를 실행하는 것이 가능해진다.
그러나, 스트레스 테스트시에 셀과 셀 사이의 파괴 상태를 고려하는 것이 중요하다. 이 경우에 인접한 또는 주위의 메모리 셀에 기록된 전위가 알려지도록 패턴을 기록하는 것이 중요하다. 이와 같이, 셀과 셀의 스트레스는 실행될 수 있다.
데이터 1이 모든 메모리 셀에 기록되는 경우의 테스트를 가정해보자. 데이터 1이 모든 셀에 기록되는 경우에 메모리 셀의 절반은 하이 전위를 수취하고 메모리 셀의 나머지 절반은 로우 전위를 수취한다. 따라서, 셀과 셀의 스트레스가 테스트될 수 있다.
상기 예에서, 제1의 용장 메모리 셀은 하이 전위에서 논리값 1을 기억하고제2의 용장 메모리 셀(상기 제1의 용장 메모리 셀과 물리적으로 인접함)은 로우 전위에서 논리값 0을 기억하고, 노멀 메모리 셀은 하이 전위에서 논리값 1을 기억한다. 상기 제1의 용장 메모리 셀이 사용되고 상기 제2의 용장 메모리 셀이 사용되지 않는 경우에 하이 전위는 상기 제1의 용장 메모리 셀에 기록되고 로우 전위는 상기 제2의 용장 메모리 셀에 기록된다. 따라서, 상기 제1의 용장 메모리 셀과 제2의 용장 메모리 셀 사이의 스트레스가 테스트된다. 그러나, 노멀 메모리 셀이 제2의 용장 메모리 셀에 의해 치환되면, 반전된 기록 데이터가 제2 용장 메모리 셀에 기록된다. 따라서, 하이 전위는 제1 및 제2의 용장 메모리 셀 양쪽 모두에 기록된다. 상기 경우에, 제1의 용장 메모리 셀과 제2의 용장 메모리 셀 사이의 스트레스는 적절히 테스트되지 않고 테스트시에 결함을 알 수 없게 된다.
노멀 메모리 셀을 치환하는데 사용된 용장 메모리 셀에서의 전기적인 스트레스 상태를 노멀 메모리 셀에서의 전기적인 상태와 유사하게 유지시키는 것이 바람직하다.
전술한 관점에서, 노멀 메모리 셀을 대체하는데 사용되는 용장 메모리 셀에서의 전기적인 스트레스 상태가 노멀 메모리 셀에서의 전기 적인 스트레스 상태와 유사하게 유지되는 반도체 메모리 장치를 제공하는 것이 바람직하다.
본 실시예에 따른 메모리 장치에 있어서, 제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입(type)과 상기 제1의 논리 레벨을 제2의 메모리 셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하는 다수의 노멀(normal)메모리 셀과, 상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 다수의 용장(redundant) 메모리 셀과, 적어도 하나의 노멀 메모리 셀이 결함이 있다고 판정되는 경우에 상기 적어도 하나의 노멀 메모리 셀을 적어도 하나의 용장 메모리 셀로 치환하는 치환부를 포함하고, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 따라 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 제1의 메모리 셀 타입의 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 용장 메모리 셀 타입의 상기 적어도 하나의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 제2의 메모리 셀 타입의 상기 적어도 하나의 노멀 메모리 셀이 상기 제2의 용장 메모리 셀 타입의 상기 적어도 하나의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 치환부는 테스트 명령 신호를 수신하도록 결합되고, 상기 테스트 명령 신호가 제1의 테스트 논리 레벨에 있는 경우, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 따라 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하고, 상기 테스트 명령 신호가 제2의 테스트 논리 레벨에 있는 경우, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 상관없이 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 다수의 노멀 메모리 셀 및 상기 다수의 용장 메모리 셀 각각은 기억 전위에 따라 데이터 값을 기억하는 메모리 셀 커패시터를 포함하고, 상기 제1의 메모리 셀 상태는 상기 제1의 논리 레벨이 소정의 전위보다 더 높은 기억 전위로 기억되는 상태이고, 제2의 메모리 셀 상태는 상기 제1의 논리 레벨이 소정의 전위보다 더 낮은 기억 전위로 기억되는 상태인 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀의 타입인지에 따라 어드레스를 수신하며 용장 어드레스를 생성하도록 결합된 어드레스 스크램블 회로를 포함하는 것을 특징으로 하는 메모리 장치가 제공된다.
본 실시예에 따른 다수의 노멀 메모리 셀 및 다수의 용장 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서, 적어도 하나의 상기 노멀 메모리 셀이 결함있는 노멀 메모리 셀이라고 판정되는 경우에 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하기 위해 적어도 하나의 치환 용장 메모리 셀을 상기 다수의 용장 메모리 셀로부터 한정하는 단계와, 어드레스를 제공하여 결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀에 상기 어드레스가 대응하면, 결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀이 제1의 메모리 셀 타입이면 상기 적어도 하나의 치환 용장 메모리 셀이 제1의 용장 메모리 셀 타입이 되도록, 상기 다수의 메모리 셀로부터의 상기 적어도 하나의 치환 용장 메모리 셀이 선택되는 단계를 포함하고, 상기 다수의 노멀 메모리 셀은 제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입과 상기 제1의 논리 레벨을 제2의 메모리 셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하고, 상기 다수의 용장 메모리 셀은 상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법이 제공된다.
또한, 상기 방법에 있어서, 결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀이 상기 제2의 메모리 셀 타입이면, 상기 적어도 하나의 치환 용장 메모리 셀은 상기 제2의 용장 메모리 셀 타입인 것을 특징으로 하는 메모리 장치의 동작 방법이 제공된다.
본 실시예에 따른 메모리 장치에 있어서, 제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입과 상기 제1의 논리 레벨을 제2의 메모리셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하는 다수의 노멀 메모리 셀과, 상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 다수의 용장 메모리 셀과, 상기 적어도 하나의 노멀 메모리 셀이 결함이 있다고 판정되는 경우 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 치환부를 포함하고, 제1의 동작 모드에서, 상기 제1의 메모리 셀 타입의 노멀 메모리 셀이 상기 제1의 용장 메모리 셀 타입의 용장 메모리 셀로 치환되고 상기 제2의 메모리 셀 타입의 노멀 메모리 셀이 상기 제2의 용장 메모리 셀 타입의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 제1의 동작 모드는 테스트 모드인 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 제2의 동작 모드에서, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 관계없이 노멀 메모리 셀이 치환되도록, 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 치환부는 다수의 어드레스를 수신하고 다수의 용장 선택 신호를 제공하도록 결합되는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 치환부는 상기 다수의 어드레스의 적어도 제1의 부분을 수신하고 치환 명령 신호를 제공하도록 결합된 용장 어드레스 판정 회로와, 상기 다수의 어드레스의 적어도 제2의 부분 및 상기 치환 명령 신호를 수신하고 적어도 하나의 용장 어드레스를 제공하도록 결합된 어드레스 스크램블 회로를 포함하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 어드레스 스크램블 회로는 제어 회로 및 어드레스 매핑(mapping) 회로를 포함하고, 상기 제어 회로는 상기 다수의 어드레스의 상기 제2의 부분의 적어도 제1의 부분 및 상기 치환 명령 신호를 수신하고 어드레스 매핑 제어 신호를 제공하도록 결합되고, 상기 어드레스 매핑 회로는 상기 다수의 어드레스의 상기 제2의 부분의 적어도 제2의 부분에 대해 상기 적어도 하나의 용장 어드레스의 매핑을 판정하는 상기 어드레스 매핑 제어 신호를 수신하도록 결합되는 것을 특징을 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 어드레스 매핑 제어 회로는 상기 메모리 장치가 상기 제1의 동작 모드에 있는 경우에 제1의 동작 모드 논리 레벨을 갖는 제1의 동작 모드 신호를 수신하도록 결합되는 것을 특징으로 하는 메모리 장치가 제공된다.
또한 상기 메모리 장치에 있어서, 상기 어드레스 매핑 회로는 상기 다수의 매핑 제어 신호를 수신하며 상기 다수의 어드레스의 상기 제2의 부분의 상기 적어도 제2의 부분과 상기 적어도 하나의 용장 어드레스 사이의 제어 가능한 임피던스경로를 제공하도록 결합된 다수의 트랜스터 게이트를 포함하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 로우 방향으로 배치된 다수의 워드선과 칼럼 방향으로 배치된 다수의 비트선을 더 포함하고, 상기 적어도 하나의 치환 메모리 셀은 용장 메모리 셀의 제1의 용장 로우에 포함되고 상기 적어도 하나의 결함있는 노멀 메모리 셀은 노멀 메모리 셀의 제1의 노멀 로우에 포함되는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 적어도 하나의 치환 메모리 셀이 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하는 경우에, 용장 메모리 셀의 상기 제1의 용장 로우는 노멀 메모리 셀의 상기 제1의 노멀 로우를 치환하고 용장 메모리 셀의 상기 제1의 용장 로우에 인접한 용장 메모리 셀의 제2의 용장 로우는 노멀 메모리 셀의 상기 제1의 노멀 로우에 인접한 노멀 메모리 셀의 제2의 노멀 로우를 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 로우 방향으로 배치된 다수의 워드선과 칼럼 방향으로 배치된 다수의 비트선을 더 포함하고, 상기 적어도 하나의 치환 메모리 셀은 용장 메모리 셀의 제1의 용장 칼럼에 포함되고, 상기 적어도 하나의 결함있는 노멀 메모리 셀은 노멀 메모리 셀의 제1의 노멀 칼럼에 포함되는 것을 특징으로 하는 메모리 장치가 제공된다.
또한, 상기 메모리 장치에 있어서, 상기 적어도 하나의 치환 메모리 셀이 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하는 경우에, 용장 메모리 셀의상기 제1의 용장 칼럼은 노멀 메모리 셀의 상기 제1의 노멀 칼럼을 치환하고 용장 메모리 셀의 상기 제1의 용장 칼럼에 인접한 용장 메모리 셀의 제2의 용장 칼럼은 노멀 메모리 셀의 상기 제1의 노멀 칼럼에 인접한 노멀 메모리 셀의 제2의 노멀 칼럼을 치환하는 것을 특징으로 하는 메모리 장치가 제공된다.
도 1은 종래의 반도체 메모리 장치의 블록 개략도.
도 2는 제1의 실시예에 따른 반도체 메모리 장치의 블럭 개략도.
도 3은 실시예에 따른 메모리 셀 어레이의 개략도.
도 4는 실시예에 따른 메모리 셀의 구성을 도시하는 평면도.
도 5는 실시예에 따른 어드레스 스크램블 회로의 회로 개략도.
도 6은 실시예에 따른 어드레스 스크램블 회로의 진리표.
도 7은 제2의 실시예에 따른 반도체 메모리 장치의 블록 개략도.
도 8은 실시예에 따른 메모리 셀 어레이의 개략도.
이하, 본 발명의 여러 실시예가 도면 부호를 참조하여 상세히 기술될 것이다.
제1의 실시예:
도 2에 있어서, 제1의 실시예에 따른 반도체 메모리 장치의 블럭 개략도가 도시되어 있고 상기 장치에는 도면 부호 200이 부여될 것이고 상기 반도체 메모리 장치(200)는 단지 예시로서 DRAM(Dynamic Random Access Memory)이다.
반도체 메모리 장치(200)는 메모리 셀 어레이(10), 로우(row) 어드레스 버퍼(1), 용장 어드레스 판정 회로(2), 어드레스 스크램블 회로(3), 로우 디코더(4), 용장 로우 디코더(5), 센스 증폭기부(8), 기록 증폭기부(9-1) 및 판독 버퍼(9-2)를 포함한다.
메모리 셀 어레이(10)는 노멀 메모리부(10-1) 및 용장 메모리부(10-2)로 이루어진다. 노멀 메모리부(10-1)는 노멀 메모리 셀(11)을 포함하고 용장 메모리부(10-2)는 용장 메모리 셀(12)을 포함한다.
메모리 셀 어레이(10)는 워드선(WL0 내지 WLp)과 용장 워드선(RWL0 내지RWL7)은 포함한다. 여기서, p = 2N-1을 충족한다(여기서, N은 자연수). 워드선(WL0 내지 WLp)은 노멀 메모리부(10-1)에 포함된다. 노멀 메모리 셀(11)의 로우(row)에는 각각의 워드선(WL0 내지 WLp)이 접속되어 있다. 용장 워드선(RWL0 내지 RWL7)은 용장 메모리부(10-2)에 포함되어 있다. 용장 메모리 셀(12)의 로우에는 각각의 용장 워드선(RWL0 내지 RWLp)이 접속되어 있다.
메모리 셀 어레이(10)는 비트선(BL0 내지 BLq)을 포함한다. q는 q = 2M-1을 만족시키고 여기서 M은 자연수이다. 노멀 메모리 셀(11) 및 용장 메모리 셀(12)의 칼럼은 비트선(BL0 내지 BLq)에 접속되어 있다. 주목할 점은 각각의 비트선(BL0 내지 BLq)은 상보형 비트선쌍을 포함할 수 있다는 점이다.
반도체 메모리 장치(200)는 어드레스 신호(ADD)를 수신한다. 상기 어드레스 신호(ADD)는 액세스될 특정한 노멀 메모리 셀(11)에 대응하고 이하 소정의 메모리 셀이라고 한다.
어드레스 신호(ADD)는 로우 어드레스(XN-1내지 X0) 및 칼럼 어드레스(YM-1내지 Y0)로 이루어진다. 또한, 로우 어드레스(XN-1내지 X0) 및 칼럼 어드레스(YM-1내지 Y0)는 각각 로우 어드레스(X) 및 칼럼 어드레스(Y)라고 단순하게 언급된다. 로우 어드레스(X)는 N비트의 로우 어드레스 비트(XN-1내지 X0)로 이루어지고 칼럼 어드레스(Y)는 M비트의 칼럼 어드레스 비트(YM-1내지 Y0)로 이루어진다.
각각의 워드선(WL0 내지 WLp)은 로우 어드레스(X)에 대한 소정치에 의해 선택된다. 유사하게 각각의 비트선(BL0 내지 BLq)은 칼럼 어드레스(Y)에 대한 소정치에 의해 선택된다. 이와 같이, 메모리 셀(11)은 로우 어드레스(X)와 칼럼 어드레스(Y)의 특정 조합에 따라 선택된다.
로우 어드레스 버퍼(1)는 수신된 어드레스 신호(ADD)에 기초하여 로우 어드레스(X)를 생성한다. 용장 어드레스 판정 회로(2), 어드레스 스크램블 회로(3), 로우 디코더(4), 용장 로우 디코더(5)는 로우 어드레스(X)의 수신된 값에 의거하여 소정의 노멀 워드선(WL0 내지 WLp) 또는 용장 워드선(RWL0 내지 RWL7)을 선택하도록 일체로 동작한다.
결함있는 노멀 워드선(WL0 내지 WLp)이 용장 워드선(RWL0 내지 RWL7)으로 치환될 수 있다. 이 경우에 결함있는 노멀 워드선(WL0 내지 WLp)이 어드레스 지정되면 결함있는 노멀 워드선(WL0 내지 WLp)은 인에이블되지 않고 그 대신에 용장 워드선(RWL0 내지 RWL7)이 인에이블된다.
칼럼 어드레스 버퍼(6)는 수신된 어드레스 신호(ADD)에 따라 칼럼 어드레스(Y)를 생성한다. 칼럼 디코더(7)는 칼럼 어드레스(Y)를 수신하여 칼럼 어드레스(Y) 값에 따라 비트선(BL0 내지 BLq)을 선택한다.
소정의 워드선(WL0 내지 WLp) 또는 용장 워드선(RWL0 내지 RWL7), 및 소정의 비트선(BL0 내지 BLq)을 로우 어드레스(X) 및 칼럼 어드레스(Y)의 값에 따라 선택함으로써 노멀 메모리 셀(11) 또는 용장 메모리 셀(12)이 선택된다.
센스 증폭기부(8), 기록 증폭기부(9-1) 및 판독 버퍼(9-2)는 선택된 메모리 셀로부터 데이터를 기록 또는 판독하도록 작동한다. 기록 동작 중에, 기록 증폭기부(9-1)는 데이터 신호선(DATA)에서부터 기록 데이터를 수취하고 센스 증폭기부(8)에 출력한다. 센스 증폭기부(8)는 그 후 선택된 메모리 셀에 데이터를 기록한다. 판독 동작 중에 센스 증폭기부(8)는 선택된 메모리 셀로부터 데이터를 수신 및 증폭하고 데이터를 판독 증폭기부(9-2)에 제공한다. 판독 증폭기부는 데이터 신호선(DATA)에 데이터를 제공한다.
도 3에 있어서, 메모리 셀 어레이(8)의 개략도가 실시예에 따라 설명될 것이다.
메모리 셀 어레이(10)는 노멀 메모리부(10-1) 및 용량 메모리부(10-2)를 포함한다. 노멀 메모리부는 노멀 메모리 셀(11)에 포함된다. 노멀 메모리 셀(11)은 로우 방향으로는 노멀 워드선(WL0 내지 WLp)에 칼럼 방향으로는 비트선(BL0 내지 BLq)에 접속된다. 도면의 복잡화를 피하기 위해, 노멀 워드선(WL0 내지 WLp) 및 비트선(BL0 내지 BL1) 만이 도시된다. 용장 메모리부(10-2)는 용장 메모리 셀(12)을 포함한다. 용장 메모리셀은 로우 방향으로는 용장 워드선(RWL0 내지 RWL7)에 칼럼 방향으로는 비트선(BL0 내지 BLq)에 접속된다.
각각의 비트선(BL0 내지 BLq)은 상보형 비트선쌍을 포함한다. 예컨대, 비트선(BL0)은 트루(true) 비트선(BLOT)과 상보형(complement) 비트선(BL0N)을 포함한다. 이와 유사하게, 도시된 바와 같이 비트선(BL1)은 트루 비트선(BL1T) 및 상보형 비트선(BL1N)을 포함한다. 노멀 메모리 셀(11) 및 용장 메모리 셀(12)은 트루 데이터 메모리 셀과 상보형 데이터 메모리 셀의 2개의 셀로 나누어진다. 트루 데이터 메모리 셀은 해칭되지 않은 원으로 도시되어 트루 비트선에 접속된다. 상보형 데이터 메모리 셀은 해칭된 원으로 도시되어 상보형 비트선에 접속된다.
트루 데이터 메모리 셀은 고 전위(VH)를 유지함으로써 논리값 1의 데이터를 기억하고 여기서 고 전위(VH)는 비트선 기준 전위보다 더 크다. 비트선 기준 전위는 단지 예시로서 VDD/2이고 여기서 VDD는 전원 전위의 값이다. 트루 데이터 메모리 셀은 저 전위(VL)를 유지함으로서 논리값 0의 데이터를 기억하고 여기서 저 전위(VL)는 비트선 기준 전위보다 더 낮다. 상보형 데이터 메모리셀은 고 전위(VH)를 유지함으로써 논리값 0의 데이터를 기억하고 여기서 고전위(VH)는 비트선 기준 전위보다 더 크다. 주목할 점은 고전위(VH) 및 저전위(VL)는 각각의 비트선(BL0 내지 BLq)상에 충분한 데이터 신호를 제공하는데 충분한 전위이다.
비트선(BL0 내지 BLq)은 각각의 센스 증폭기부(8)의 센스 앰프(8-0 내지 8-q)에 접속된다. 단, 도 3에서는 도면의 단순화를 위해 센스 앰프(8-0 내지 8-1)만이 도시되어 있다. 예컨대, 트루 비트선(BLOT)은 센스 증폭기(8-0)의 입력 단자에 접속될 수 있고 상보형 비트선(BL0N)은 센스 증폭기(8-0)의 상보형 입력 단자에 접속될 수 있다.
비트선(BLO 내지 BLq)에 있어서, 트루 비트선은 트루 데이터를 갖고 상보형 비트선은 상보형 데이터를 갖는다. 예컨대, 비트선(BL0)을 생각하면 트루 비트선(BLOT)은 반도체 메모리 장치(200)로부터 기록 또는 판독된 데이터와 동일한 논리값을 갖는 트루 데이터를 갖고 상보형 비트선(BL0N)은 반도체 메모리 장치로부터 기록 또는 판독된 데이터에 비해 반전된 논리값을 갖는 상보형 데이터를 갖는다. 트루 데이터 메모리 셀은 트루 비트선에 접속되고 상보형 데이터 메모리 셀은 상보형 비트선에 접속된다.
특정한 워드선(WL0 내지 WLp)은 단 하나의 트루 데이터 메모리 셀을 구비하거나 노멀 메모리 셀(11) 중에서 접속된 상보형 데이터 메모리 셀만을 갖는다. 유사하게, 트루 데이터 메모리 셀이 접속되는 특정 용장 워드선(RWL0 내지 RWLp)선은 트루 노멀 워드선이라고 한다. 상보형 데이터 메모리 셀만이 접속되는 노멀 워드선(WL0 내지 WLp)은 상보형 노멀 워드선이라고 한다. 트루 데이터 메모리 셀만이 접속되는 용장 워드선(RWL0 내지 RWL7)은 트루 용장 워드선이라고 한다. 상보형 데이터 메모리 셀만이 접속되는 용장 워드선(RWL0 내지 RWL7)은 상보형 용장 워드선이라고 한다.
센스 증폭기부(8)로부터 보아, 노멀 워드선(WL0 내지 WLp)은 상보형 노멀 워드선, 트루 노멀 워드선, 트루 노멀 워드선, 및 상보형 노멀 워드선의 반복적인 순서로 배열된다. 유사하게 센스 증폭기부(8)로부터 보아 용장 워드선(RWL0 내지 RWL7)은 상보형 용장 워드선, 트루 용장 워드선, 트루 용장 워드선, 및 상보형 용장 워드선의 반복된 순서대로 배치된다.
주목할 점은 노멀 메모리 셀(11) 및 용장 메모리 셀(12)은 2개의 트루 데이터 메모리 셀, 두개의 상보형 데이터 메모리 셀 등의 패턴으로 배치된다. 상기에 대한 이유는 도 4와 관련하여 기술될 것이다.
도 4에 있어서, 실시예에 따른 메모리 셀의 구성을 도시하는 평면도가 설명된다.
도 4는 2개의 메모리 셀(11)을 도시한다. 2개의 노멀 메모리 셀(11)은 비트선 콘택트(15)를 공유한다. 이와 같이, 메모리 셀당 영역은 감소될 수 있다. 그러나, 비트선 콘택트(15)를 공유함으로써 2개의 메모리 셀(11)은 둘다 트루 데이터 메모리 셀이거나 또는 상보형 데이터 메모리 셀이라는 것이 특징이다.
다시 도 3에 있어서, 노멀 워드선(WL0 내지 WL7)은 노멀 워드선쌍(13-1 내지 13-4)에 배치된다. 노멀 워드선쌍(13-1 내지 13-4) 각각은 하나의 트루 노멀 워드선 및 하나의 상보형 노멀 워드선을 포함한다. 예컨대, 노멀 워드선쌍(13-1)은 상보형 노멀 워드선(WL0) 및 트루 노멀 워드선(WL1)을 포함한다. 노멀 워드선쌍(13-2)은 트루 노멀 워드선(WL2) 및 상보형 노멀 워드선(WL3)을 포함한다. 동일한 방식으로 노멀 워드선쌍(13-t)은 트루 노멀 워드선(WL(2t-2)) 및 상보형 노멀 워드선(WL(2t-1)을 포함하고 여기서 t는 1 이상 2N-1이하의 정수이다.
하나의 노멀 워드선쌍(13-1 내지 13-t)은 로우 어드레스 비트(XN-1, XN-2, …, X1)에 의해 선택된다. 최하위 로우 어드레스 비트(X0)는 상기 선택된 노멀 워드선쌍(13-1 내지 13-t)의 하나를 선택한다.
노멀 워드선쌍(13-1 내지 13-t)은 또한 제1의 노멀 워드선쌍과 제2의 노멀 워드선쌍으로 분류될 수 있다. 제1의 노멀 워드선쌍은 트루 노멀 워드선이 센스 증폭기부(8)에 근접하는 것 보다 더 센스 증폭기부(8)에 더 근접하는 상보형 노멀 워드선을 포함한다. 예컨대, 노멀 워드선쌍(13-1 및 13-3)은 제1의 노멀 워드선쌍일수 있다. 제2의 노멀 워드선쌍은 상보형 노멀 워드선이 센스 증폭기부(8)에 근접하는 것보다 더 센스 증폭기부(8)에 더 근접하는 트루 노멀 워드선쌍일 수 있다. 예컨대, 노멀 워드선쌍(13-2 및 13-4)은 제2의 노멀 워드선쌍일 수 있다.
로우 어드레스 비트(X1)는 어떤 노멀 워드선쌍(13-1 내지 13-t)이 제1의 워드선쌍인지 또는 제2의 워드선쌍인지를 나타낸다. 예컨대, 로우 어드레스 비트(X1)가 "0"인 어드레스를 갖는 워드선쌍(13-1 내지 13-t)은 제1의 워드선쌍이고 로우 어드레스 비트(X1)가 "1"인 어드레스를 갖는 워드선쌍(13-1 내지 13-t)은 제2의 워드선쌍이다.
전술한 바와 같이, 트루 데이터 메모리 셀 만이 접속되는 용장 워드선(RWL0 내지 RWL7)은 트루 용장 워드선이라고 한다. 상보형 데이터 메모리 셀만이 접속되는 용장 워드선(RWLO 내지 RWL7)은 상보형 용장 워드선이라고 한다.
센스 증폭기부(8)로부터 보아, 용장 워드선(RWLO 내지 RWL7)은 상보형 용장 워드선, 트루 용장 워드선, 트루 용장 워드선, 및 상보형 용장 워드선의 반복적인 순서로 배치된다. 용장 워드선(RWL0, RWL3, RWL4, 및 RWL7)은 상보형 용장 워드선이며 용장 워드선(RWL1, RWL2, RWL5, RWL6)은 트루 용장 워드선이다.
용장 워드선(RWL0 내지 RWL7)은 용장 워드선쌍(14-1 내지 14-4)에 배치된다. 각각의 용장 워드선쌍(14-1 내지 14-4)은 하나의 트루 노멀 워드선 및 하나의 상보형 노멀 워드선을 포함한다. 예컨대, 용장 워드선쌍(14-1)은 상보형 용장 워드선(RWL0)과 트루 용장 워드선(RWL1)을 포함한다. 용장 워드선쌍(14-2)은 트루용장 워드선(RWL2)과 상보형 용장 워드선(RWL3)을 포함한다. 동일한 방식으로 용장 워드선쌍(14-3 및 14-4)은 트루 용장 워드선(RWL5 및 RWL6) 및 상보형 용장 워드선(REL4 및 RWL7)을 각각 포함한다.
용장부 로우 어드레스(RX)는 용장 워드선(RWL0 내지 RWL7)을 정의하는데 사용된다. 용장부 로우 어드레스(RX)는 용장부 로우 어드레스 비트(RX2, RX1, 및 RX0)을 포함한다. 각각의 용장 워드선쌍(14-1 내지 14-4)은 로우 어드레스 비트(RX2, RX1)에 대한 특정 어드레스에 의해 선택된다. 또한, 최하위 용장 로우 어드레스 비트(RX0)에 의해 용장 워드선쌍(14-1 내지 14-4)에서의 2개의 용장 워드선 중의 한쪽이 선택된다. 용장 워드선(RWL0, RWL2, RWL4, RWL6)은 최하위 로우 어드레스 비트(RX0) "0"로 선택된다. 용장 워드선(RWL1, RWL3, RWL6, RWL7)은 최하위 용장 로우 어드레스 (RX0)를 "1"로 선택한다.
용장 워드선쌍(14-1 내지 14-4)은 제1의 용장 워드선쌍과 제2의 용장 워드선쌍으로 분류된다. 제1의 용장 워드선쌍은 트루 용장 워드선쌍이 센스 증폭기부(8)에 근접하는 것보다 센스 증폭기부(8)에 더 근접하는 상보형 용장 워드선쌍을 포함한다. 예컨대, 용장 워드선쌍(14-1, 14-3)은 제1의 용장 워드선쌍이다. 제2의 용장 워드선쌍은 상보형 용장 워드선이 센스 증폭기부(8)에 근접하는 것 보다 센스 증폭기부(8)에 더 근접하는 트루 용장 워드선을 갖는다. 예컨대, 용장 워드선쌍(14-2, 14-4)은 제2의 워드선쌍이다.
특성 테스트를 통해 노멀 메모리 셀(11)이 불량이라고 판정되는 경우에, 용장 워드선(RWLO 내지 RWL7)은 결함있는 노멀 메모리 셀(11)을 포함하는 노멀 워드선(WL0 내지 WLp)을 치환하는데 사용된다. 도 2에 도시된 실시예에서, 노멀 워드선(WL0 내지 WLp)이 결함있는 메모리 셀(11)을 포함하는 경우에 결함있는 메모리 셀(11)를 갖는 노멀 워드선(WL0 내지 WLp)을 포함하는 노멀 워드선쌍(13-1 내지 13-t)은 용장 워드선쌍(14-1 내지 14-4)으로 치환된다. 이와 같이 하여, 노멀 워드선(WL0 내지 WLp)은 용장 워드선쌍(14-1 내지 14-4)에 의해 치환되는 노멀 워드선쌍(13-1 내지 13-t)에 대응하는 쌍으로 치환된다.
위에서, 적어도 하나의 결함있는 메모리 셀(11)을 포함하는 노멀 워드선쌍(13-1 내지 13-t)은 결함있는 노멀 워드선쌍이라고 한다. 결함있는 노멀 워드선쌍을 치환하는데 사용되는 용장 워드선쌍(14-1 내지 14-4)은 치환 용장 워드선쌍이라고 한다.
결함있는 노멀 워드선쌍 중의 워드선의 하나는 트루 노멀 워드선이며 결함있는 노멀 워드선쌍 중의 다른 워드선은 상보형 노멀 워드선이다. 유사하게 치환 용장 워드선쌍 중의 워드선의 하나는 트루 용장 워드선이고 치환 용장 워드선쌍 중의 다른 워드선은 상보형 용장 워드선이다.
도 2에 도시된 바와 같은 반도체 메모리 장치(200)에서, 어드레스 스크램블 회로(3)는 테스트 명령 신호(TEST_EN)를 수신한다.
테스트 명령 신호(TEST_EN)가 하이인 경우에 치환 용장 워드선쌍은 매핑(mapping)되는데 그 방식은 트루 용장 워드선이 결함있는 노멀 워드선쌍의 트루 노멀 워드선을 치환하며 상보형 용장 워드선이 결함있는 노멀 워드선쌍의 상보형 노멀 워드선을 치환하도록 매핑한다.
상기를 설명하자면, 노멀 워드선쌍(13-1)이 결함있는 노멀 워드선쌍이고 용장 워드선쌍(14-1)이 치환 용장 워드선쌍이라고 가정하자. 결함있는 워드선쌍(13-1)은 결함이 있는 노멀 메모리 셀(11)을 적어도 하나 포함한다. 결함있는 워드선쌍(13-1)은 상보형 용장 워드선인 노멀 워드선(WL0)과 트루 노멀 워드선인 노멀 워드선(WL1)을 포함한다. 치환 용장 워드선쌍(14-1)은 상보형 용장 워드선인 용장 워드선(RWL0)과 트루 용장 워드선인 용장 워드선(RWL1)을 포함한다. 이 경우에 상보형 용장 워드선인 노멀 워드선(WL0)은 상보형 용장 워드선인 용장 워드선(RWL0)으로 치환되고 트루 워드선인 노멀 워드선(WL1)은 트루 용장 워드선인 용장 워드선(RWL1)으로 치환된다. 이 경우에, 센스 증폭기부(8)에 대해 결함있는 노멀 워드선쌍(13-1)의 순서(상보형 노멀 워드선쌍 - 트루 노멀 워드선쌍)는 치환 용장 워드선쌍(14-1)의 순서(상보형 용장 워드선 - 트루 용장 워드선)와 동일하다.
또한, 노멀 워드선쌍(13-1)이 결함있는 노멀 워드선쌍이고 용장 워드선쌍(14-2)이 치환 용장 워드선쌍이라고 가정하자. 결함있는 워드선쌍(13-1)은 결함이 있는 적어도 하나의 노멀 메모리 셀(11)을 포함한다. 결함있는 워드선쌍(13-1)은 상보형 노멀 워드선인 노멀 워드선(WL0) 및, 트루 노멀 워드선인 노멀 워드선(WL1)을 포함한다. 치환 용장 워드선쌍(14-2)은 트루 용장 워드선인 용장 워드선(RWL2)과 상보형 용장 워드선인 용장 워드선(RWL3)을 포함한다. 이 경우에, 상보형 노멀 워드선인 노멀 워드선(WL0)은 상보형 용장 워드선인 용장 워드선(RWL3)으로 치환되고, 트루 워드선인 노멀 워드선(WL1)은 트루 용장 워드선인 용장 워드선(RWL2)으로 치환된다. 주목할 점은 상기 제2의 경우에 결함있는 워드선쌍(13-1)은 트루 노멀 워드선(WL1)이 센스 증폭기부(8)에 근접한 것 보다 센스 증폭기부(8)에 보다 더 근접하는 상보형 노멀 워드선(WL0)을 구비한다는 점이다.
그러나, 치환 용장 워드선쌍(14-2)은 트루 용장 워드선(RWL2)이 센스 증폭기부(8)로부터 떨어져 있는 것보다 센스 증폭기부(8)로부터 보다 더 멀리 떨어진 상보형 용장 워드선(RWL3)을 구비한다. 따라서, 센스 증폭기부(8)에 대한 결함있는 노멀 워드선쌍(13-1)의 순서(상보형 노멀 워드선 - 트루 노멀 워드선)는 치환 용장 워드선쌍(14-2)의 순서(트루 용장 워드선 - 상보형 용장 워드선)와 반대이다.
그러나, 제1의 경우와 제2의 경우 양쪽 모두에서, 테스트 명령 신호(TEST_EN)가 하이인 때에 트루 노멀 메모리 셀은 트루 용장 메모리 셀에 의해 치환되고 상보형 노멀 메모리 셀은 상보형 용장 메모리 셀에 의해 치환된다. 이와 같이 용장 메모리 셀(12)의 전위 레벨이 노멀 메모리 셀(11)에서의 전위 레벨과 같이 특정 데이터에 대해 필수적으로 동일하게 보존된다. 이와 같이 함으로써, 테스트는 노멀 메모리 셀(11) 또는 용장 메모리 셀(12)이 테스트되는가에 관계없이 테스트 되는 메모리상에 동일한 스트레스를 인가할 수 있고 테스트 결과가 개선가능하게 된다.
그러나, 테스트 명령 신호(TEST_EN)가 로우(low)인 경우에 어드레스 스크램블 회로(3)는 용장 어드레스(RX)의 매핑을 변경하고 트루 또는 상보형 노멀 워드선(WLO 내지 WLp)은 트루 또는 상보형 용장 워드선인가에 관계없이 용장 워드선(RWL0 내지 RWL7)에 의해 대체될 수 있다. 따라서, 용장 메모리 셀(12)의 전위 레벨은 노멀 메모리 셀(11)에서의 전위 레벨과 같이 특정 데이터에 대해 동일하게 유지되지 않는다.
다시 도 2에 있어서, 노멀 워드선(WL0 내지 WLp) 및 용장 워드선(RWL0 내지 RWL7)이 선택되는 경우의 반도체 메모리 장치(200)의 동작이 이하에서 기술될 것이다.
로우 어드레스 버퍼(1)는 어드레스 신호(ADD)를 수취하여 로우 어드레스(XN-1내지 X0)를 생성한다. 용장 어드레스 판정 회로(2)는 로우 어드레스(XN-1내지 X0)를 수취한다.
용장 어드레스 판정 회로(2)는 용장 어드레스 기억 회로에서 4개의 치환 로우 어드레스(2-1 내지 2-4)를 기억한다. 치환 어드레스 판정 회로(2)는 단지 예시로서 치환 로우 어드레스를 기억하는 프로그램 가능한 소자를 포함한다. 치환 로우 어드레스는 로우 어드레스(XN-1내지 X1)에 대한 기억된 값을 포함한다. 용장 어드레스 판정 회로(2)는 용장 어드레스 기억 회로에 기억된 치환 로우 어드레스가 수신된 로우 어드레스(XN-1내지 X1)의 값과 일치하는가에 따라 인에이블 신호와 치환 명령 신호(/XRED1 내지 /XRED4)를 생성한다.
로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1 내지 2-4)에 기억된 치환 로우 어드레스(2-1 내지 2-4)에 일치하지 않는 경우에, 노멀 워드선(WL0 내지 WLP)이 선택된다. 이 경우, 용장 어드레스 판정 회로(2)는 인에이블 신호(ENB)를 하이 레벨로 하여 출력한다. 로우 디코더(4)는 하이 레벨의 인에이블 신호(ENB)를 수신하고 수신된 로우 어드레스(XN-1내지 X1)의 값에 대응하는 노멀 워드선(WL0 내지 WLp)를 선택한다.
또한, 로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1 내지 2-4)에 기억된 치환 로우 어드레스와 일치하지 않는 경우에, 모든 치환 명령 신호 (/XRED1 내지 /XRED4)는 하이 레벨이 될 것이다. 모든 치환 명령 신호(/XRED1 내지 /XRED4)가 하이 레벨이 있는 경우에 용장 로우 디코더(5)는 용장 워드선(RWL0 내지 RWL7)의 어느것도 인에이블로 하지 않는다.
따라서, 로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1 내지 2-4)에 기억된 치환 로우 어드레스와 일치하지 않는 경우에, 수신된 로우 어드레스(XN-1내지 X1)의 값에 대응하는 노멀 워드선(WL0 내지 WLp)이 선택되고 용장 워드선(RWL0 내지 RWL7)은 선택되지 않는다.
그러나, 로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1 내지 2-4)에 기억된 치환 로우 어드레스의 하나와 일치하는 경우에, 용장 워드선(RWL0 내지 RWL7)이 선택될 것이다.
로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1 내지 2-4)에 기억된 치환 로우 어드레스의 하나와 일치하는 경우에, 용장 어드레스 판정 회로(2)는 인에이블 신호(ENB)를 로우 레벨로 하여 출력한다. 인에이블 신호(ENB)가 로우 레벨인 경우에 로우 디코더(4)는 디스에이블 되고 워드선(WL0 내지 WLp)은 노멀 메모리부(10-1)에서 선택되지 않을 것이다.
용장 어드레스 판정 회로(2)는 로우 레벨을 갖는 일치하는 로우 어드레스를 기억하는 용장 어드레스 기억 회로(2-1 내지 2-4)와 대응하는 치환 명령 신호(/XRED1 내지 /XRED4)를 출력할 수 있다. 그러나, 다른 3개의 치환 명령 신호(/XRED1 내지 /XRED4)는 하이 레벨로 유지된다. 예컨대, 로우 어드레스(X)의 로우 어드레스(XN-1내지 X1)가 용장 어드레스 기억 회로(2-1)에 기억된 치환 로우 어드레스와 일치하는 경우에 치환 명령 신호(/XRED1)는 로우가 되고 치환 명령 신호(/XRED2 내지 /XRED4)는 하이를 유지한다.
어드레스 스크램블 회로(3)는 치환 명령 신호(/XRED1 내지 /XRED4) 및 상보형 로우 어드레스(X0T-XON, X1T-X1N)을 수신한다. 어드레스 스크램블 회로(3)는 상보형 로우 어드레스 (XOT , XON)를 테스트 명령 신호(REST_EN), 치환 명령 신호(/XRED1 내지 /XRED4), 및 상보형 로우 어드레스(X0T-XON, X1T-X1N)의 논리값에 따라 상보형 용장 로우 어드레스(RXOT, RX0N)로 매핑한다. 상보형 로우 어드레스(XOT-XON, X1T-X1N)는 로우 어드레스 비트(X1, X0)에 각각 대응한다.
용장 로우 디코더(5)는 수신된 치환 명령 신호(/XRED1 내지 /XRED4) 및 상보형 용장 로우 어드레스(RXOT, RX0N)에 따라 용장 워드선(RWL0 내지 RWL7)을 선택한다.
치환 명령 신호(/XRED1 내지 /XRED4)는 용장 워드선쌍(14-1 내지 14-4)에 각각 대응한다.
하나의 치환 명령 신호(/XRED1 내지 /XRED4)가 로우 레벨에 있는 경우에 각각의 용장 워드 선쌍(14-1 내지 14-4)은 인에이블된다. 인에이블된 용장 워드선쌍(14-1 내지 14-4)에 있어서, 특정 워드선(RWL0 내지 RWL7)은 상보형 용장 로우 우드레스(RXOT, RX0N)의 값에 따라 선택된다. 상보형 용장 로우 어드레스(RXOT, RX0N)는 용장 로우 어드레스(RX0)에 대해 각각 트루값 및 상보형 값에 대응한다. 용장 로우 어드레스(RX0)은 최하위 비트 용장 로우 어드레스이다.
다시 도 3에 있어서, 용장 로우 어드레(RX0)이 로우 레벨에 있는 경우에, 하나의 용장 워드선(RWLO,RWL2, RWL4, RWL6)가 인에이블된다. 용장 로우 어드레스(RX0)DL 하이 레벨에 있는경우에 하나의 용장 워드선(RWL1, RWL3, RWL5, RWL7)은 인에이블된다.
테스트 명령 신호(TEST_EN)가 로우 레벨인 경우 어드레스 스크램블 회로(3)는 RX0= X0을 공급한다. 이 경우, 결함있는 워드선(WL0 내지 WLp)은 결함있는 워드선(WL0 내지 WLp)이 트루 노멀 워드선인지 상보형 노멀 워드선인지에 관계없이 용장 워드선(RWL0 내지 RWL7)의 어느 하나에 의해 치환된다.
그러나, 테스트 명령 신호(TEST_EN)가 하이 레벨인 경우 어드레스 스크램블회로(3)는 트루 노멀 워드선인 결함있는 노멀 워드선이 트루 용장 워드선인 치환 용장 워드선에 의해 치횐되도록 용장 로우 어드레스(RXO)를 공급한다. 유사하게, 상보형 노멀 워드선인 결함있는 노멀 워드선은 상보형 용장 워드선인 치환 용장 워드선으로 치환된다.
테스트 명령 신호(TEST_EN)가 하이 레벨인 경우에 용장 로우 어드레스(RX0)의 어드레스 스크램블 회로(3)에 의한 매핑은 이하에서 상세히 기술될 것이다.
노멀 워드선(WL0 내지 WLp)이 결함이 있으면 치환 용장 워드선쌍(14-1 내지 14-4)은 결함있는 노멀 워드선(WL0 내지 WLp)을 포함하는 결함있는 노멀 워드선쌍(13-1 내지 13-t)을 치환하는데 사용된다. 따라서, 수신된 로우 어드레스(X)가 결함있는 노멀 워드선쌍(13-1 내지 13-t)에 대응하는 경우에 치환 워드선쌍(14-1 내지 14-4)은 전술한 바와 같이 인에이블 된다.
이 경우에, 어드레스 스크램블 회로(3)는 전술한 바와 같이 결함있는 노멀 워드선쌍(13-1 내지 13-t)이 제1의 노멀 워드선 쌍인지 제2의 노멀 워드선쌍인지에 따라 그리고 치환 용장 워드선쌍(14-1 내지 14-4)이 제1의 용장 워드선쌍인지 제2의 용장 워드선쌍인지에 따라 용장 로우 어드레스(RX0)를 매핑한다.
결함있는 노멀 워드선쌍(13-1 내지 13-t)이 제1의 노멀 워드선쌍이고 치환 용장 워드선쌍(14-1 내지 14-4)이 제1의 용장 워드선쌍인 경우 또는 결함있는 노멀 워드선쌍(13-1 내지 13-t)이 제2의 노멀 워드선쌍이고 치환 용장 워드선쌍(14-1 내지 14-4)이 제2의 용장 워드선인 경우에 용장 로우 어드레스(RX0)는 어드레스 스크램블 회로(3)에 의해 RX0= X0으로 정의된다.
이 경우에, 결함있는 노멀 워드선쌍(13-1 내지 13-t)과 치환 용장 워드선쌍(14-1 내지 14-4)의 구조는 유사하다. 예컨대, 결함있는 노멀 워드선쌍(13-1 내지 13-t)은 센스 증폭기부(8)로부터 보아 트루 노멀 워드선 - 상보형 노멀 워드선 구조를 갖고 치환 용장 워드선쌍(14-1 내지 14-4)은 센스 증폭기부(8)로부터 보아 트루 용장 워드선 - 상보형 용장 워드선 구조를 갖는다. 또한, 결함있는 노멀 워드선쌍(13-1 내지 13-t)은 센스 증폭기부(8)로부터 보아 상보형 노멀 워드선 - 트루 노멀 워드선 구조를 갖고 치환 용장 워드선쌍(14-1 내지 14-4)은 센스 증폭기부(8)로부터 보아 상보형 용장 워드선 - 트루 용장 워드선 구조를 갖는다.
전술한 상태의 예는 단지 2개이 예로서 결함있는 노멀 워드선쌍(13-1)이 치환 용장 워드선쌍(14-1)으로 치환되는 경우일 것이다. 다른 예는 결함있는 노멀 워드선쌍(13-2)이 치환 용장 워드선쌍(14-2)으로 치환되는 경우일 것이다.
그러나, 결함있는 노멀 워드선쌍(13-1 내지 13-t)이 제1의 노멀 워드선쌍이고 치환 용장 워드선쌍(14-1 내지 14-4)이 제2의 용장 워드선쌍 또는 결함있는 노멀 워드선쌍(13-1 내지 13-t)이 제2의 노멀 워드선쌍이고 치환 용장 워드선쌍(14-1 내지 14-4)이 제1의 용장 워드선쌍인 경우에, 용장 로우 어드레스(RX0)는 어드레스 스크램블 회로(3)에 의해 RXO = inv(X0)으로 정의된다. 여기서, inv(X0)는 X0의 부논리값이다.
어드레스 스크램블 회로(3)는 치환 용장 워드선쌍(14-1 내지 14-4)이 제1의 치환 용장 워드선쌍(14-1 또는 14-3) 또는 제2의 치환 용장 워드선쌍(14-2 또는 14-4)인지를 치환 명령 신호(/XRED1 내지 XRED4)에 의해 판정한다. 어드레스 스크램블 회로(3)는 로우 어드레스 비트(X1, X0)와 치환 명령 신호(/XRED1 내지 /XRED4)에 의거하여 용장 로우 어드레스 신호(RXOT, RX0N)를 생성한다.
이와 같이, 반도체 메모리 장치(200)는 결함이 발생하면 트루 노멀 워드선은 트루 용장 워드선에 의해, 상보형 노멀 워드선은 테스트 모드가 실시되는 경우에 상보형 용장 워드선에 의해 치환되도록 보장한다. 상기로 인해 용장성이 실현되는 경우에 생산품에 대한 테스트의 완전성이 보장된다.
도 5에 있어서, 실시예에 따른 어드레스 스크램블 회로의 회로 개략도가 설명된다. 도 5의 어드레스 스크램블 회로는 어드레스 스크램블 회로(3)일 수 있다.
어드레스 스크램블 회로(3)는 테스트 명령 신호(TEST_EN), 상보형 로우 어드레스 비트(X1N-X1T, XON-X0T), 및 치환 명령 신호(/XRED1 내지 /XRED4)를 입력으로서 수신하고 상보형 용장 로우 어드레스 신호(RX0T, RXON)를 생성한다.
어드레스 스크램블 회로(3)는 NAND 게이트(31 내지 35), 인버터(36, 41, 42), 트랜스 케이트(37 내지 40)를 포함한다.
NAND 게이트(31)는 치환 명령 신호(/XRED2, /XRED4)를 입력으로서 수신하고 신호(N1)를 출력한다. NAND 게이트(32)는 치환 명령 신호(/XRED1, /XRED3)를 입력으로서 수신하고 신호(N2)를 출력한다. NAND 게이트(33)는 테스트 명령신호(TEST_EN), 로우 어드레스 비트(X1N), 신호(N1)를 입력으로서 수신하고 신호(N3)를 출력한다. NAND 게이트(34)는 테스트 명령 신호(TEST_EN), 로우 어드레스 비트(X1T), 신호(N2)를 입력으로서 수신하고 신호(N4)를 출력한다.
NAND 게이트(35)는 신호(N3, N4)를 입력으로서 수신하고 신호(N5)를 출력한다.
신호(N5, N6)는 제어 트랜스퍼 게이트(37 내지 40)의 입력으로서 제공된다.
트랜스퍼 게이트(37)는 로우 어드레스 신호(X0N)와 용장 어드레스 신호(RXON) 사이의 제어 가능한 전류 경로를 제공하기 위해서 병렬로 배치된 N형 절연 게이트 전계 효과 트랜지스터(37-2)와 P형 절연 게이트 전계 효과 트랜지스터(이하, IGFET ; 37-1)를 포함한다. P형 IGFET(37-1)는 제어 게이트에서 신호(N5)를 수신하고 로우 어드레스 신호(XON)를 수신하도록 접속된 제1의 소스/드레인을 구비하고, 용장 로우 어드레스 신호(RXON)에 접속된 제2의 소스/드레인을 구비한다. N형 IGFET(37-2)는 제어 게이트에서 신호(N6)을 수신하고 로우 어드레스 신호(X0N)을 수신하도록 접속된 제1의 소스/드레인과 용장 로우 어드레스 신호(RXON)에 접속된 제2의 소스/드레인을 구비한다.
트랜스퍼 게이트(38)는 인버터(41)의 출력과 로우 어드레스 신호(RXON) 사이의 제어 가능한 전류 경로를 제공하도록 병렬로 배치된 P형 IGFET(38-1)와 N형 IGFET(38-2)를 포함한다. 인버터(41)는 로우 어드레스 신호(XON)를 입력으로서 수신한다. P형 IGFET(38-1)는 신호(N6)를 제어 게이트에서 수신하고 인버터(41)를 통해 로우 어드레스 신호(XON)를 수신하도록 접속된 제1의 소스/드레인 및 용장 어드레스 신호(RXON)에 접속된 제2의 소스/드레인을 구비한다. N형 IGFET(38-2)는 제어 게이트에서 신호(N5)를 수신하고 인버터(41)를 통하여 로우 어드레스 신호(XON)을 수신하도록 접속된 제1의 소스/드레인 및 용장 로우 어드레스 신호(RXON)에 접속된 제2의 소스/드레인을 구비한다.
트랜스퍼 게이트(39)는 로우 어드레스 신호(XOT)와 용장 로우 어드레스 신호(RX0T) 사이의 제어 가능한 임피던스 경로를 제공하도록 병렬로 배치된 P형 IGFET(39-1)와 N형 IGFET(39-2)를 포함한다. P형 IGFET(39-1)는 제어 게이트에서 신호(N5)를 수신하고 로우 어드레스 신호(X0T)을 수신하도록 접속된 제1의 소스/드레인과 용장 로우 어드레스 신호(RXOT)에 접속된 제2의 소스/드레인을 구비한다. N형 IGFET(39-2)는 제어 게이트에서 신호(N6)를 수신하고 로우 어드레스 신호(X0T)을 수신하도록 접속된 제1의 소스/드레인과 용장 로우 어드레스 신호(RXOT)에 접속된 제2의 소스/드레인을 구비한다.
트랜스퍼 게이트(40)는 인버터(42)와 용장 로우 어드레스 신호(RX0T) 사이의 제어 가능한 임피던스 경로를 제공하도록 병렬로 배치된 P형 IGFET(40-1)와 N형 IGFET(40-2)를 포함한다. 인버터(42)는 로우 어드레스 신호(X0T)를 입력으로서 수신한다. P형 IGFET(40-1)는 제어 게이트에서 신호(N6)를 수신하고 인버터(42)를 통하여 로우 어드레스 신호(X0T)를 수신하도록 접속된 제1의 소스/드레인과 용장 로우 어드레스 신호(RXOT)에 접속된 제2의 소스/드레인을 구비한다. N형 IGFET(40-2)는 제어 게이트에서 신호(N5)를 수신하고 인버터(42)를 통하여 로우 어드레스 신호(X0T)을 수신하도록 접속된 제1의 소스/드레인과 용장 로우 어드레스신호(RXOT)에 접속된 제2의 소스/드레인을 구비한다.
도 6에 있어서, 실시예에 따는 어드레스 스크램블 회로(3)의 진리표가 도시된다.
도 6의 진리표는 결함있는 노멀 워드선쌍(13-1)이 치환 용장 워드선쌍(14-1) 또는 치환 용장 워드선쌍(14-2)로 치환되고 테스트 명령 신호(TEST_EN)가 하이 레벨에 있는 경우의 용장 로우 어드레스 신호(RXON, RXOT)에 대한 논리 상태 뿐만 아니라 어드레스 스크램블 회로(3)의 내부 노드의 논리 상태를 도시한다.
먼저, 결함있는 노멀 워드선쌍(13-1)이 치환 용장 워드선쌍(14-1)으로 치환되고 반도체 메모리 장치(200)가 테스트 명령 신호(TEST_EN)가 하이인 모드에서 작동하는 경우를 가정해 보자.
이하, 도 2에 있어서, 어드레스 기억 회로(2-1)에서의 기억된 어드레스는 결함있는 노멀 워드선쌍(13-1)의 주소 지정에 대응하는 로우 어드레스(XN… X1)에 대한 값을 갖는다. 따라서, 로우 어드레스(XN… X1)가 수신되는 경우에 기억된 어드레스 값을 갖지 때문에 용장 어드레스 판정 회로(2)는 치환 명령 신호(/RED1)를 로우 레벨로 하고 치환 명령 신호(/RED2 내지 /RED4)는 하이 레벨에 유지된다.
로우 어드레스 비트(X1)는 0이다. 로우 어드레스 비트 신호(X1)는 0이고 상보형 로우 어드레스 비스(X1N, X1T)는 각각 하이 및 로우 레벨이다.
도 6에 있어서, 도 5와 관련하여 치환 명령 신호(/XRED2, /XRED4)가 하이이면 NAND 게이트(31)는 로우 레벨인 신호(N1)를 출력한다. 그러나, 치환 명령신호(/XRED1)가 로우이면 NAND 게이트(32)는 하이 레벨인 신호(N2)를 출력한다.
노드(N1)가 로우이면 NAND 게이트(33)는 하이 레벨을 갖는 신호(N3)를 출력한다. 상보형 로우 어드레스 비트(X1T)가 로우 레벨이면 NAND 게이트(34)는 하이 레벨인 신호(N4)를 출력한다. 신호(N3, N4)가 하이이면 NAND 게이트(35)는 로우 레벨인 신호(N5)를 출력하고 인버터(36)는 하이 레벨인 신호(N6)를 출력한다.
신호(N5)가 로우이고 신호(N6)가 하이이면 트랜스퍼 게이트(37, 39)는 온으로 되고 트랜스터 게이트(38, 40)는 오프가 된다. 이와 같이, 상보형 용장 로우 어드레스 비트(RXON, RXOT)는 논리 레벨이 상보형 로우 어드레스 비트(XON, XOT)와 각각 동일하다. 따라서, 용장 로우 어드레스(RX0)는 로우 어드레스(X0)와 일치하게 된다.
상기 예에서, 결함있는 노멀 워드선쌍(13-1) 중의 노멀 워드선(WL0)이 지정되는 경우에 로우 어드레스 X0= 0이다. 로우 어드레스 X0= 0이므로 용장 로우 어드레스 RX0= O이 되고 치환 용량 워드선쌍(14-2) 중에서 용장 워드선(RWL0)은 노멀 워드선(WL0)을 치환하도록 선택된다. 이와 같이, 상보형 노멀 워드선인 노멀 워드선(WL0)은 상보형 용장 워드선인 용장 워드선(RWL0)에 의해 치환된다.
그러나, 결함있는 노멀 워드선쌍(13-1) 중의 노멀 워드선(WL1)이 지정되는 경우에 로우 어드레스 X0= 1이다. 로우 어드레스 X0= 1이므로 용장 로우 어드레스 RX0= 1이 되고 치환 용장 워드선쌍(14-1) 중에서 용장 워드선(RWL1)은 노멀워드선(WL1)을 치환하도록 선택된다. 이와 같이, 상보형 노멀 워드선인 노멀 워드선(WL1)은 상보형 용장 워드선인 용장 워드선(RWL1)에 의해 치환된다.
이하, 결함있는 노멀 워드선쌍(13-1)이 치환 용장 워드선쌍(14-2)으로 치환되고 반도체 메모리 장치(200)가 테스트 명령 신호(TEST_EN)가 하이인 모드에서 작동하는 경우을 고려해보자. 이 경우에, 노멀 워드선(WL0)은 용장 워드선(RWL3)으로 치환되고 노멀 워드선(WL1)은 용장 워드선(RWL2)으로 치환된다.
도 2에 있어서, 이 경우에, 어드레스 기억 회로(2-2)에서의 기억된 어드레스는 결함있는 노멀 워드선쌍(13-1)의 주소 지정 대응하는 로우 어드레스(XN… X1)에 대한 값을 갖는다. 따라서, 로우 어드레스(XN… X1)가 수신되는 경우에 기억된 어드레스 값을 갖지 때문에 용장 어드레스 판정 회로(2)는 치환 명령 신호(/RED2)를 로우 레벨로 하고 치환 명령 신호(/RED1 내지 /RED3 및 RED4)는 하이 레벨에 유지된다.
로우 어드레스 비트(X1)는 0이다. 로우 어드레스 비트 신호(X1)는 0이고 상보형 로우 어드레스 비스(X1N, X1T)는 각각 하이 및 로우 레벨이다.
도 6에 있어서, 도 5와 관련하여 치환 명령 신호(/XRED1, /XRED3)가 하이이면 NAND 게이트(32)는 로우 레벨인 신호(N2)를 출력한다. 그러나, 치환 명령 신호(/XRED2)가 로우이면 NAND 게이트(31)는 하이 레벨인 신호(N1)를 출력한다.
노드(N2)가 로우이면 NAND 게이트(34)는 하이 레벨을 갖는 신호(N4)를 출력한다. 테스트 명령 신호(TEST_EN), 상보형 로우 어드레스 비트(X1N), 및 노드(N1)가 모두 하이 레벨이면 NAND 게이트(33)는 하이 레벨인 신호(N3)를 출력한다. 신호(N3)가 로우이면 NAND 게이트(35)는 하이 레벨인 신호(N5)를 출력하고 인버터(36)는 로우 레벨인 신호(N6)를 출력한다.
신호(N5)가 하이이고 신호(N6)가 로우이면 트랜스퍼 게이트(38, 40)는 온으로 되고 트랜스터 게이트(37, 39)는 오프가 된다. 이와 같이, 상보형 용장 로우 어드레스 비트(RXON, RXOT)는 논리 레벨이 상보형 로우 어드레스 비트(XON, XOT)에 비해 반전된 논리 레벨을 갖는다. 따라서, 용장 로우 어드레스(RX0)는 로우 어드레스(X0)에 대해 반전된다.
상기 예에서, 결함있는 노멀 워드선쌍(13-1) 중의 노멀 워드선(WL0)이 지정되는 경우에 로우 어드레스 X0= 0이다. 로우 어드레스 X0= 0이므로 용장 로우 어드레스 RX0= 1이 되고 치환 결함있는 워드선쌍(14-1) 중에서 용장 워드선(RWL3)은 노멀 워드선(WL0)을 치환하도록 선택된다. 이와 같이, 상보형 노멀 워드선인 노멀 워드선(WL0)은 상보형 용장 워드선인 용장 워드선(RWL3)에 의해 치환된다.
그러나, 결함있는 노멀 워드선쌍(13-1) 중의 노멀 워드선(WL1)이 지정되는 경우에 로우 어드레스 X0= 1이다. 로우 어드레스 X0= 1이므로 용장 로우 어드레스 RX0= 0이 되고 치환 결함있는 워드선쌍(14-2) 중에서 용장 워드선(RWL2)은 노멀 워드선(WL1)을 치환하도록 선택된다. 이와 같이, 상보형 노멀 워드선인 노멀 워드선(WL1)은 상보형 용장 워드선인 용장 워드선(RWL2)에 의해 치환된다.
전술한 바와 같이, 어드레스 스크램블 회로(3)는 테스트 명령 신호(TEST_EN)가 하이 레벨인 경우에 트루 노멀 워드선이 투루 용장 워드선에 의해 치환되고 상보형 노멀 워드선이 상보형 용장 워드선에 의해 치환되고 결함있는 워드선쌍내의 노멀 워드선이 용장 워드선쌍의 용장 워드선으로 치환되도록 용장 어드레스 비트(RX0)를 정의한다.
용장 로우 디코더(5)는 치환 명령 신호(/XRED1 내지 /XRED4)가 "L"레벨인 때에 용장 로우 어드레스 비트(RX0) 및 치환 명령 신호(/XRED1 내지 /XRED4)에 의거하여 용장 워드선(RWL0 내지 RWL7)을 선택한다. 이와 같이, 용장 워드선(RWL0 내지 RWL7)이 선택되고 상기 선택된 용장 워드선(RWL0 내지 RWL7)에 접속된 용장 메모리 셀(13)이 선택되고 센스 증폭기부(8)에 의해 증폭된 데이터를 기억한다. 선택된 용장 메모리 셀(13) 중의 어느 하나는 칼럼 어드레스 버퍼(6)에 의해 생성된 칼럼 어드레스(YM-1, ..., Y0)에 따라 칼럼 디코더(7)에 의해 액세스 된다.
제1의 실시예에 따르면, 전술한 동작 모드(테스트 명령 신호(TEST_EN)가 하이인 경우)에서, 트루 노멀 워드선인 노멀 워드선은 트루 용장 워드선이 용장 워드선으로 치환되고 상보형 노멀 워드선인 노멀 워드선은 상보형 용장워드선인 용장워드선으로 치횐된다는 것을 확인할 수있다. 이와 같이, 트루 노멀 메모리 셀은 트루 용장 메모리 셀에 의해 치환되고 상보형 노멀 메모리 셀은 상보형 용장 메모리 셀에 의해 치환됨을 알 수 있다.
이와 같이, 제1의 실시예에 따른 반도체 메모리 장치(200)는 데이터가 노멀메모리 셀에 기억되는 바와 같은 동일한 방식으로 용장 메모리 셀에 데이터 값을 기억시킬 수 있다. 이와 같이 함으로써, 전기적인 상태가 동일하게 되어 전기적인 스트레스가 동일하게 된다. 따라서, 용장성이 실현된 부품에 대한 테스트 데이터는 테스트 패턴을 변경함이 없이도 개선 가능하다.
본 실시예에서 주의할 점은 어드레스 스크램블 신호(3)에 대한 입력으로서 테스트 명령 신호(TEST_EN)를 제공할 필요는 없다는 점이다. 테스트 명령 신호(TEST_EN)를 제거함으로써, 모든 작동 모드에서 트루 노멀 워드선인 노멀 워드선이 트루 용장 워드선인 용장 워드선으로 치환되고 상보형 노멀 워드선인 노멀 워드선이 상보형 용장 워드선인 용장 워드선으로 치환되는 것이 보장된다. 상기 경우에 NAND 게이트(33, 34)는 2개의 입력 NAND 게이트일 수 있다.
제2의 실시예
제2의 실시예의 반도체 메모리 장치는 용장 워드선(로우) 대신에 용장 비트선(칼럼)을 포함한다.
도 7에 있어서, 본 발명에 의한 실시의 제2 형태의 메모리를 도시하는데 반도체 메모리 장치(700)는 단지 하나의 예시로서 DRAM이다. 상기 반도에 메모리 장치(700)는 메모리 셀 어레이(50), 로우 어드레스 버퍼(51), 로우 디코더(52), 칼럼 어드레스 버퍼(53), 용장 어드레스 판정 회로(54), 어드레스 스크램블 회로(55), 칼럼 디코더(56), 용장 칼럼 디코더(57), 센스 증폭기부(58), 라이트 증폭기(59) 및 판독 버퍼(60)를 포함한다.
메모리 셀 어레이(50)는 노멀 메모리부(50-1)와 용장 메모리부(50-2)를 포함한다. 노멀 메모리부(50-1)는 메모리 셀(61)을 포함하고 용장 메모리부(50-2)는 용장 메모리 셀(63)을 포함한다.
메모리 셀 어레이(50)는 워드선(WL0 내지 WLp)을 포함한다. 여기서, p= 2N-1이고 N은 자연수이다. 각각의 워드선(WL0 내지 WLp)은 노멀 메모리 셀(61) 및 용장 메모리 셀(63)을 포함하는 메모리 셀이 로우(row)에 접속된다.
메모리 셀 어레이(50)는 비트선(BL0 내지 BLq)과 용장 비트선(RBL0 내지 RBL7)을 포함한다. 여기서 q= 2M-1이고 M은 자연수이다. 주목할 점은 각각의 비트선(BL0 내지 BLq, RBL0 내지 RBL7)은 상보형 비트선쌍을 포함한다는 점이다. 노멀 비트선(BL0 내지 BLq)은 노멀 메모리부(50-1)에 제공되고 용장 비트선(RBL0 내지 RBL7)은 용장 메모리부(50-2)에 제공된다. 각각의 비트선(BL0 내지 BLq)은 노멀 메모리 셀(61)의 칼럼에 접속된다. 용장 비트선(RBL0 내지 RBL7)은 용장 메모리부(50-2)에 포함된다. 각가의 용장 비트선(RBL0 내지 RBL7)은 용장 메모리셀(63)의 로우(row)에 접속된다.
반도체 메모리 장치(700)는 어드레스 신호(ADD)를 수신한다. 상기 어드레스 신호(ADD)는 액세스 될 소정의 노멀 메모리 셀(61)에 대응하는 것으로서 이하 소정의 메모리 셀이라고 언급된다.
어드레스 신호(ADD)는 로우 어드레스(XN-1내지 X0) 및 칼럼 어드레스(YM-1내지 Y0)를 특정하고 상기는 단번에 다양한 방식으로 수신된다. 로우 어드레스(XN-1내지 X0) 및 칼럼 어드레스(YM-1내지 Y0)는 단순히 로우 어드레스(X) 및 칼럼 어드레스(Y)라고 각각 언급될 것이다. 로우 어드레스(X)는 N개의 로우 어드레스 비트(XN-1내지 X0)을 포함하고 칼럼 어드레스(Y)는 M개의 칼럼 어드레스 비트(YM-1내지 Y0)를 포함한다.
각각의 워드선(WL0 내지 WLp)은 로우 어드레스(x)에 대한 특정 값에 의해 선택된다. 유사하게, 각각의 비트선(BLO 내지 BLq)은 칼럼 어드레스(Y)에 대한 특정 값에 의해 선택된다. 이와 같이 메모리 셀(11)은 로우 어드레스(X) 및 칼럼 어드레스(Y)의 특정 조합에 따라 선택된다.
로우 어드레스 버퍼(51)는 수신된 어드레스(ADD)에 기초하여 로우 어드레스(X)를 생성한다. 로우 디코더(52)는 로우 어드레스(X)를 수신하고 상기 로우 어드레스(X)의 값에 의거하여 워드선(WL0 내지 WLp)을 선택한다.
칼럼 어드레스 버퍼(53)는 수신된 어드레스(ADD)에 기초하여 칼럼 어드레스(Y)를 생성한다. 용장 어드레스 판정 회로(54), 어드레스 스크램블 회로(55), 칼럼 디코더(56), 및 용장 칼럼 디코더(57)는 한꺼번에 동작하여 수신된 칼럼 어드레스(Y)의 값에 따라 소정의 노멀 비트선(BL0 내지 BLq) 또는 용장 비트선(RBL0 내지 RBL7)을 선택한다.
결함있는 노멀 비트선(BL0 내지 BLq)은 용장 비트선(RBL0 내지 RBL7)으로 치환된다. 이 경우에, 결함있는 노멀 비트선(BL0 내지 BLq)이 지정되면 결함있는 노멀 비트선(BL0 내지 BLq)은 선택되지 않고 용장 비트선(RBL0 내지 RBL7)이 그 대신에 선택된다.
소정의 워드선(WL0 내지 WLp) 및 소정의 비트선(BL0 내지 BLq) 또는 용장 비트선(RBL0 내지 RBL7)을 로우 어드레스(X)와 칼럼 어드레스(Y)의 값에 따라 선택함으로써 노멀 메모리 셀(61) 또는 용장 메모리 셀(63)이 선택된다.
센스 증폭기부(58), 기록 증폭기(59), 및 판독 증폭기(60)는 선택된 메모리 셀로부터 데이터를 판독 또는 기록하도록 동작한다. 기록 중에, 기록 증폭기(59)는 데이터 신호선(DATA)으로부터 데이터를 수신하고 데이터를 센스 증폭기부(58)에 공급한다. 센스 증폭기부(58)는 그 후 데이터를 선택된 메모리 셀에 기록한다. 판독 중에, 센스 증폭기부(58)는 선택된 메모리 셀로부터 데이터를 수신 및 증폭하고 판독 증폭기부(60)에 데이터를 제공한다. 판독 증폭기부는 데이터를 데이터 신호선(DATA)에 제공한다. 이와 같이 하여, 데이터는 선택된 메모리 셀로부터 판독되거나 기록된다. 도시되지 않았지만, 다수의 메모리 셀이 다수의 데이터가 필수적으로 동시에 기록 또는 판독되도록 병렬로 선택된다.
센스 증폭기부(58)는 노멀 센스 증폭기부(58-1) 및 용장 센스 증폭기부(58-2)를 포함한다. 노멀 센스 증폭기부(58-1)는 노멀 메모리부(50-1)에서 노멀 메모리셀(61)로부터 데이터를 판독 또는 노멀 메모리셀(61)에 데이터를 기록한다. 용장 센스 증폭기부(58-2)는 용장 메모리부(50-2)에서 용장 메모리 셀(63)로부터 데이터를 판독하거나 용장 메모리 셀(63)에 데이터를 기록한다.
도 8에 있어서, 메모리 셀 어레이(50)의 개략도가 실시예에 따라 설명된다.
메모리 셀 어레이(50)는 노멀 메모리부(50-1) 및 용장 메모리부(50-2)를 포함한다. 노멀 메모리부(50-1)는 노멀 메모리 셀(61)을 포함한다. 노멀 메모리 셀(61)은 칼럼 방향으로 노멀 비트선(BL0 내지 WLq)에 접속되고 로우 방향으로는 워드선(WL0 내지 WLp)에 접속된다. 도면의 복잡화를 피하기 위해, 단지 워드선(WL0 내지 WL8 및 WLp) 및 노멀 비트선(BL0 내지 BL3)만이 도시된다. 용장 메모리부(50-2)는 용장 메모리 셀(63)은 포함한다. 용장 메모리 셀(63)은 칼럼 방향으로 용장 비트선(RBL0 내지 RBL7)에 접속되고 로우 방향으로는 워드선(WL0 내지 WLp)에 접속된다.
각각의 비트선(BL0 내지 BLq)은 상보형 비트선쌍을 포함한다. 예컨대, 노멀 비트선(BL0)은 트루 노멀 비트선(BLOT) 및 상보형 노멀 비트선(BLON)을 포함한다. 유사하게, 도시된 노멀 비트선(BL1)은 트루 노멀 비트선(BL1T) 및 상보형 노멀 비트선(BL1N)을 포함한다.
유사하게, 각각의 용장 비트선(RBL0 내지 RBL7)은 상보형 용장 비트선쌍을 포함할 수 있다. 예컨대, 용장 비트선(RBL0)은 트루 용장 비트선(RBLOT) 및 상보형 용장 비트선(RBLON)을 포함한다.유사하게, 용장 비트선(RBL1)은 트루 용장 비트선(RBL1T) 및 상보형 용장 비트선(RBL1N)을 포함한다.
노멀 메모리 셀(61) 및 용장 메모리 셀(63)은 트루 데이터 메모리 셀과 상보형 데이터 메모리 셀과 같은 2가지로 분류된다. 트루 데이터 메모리 셀은 해칭되지 않은 원으로 도시되고 트루 노멀선(BLOT 내지 BLqT) 또는 트루 용장 비트선(RBLOT 내지 RBL3T)에 접속된다. 상보형 데이터 메모리 셀은 해칭된 원으로 도시되고 상보형 노멀 비트선(BLON 내지 BLqN) 또는 상보형 용장 비트선(RBLON 내지 RBL3N)에 접속된다. 트루 메모리 셀은 비트선 콘택트(62-1)에 의해 트루 노멀 비트선(BLOT 내지 BLqT)에 전기적으로 접속된다. 상보형 메모리 셀은 비트선 콘택트(62-2)에 의해 상보형 노멀 비트선(BLON 내지 BLqN)에 전기적으로 접속된다. 트루 메모리 셀은 비트선 콘택트(64-1)에 의해 트루 용장 비트선(RBLOT 내지 RBL3T)에 전기적으로 접속된다. 상보형 메모리 셀은 비트선 콘택트(64-2)에 의해 상보형 용장 비트선(RBLON 내지 RBL3N)에 전기적으로 접속된다.
도 8에 있어서, 노멀 비트선(BLO 내지 BLq)은 노멀 센스 증폭기부(58-1)에서 노멀 센스 증폭기(58-10내지 58-1q)에 각각 접속된다. 도면의 복잡화를 피하기위해 단지 노멀 비트선(BLO 내지 BL3) 및 노멀 센스 증폭기(58-10내지 58-13)만이 도시되어 있다. 용장 비트선(RBLO 내지 RBL7)은 용장 센스 증폭기부(58-2)에서 용장 센스 증폭기(58-20내지 58-27)에 각각 접속된다. 도면의 복잡화를 피하기 위해 단지 용장 비트선(RBLO 내지 RBL3) 및 용장 센스 증폭기(58-20내지 58-23)만이 도시된다.
노멀 비트선(BLO 내지 BLq)은 제1의 노멀 비트선과 제2의 노멀 비트선으로 분류된다. 제1의 노멀 비트선은 로우 디코더(52)로부터 보아 상보형 노멀 비트선 및 그 다음에 트루 노멀 비트선을 포함하는 비트선이다. 제2의 노멀 비트선은 로우 디코더(52)로부터 보아 트루 노멀 비트선과 그 다음에 상보형 노멀 비트선을 포함하는 비트선이다. 예컨대, 도 8에 있어서, 노멀 비트선(BL1 내지 BL2)은 제1의 노멀 비트선이고 노멀 비트선(BLO, BL3)은 제2의 노멀 비트선일 수 있다.
용장 비트선(RBL0 내지 RB7)은 제1의 용장 비트선과 제2의 용장비트선으로 분류될 수 있다. 제1의 용장 비트선은 로우 디코더(52)에서 보아 상보형 용장 비트선 및 그 다음의 트루 용장 비트선을 포함하는 것이다. 제2의 용장 비트선은 로우 디코더(52)에서 보아 트루 용장 비트선 및 그 다음의 상보형 용장 비트선을 포함하는 것이다. 예컨대, 도 8에서, 용장 비트선(RBL1, RBL2)은 제1의 용장 비트선이고 용장 비트선(RBL0, RBL3)은 제2의 용장 노멀 비트선일 수 있다.
로우 디코더(52)로부터 보아, 노멀 비트선(BLO 내지 BLq)은 제2의 노멀 비트선, 제1의 노멀 비트선, 제1의 노멀 비트선, 및 제2의 노멀 비트선의 순서대로 반복된다. 유사하게, 로우 디코더(52)로부터 보아 용장 비트선(RBLO 내지 RBL7)은 제2의 용장 비트선, 제1의 용장 비트선, 제1의 용장 비트선 및 제2의 용장 비트선의 순서대로 반복적으로 배치된다.
다시 도 8에 있어서, 노멀 비트선(BLO 내지 BL4)은 노멀 비트선쌍(65-1, 65-2)속으로 배치된다. 각각의 노멀 비트선쌍(65-1, 65-2)은 하나의 제1의 노멀 비트선과 하나의 제2의 노멀 비트선을 포함한다. 예컨대, 노멀 비트선쌍(65-1)은 제2의 노멀 비트선(BL0)과 제1의 노멀 비트선(BL1)을 포함한다. 노멀 비트선쌍(65-2)은 제1의 노멀 비트선(BL2)와 제2의 노멀 비트선(BL3)를 포함한다. 동일한 방식으로, 노멀 비트선쌍(65-t)은 제1의 노멀 비트선(BL(2t-2)) 및 제2의 노멀 비트선(BL(2t-1))을 포함하고, 여기서 t는 2N-1이하의 정수이다.
유사한 방식으로, 용장 비트선(RBLO 내지 RBL4)는 용장 비트선쌍(66-1, 66-2)속으로 배치된다. 각각의 용장 비트선쌍(66-1, 66-2)은 하나의 제1의 용장 비트선과 하나의 제2의 용장 비트선을 포함한다. 예컨대, 용장 비트선쌍(66-1)은 제2의 용장 비트선(RBL0)과 제1의 용장 비트선(RBL1)을 포함한다. 용장 비트선쌍(66-2)은 제1의 용장 비트선(RBL2)와 제2의 용장 비트선(RBL3)를 포함한다. 동일한 방식으로, 용장 비트선(RBL5 내지 RBL7)은 용장 비트선쌍(66-3, 66-4)에 배치된다.
노멀 메모리 셀(61)이 결함이 있다는 것이 특성 테스트를 통해 결정되는 경우에 용장 비트선(RBLO 내지 RBL7)은 결함있는 노멀 메모리 셀(61)을 포함하는 노멀 비트선(BLO 내지 BLq)을 치환하는데 사용된다. 도 7에 도시된 실시예에서, 노멀 비트선(BLO 내지 BLq)이 결함있는 메모리 셀(61)을 포함하는 경우에 결함있는 메모리 셀(61)을 갖는 노멀 비트선(BLO 내지 BLq)을 포함하는 노멀 비트선쌍(65-1 내지 65-t)은 용장 비트선쌍(66-1 내지 66-4)으로 치환된다. 이와 같이, 노멀 비트선(BL0 내지 BLq)은 용장 비트선쌍(66-1 내지66-4)에 의해 치환되는 노멀 비트선쌍(65-1 내지 65-t)에 대응하는 쌍에서 치환된다.
상기에서, 결함있는 메모리 셀(61)을 적어도 하나 포함하는 노멀 비트선쌍(65-1 내지 65-t)은 결함있는 노멀 비트선쌍으로 언급된다. 결함있는 노멀 비트선쌍을 치환하는데 사용된 용장 비트선쌍(66-1 내지 66-4)은 치환 용장 비트선쌍이라고 언급될 것이다.
결함있는 노멀 비트선쌍의 비트선의 하나는 제1의 노멀 비트선이고 결함있는 노멀 비트선쌍의 다른 비트선은 제2의 노멀 비트선일 수 있다. 유사하게, 치환 용장 비트선쌍의 워드선의 하나는 제1의 용장 비트선이고 치환 용장 비트선쌍의 다른비트선은 제2의 용장 비트선일 수 있다.
도 7에 도시된 반도체 메모리 장치(700)에서, 어드레스 스크램블 회로(55)는 테스트 명령 신호(TEST_EN)를 수신한다.
테스트 명령 신호(TEST_EN)가 하이인 경우에 치환 용장 비트선쌍은 제1의 용장 비트선이 결함있는 노멀 워드 비트선쌍의 제1의 노멀 비트선을 치환하고 제2의 용장 비트선이 결함있는 노멀 비트선쌍의 제2의 노멀 비트선을 치환하도록 매핑된다.
상기를 설명하면, 노멀 비트선쌍(65-1)이 결함있는 비트선쌍이고 용장 비트선쌍(66-1)이 치환 용장 비트선쌍인 경우를 생각해보자. 결함있는 노멀 비트선쌍(65-1) 은 결함이 있는 적어도 하나의 노멀 메모리 셀(61)을 포함한다. 결함있는 노멀 비트선쌍(65-1)은 제2의 노멀 비트선인 노멀 비트선(BL0) 및 제1의 노멀 비트선인 노멀 비트선(BL1)을 포함한다. 치환 용장 비트선쌍(66-1)은 제2의 용장 비트선인 용장 비트선(RBL0) 및 제1의 용장 비트선인 용장 비트선(RBL1)을 포함한다. 상기 경우에, 노멀 비트선(BL0 ; 제2의 노멀 비트선)은 용장 비트선(RBL0 ; 제2의 용장 비트선)에 의해, 노멀 비트선(BL1 ; 제1의 노멀 비트선)은 용장 비트선(RBL1 ; 제1의 용장 비트선)에 의해 치환된다. 상기 경우에, 로우 디코더(52)에 대한 결함 있는 노멀 비트선쌍(65-1)의 순서(제2의 노멀 비트선 - 제1의 노멀 비트선)는 치환 용장 비트선쌍(66-1)의 순서(제2의 용장 비트선 - 제1의 용장 비트선)과 동일하다.
다음에, 노멀 비트선쌍(65-1)이 결함있는 노멀 비트선쌍이고 용장비트선쌍(66-2)이 치환 용장 비트선쌍인 경우를 생각해보자. 결함있는 노멀 비트선쌍(65-1) 은 결함이 있는 적어도 하나의 노멀 메모리 셀(61)을 포함한다. 결함있는 노멀 비트선쌍(65-1)은 제2의 노멀 비트선인 노멀 비트선(BL0) 및 제1의 노멀 비트선인 노멀 비트선(BL1)을 포함한다. 치환 용장 비트선쌍(66-2)은 제1의 용장 비트선인 용장 비트선(RBL2) 및 제2의 용장 비트선인 용장 비트선(RBL3)을 포함한다. 상기 경우에, 노멀 비트선(BL0 ; 제2의 노멀 비트선)은 용장 비트선(RBL3 ; 제2의 용장 비트선)에 의해, 노멀 비트선(BL1 ; 제1의 노멀 비트선)은 용장 비트선(RBL2 ; 제1의 용장 비트선)에 의해 치환된다. 상기 경우에, 로우 디코더(52)에 대한 결함 있는 노멀 비트선쌍(65-1)의 순서(제2의 노멀 비트선 - 제1의 노멀 비트선)는 치환 용장 비트선쌍(66-2)의 순서(제1의 용장 비트선 - 제2의 용장 비트선)와 반대이다.
그러나, 테스트 명령 신호(TEST_EN)가 하이인 경우에 제1의 용장 비트선은 제1의 노멀 비트선을 치환하는데 사용되고 제2의 용장 비트선은 제2의 노멀 비트선을 치환하는데 사용된다. 상기는 비트선쌍의 순서에 대해 무관하게 참 값을 유지한다. 상기와 같이, 제2의 실시예에 따른 반도체 메모리 장치(700)는 데이터가 노멀 메모리 셀에 기억되었을 방식과 동일하게 용장 메모리 셀에 데이터 값을 기억한다. 상기와 같이 함으로써, 전기적인 상태가 동일하여 전기적인 스트레스가 동일하다. 따라서, 용장성이 실현되는 부품에 대한 테스트 데이터는 테스트 패턴을 변경함이 없이 개선된다.
그러나, 테스트 명령 신호(TEST_EN)가 로우인 경우에 노멀 비트선은 노멀 비트선이 제1 또는 제2의 노멀 비트선이냐에 관계없이 그리고 용장 비트선이 제1 또는 제2의 용장 비트선이냐에 관계없이 용장 비트선으로 치환된다.
결함있는 노멀 비트선은 용장 어드레스 판정 회로(54) 및 어드레스 스크램블 회로(55)에 따라 치환 용장 비트선으로 치환된다. 용장 어드레스 판정 회로(54) 및 어드레스 스크램블 회로(55)의 구성 및 동작은 용장 어드레스 판정 회로(2) 및 어드레스 스크램블 회로(3)의 구성 및 동작과 유사하다. 결함있는 노멀 비트선이 수신된 칼럼 어드레스(Y)에 따라 치환 용장 비트선(RBL0 내지 RBL7)으로 치환되는 동작 모드는 결함있는 노멀 워드선이 수신된 로우 어드레스(X)에 따라 치환 용장 워드선(RWL0 내지 RWL7)으로 치환되는 동작 모드와 유사하다.
제2의 실시예에 따른 반도체 메모리 장치(700)에서, 제1의 노멀 비트선은 제1의 용장 비트선으로 치환되고 제2의 노멀 비트선은 제2의 용장 비트선으로 치환된다. 따라서, 노멀 비트선은 상보형 비트선쌍에 관해 동일 구조를 필수적으로 갖는 용장 비트선에 의해 치환된다. 이와 같이, 트루 노멀 메모리 셀은 트루 용장 메모리 셀로 치환되고 상보형 노멀 메모리 셀은 상보형 용장 메모리 셀로 치환된다.
제2의 실시예에 따른 반도체 메모리 장치(200)에서, 일정 테스트 패턴이 제공되는 경우에 치환된 용장 메모리 셀이 스트레스되는 방식과 용장 메모리 셀이 스트레스되는 방식과 동일하게 데이터가 기억된다. 또한, 반도체 메모리 장치(700)에서, 영역내의 용장 메모리 셀은 일정 테스트 패턴이 제공되는 경우에 치환된 노멀 메모리 셀이 갖는 셀과 셀의 스트레스와 동이한 셀과 셀의 스트레스를 구비한다. 이와 같이, 테스트 데티터의 용장 메모리 셀에 대한 집적도는 향상된다.
제2의 실시예에서 메모리 셀 어레이(50)는 용장 비트선(RBL0 내지 RBL7)을 포함하여 도시되었지만, 메모리 셀 어레이(50)는 용장 비트선 및 용장 워드선을 포함한다. 상기 상태에서 로우 어드레스 버퍼(51)와 로우 디코더(52)는 제1의 실시예에서 설명된 로우 어드레스 버퍼(1), 용장 어드레스 판정 회로(2), 어드레스 스크램블 회로(3), 로우 디코더(4), 및 용장 로우 디코더(5)에 의해 대체된다.
전술한 실시예에 따르면, 반도체 메모리 장치는 치환 용장 메모리 셀의 전기적인 상태와 만일 치환되지 않았더라면 치환된 노멀 메모리 셀에서의 전기적인 상태가 동일하게 제공된다.
또한, 전술한 실시예에 따르면, 치환 용장 메모리 셀의 셀과 셀의 전기적인 스트레스와 만일 치환되지 않았더라면 치환된 노멀 메모리 셀에서의 셀과 셀의 전기적인 스트레스가 필수적으로 동일하다.
전술한 실시예에서, 적합한 기능을 하는 장치를 보장하도록 노멀 메모리 셀에 대해 어떤 지정이 적합한지를 충족시키는 경우에 결함이 있는지의 여부가 판정된다. 상기 결함은 측정한 노멀 메모리 셀에는 존재하지 않고 단지 일예로서 로우 디코더, 비트선, 또는 센스 증폭기 등의 보조 회로내에 존재한다.
전술한 실시예는 단지 예시적이고 본 발명은 상기 실시예에 한정되지 않는다는 것을 이해할 수 있을 것이다. 특정 구조는 전술한 실시예에 한정되지 않는다.
따라서, 여기서 다양한 특정 실시예가 기술되었지만 본 발명은 본 발명의 범위를 벗어남이 없이 여러 변형, 치환, 대체 또는 변경 등이 이루어질 수 있다는 것을 알수 있을 것이다. 따라서, 본 발명은 첨부된 청구항에 의해 한정되지 않는다.

Claims (20)

  1. 메모리 장치에 있어서,
    제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입(type)과 상기 제1의 논리 레벨을 제2의 메모리 셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하는 다수의 노멀(normal) 메모리 셀과,
    상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 다수의 용장(redundant) 메모리 셀과,
    적어도 하나의 노멀 메모리 셀이 결함이 있다고 판정되는 경우에 상기 적어도 하나의 노멀 메모리 셀을 적어도 하나의 용장 메모리 셀로 치환하는 치환부를 포함하고,
    상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 따라 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1의 메모리 셀 타입의 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 용장 메모리 셀 타입의 상기 적어도 하나의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2의 메모리 셀 타입의 상기 적어도 하나의 노멀 메모리 셀이 상기 제2의 용장 메모리 셀 타입의 상기 적어도 하나의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 치환부는 테스트 명령 신호를 수신하도록 결합되고,
    상기 테스트 명령 신호가 제1의 테스트 논리 레벨에 있는 경우, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 따라 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하고,
    상기 테스트 명령 신호가 제2의 테스트 논리 레벨에 있는 경우, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 상관없이 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 다수의 노멀 메모리 셀 및 상기 다수의 용장 메모리 셀 각각은 기억 전위에 따라 데이터 값을 기억하는 메모리 셀 커패시터를 포함하고,
    상기 제1의 메모리 셀 상태는 상기 제1의 논리 레벨이 소정의 전위보다 더 높은 기억 전위로 기억되는 상태이고, 제2의 메모리 셀 상태는 상기 제1의 논리 레벨이 소정의 전위보다 더 낮은 기억 전위로 기억되는 상태인 것을 특징으로 하는 메모리 장치.
  6. 제 1항에 있어서,
    상기 치환부는 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀의 타입인지에 따라 어드레스를 수신하며 용장 어드레스를 생성하도록 결합된 어드레스 스크램블 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 다수의 노멀 메모리 셀 및 다수의 용장 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서,
    적어도 하나의 상기 노멀 메모리 셀이 결함있는 노멀 메모리 셀이라고 판정되는 경우에 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하기 위해 적어도 하나의 치환 용장 메모리 셀을 상기 다수의 용장 메모리 셀로부터 한정하는 단계와,
    어드레스를 제공하여 결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀에 상기 어드레스가 대응하면, 결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀이 제1의 메모리 셀 타입이면 상기 적어도 하나의 치환 용장 메모리 셀이 제1의 용장 메모리 셀 타입이 되도록, 상기 다수의 메모리 셀로부터의 상기 적어도 하나의 치환 용장 메모리 셀이 선택되는 단계를 포함하고,
    상기 다수의 노멀 메모리 셀은 제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입과 상기 제1의 논리 레벨을 제2의 메모리 셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하고, 상기 다수의 용장 메모리 셀은 상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    결함이 있다고 판정된 상기 적어도 하나의 상기 노멀 메모리 셀이 상기 제2의 메모리 셀 타입이면, 상기 적어도 하나의 치환 용장 메모리 셀은 상기 제2의 용장 메모리 셀 타입인 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 메모리 장치에 있어서,
    제1의 논리 레벨을 제1의 메모리 셀 상태로 기억하는 제1의 메모리 셀 타입과 상기 제1의 논리 레벨을 제2의 메모리 셀 상태로 기억하는 제2의 메모리 셀 타입을 포함하는 다수의 노멀 메모리 셀과,
    상기 제1의 논리 레벨을 상기 제1의 메모리 셀 상태로 기억하는 제1의 용장 메모리 셀 타입과 상기 제1의 논리 레벨을 상기 제2의 메모리 셀 상태로 기억하는 제2의 용장 메모리 셀 타입을 포함하는 다수의 용장 메모리 셀과,
    상기 적어도 하나의 노멀 메모리 셀이 결함이 있다고 판정되는 경우 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 치환부를 포함하고,
    제1의 동작 모드에서, 상기 제1의 메모리 셀 타입의 노멀 메모리 셀이 상기 제1의 용장 메모리 셀 타입의 용장 메모리 셀로 치환되고 상기 제2의 메모리 셀 타입의 노멀 메모리 셀이 상기 제2의 용장 메모리 셀 타입의 용장 메모리 셀로 치환되도록 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도 하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1의 동작 모드는 테스트 모드인 것을 특징으로 하는 메모리 장치.
  11. 제 9항에 있어서,
    제2의 동작 모드에서, 상기 적어도 하나의 노멀 메모리 셀이 상기 제1의 메모리 셀 타입인지 또는 상기 제2의 메모리 셀 타입인지에 관계없이 노멀 메모리 셀이 치환되도록, 상기 치환부는 상기 적어도 하나의 노멀 메모리 셀을 상기 적어도하나의 용장 메모리 셀로 치환하는 것을 특징으로 하는 메모리 장치.
  12. 제 9항에 있어서,
    상기 치환부는 다수의 어드레스를 수신하고 다수의 용장 선택 신호를 제공하도록 결합되는 것을 특징으로 하는 메모리 장치.
  13. 제 12항에 있어서,
    상기 치환부는 상기 다수의 어드레스의 적어도 제1의 부분을 수신하고 치환 명령 신호를 제공하도록 결합된 용장 어드레스 판정 회로와, 상기 다수의 어드레스의 적어도 제2의 부분 및 상기 치환 명령 신호를 수신하고 적어도 하나의 용장 어드레스를 제공하도록 결합된 어드레스 스크램블 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 어드레스 스크램블 회로는 제어 회로 및 어드레스 매핑(mapping) 회로를 포함하고, 상기 제어 회로는 상기 다수의 어드레스의 상기 제2의 부분의 적어도 제1의 부분 및 상기 치환 명령 신호를 수신하고 어드레스 매핑 제어 신호를 제공하도록 결합되고, 상기 어드레스 매핑 회로는 상기 다수의 어드레스의 상기 제2의 부분의 적어도 제2의 부분에 대해 상기 적어도 하나의 용장 어드레스의 매핑을 판정하는 상기 어드레스 매핑 제어 신호를 수신하도록 결합되는 것을 특징을 하는 메모리 장치.
  15. 제 14항에 있어서,
    상기 어드레스 매핑 제어 회로는 상기 메모리 장치가 상기 제1의 동작 모드에 있는 경우에 제1의 동작 모드 논리 레벨을 갖는 제1의 동작 모드 신호를 수신하도록 결합되는 것을 특징으로 하는 메모리 장치.
  16. 제 14항에 있어서,
    상기 어드레스 매핑 회로는 상기 다수의 매핑 제어 신호를 수신하며 상기 다수의 어드레스의 상기 제2의 부분의 상기 적어도 제2의 부분과 상기 적어도 하나의 용장 어드레스 사이의 제어 가능한 임피던스 경로를 제공하도록 결합된 다수의 트랜스터 게이트를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제 9항에 있어서,
    로우 방향으로 배치된 다수의 워드선과 칼럼 방향으로 배치된 다수의 비트선을 더 포함하고,
    상기 적어도 하나의 치환 메모리 셀은 용장 메모리 셀의 제1의 용장 로우에 포함되고 상기 적어도 하나의 결함있는 노멀 메모리 셀은 노멀 메모리 셀의 제1의 노멀 로우에 포함되는 것을 특징으로 하는 메모리 장치.
  18. 제 17항에 있어서,
    상기 적어도 하나의 치환 메모리 셀이 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하는 경우에, 용장 메모리 셀의 상기 제1의 용장 로우는 노멀 메모리 셀의 상기 제1의 노멀 로우를 치환하고 용장 메모리 셀의 상기 제1의 용장 로우에 인접한 용장 메모리 셀의 제2의 용장 로우는 노멀 메모리 셀의 상기 제1의 노멀 로우에 인접한 노멀 메모리 셀의 제2의 노멀 로우를 치환하는 것을 특징으로 하는 메모리 장치.
  19. 제 9항에 있어서,
    로우 방향으로 배치된 다수의 워드선과 칼럼 방향으로 배치된 다수의 비트선을 더 포함하고,
    상기 적어도 하나의 치환 메모리 셀은 용장 메모리 셀의 제1의 용장 칼럼에 포함되고, 상기 적어도 하나의 결함있는 노멀 메모리 셀은 노멀 메모리 셀의 제1의 노멀 칼럼에 포함되는 것을 특징으로 하는 메모리 장치.
  20. 제 19항에 있어서,
    상기 적어도 하나의 치환 메모리 셀이 상기 적어도 하나의 결함있는 노멀 메모리 셀을 치환하는 경우에, 용장 메모리 셀의 상기 제1의 용장 칼럼은 노멀 메모리 셀의 상기 제1의 노멀 칼럼을 치환하고 용장 메모리 셀의 상기 제1의 용장 칼럼에 인접한 용장 메모리 셀의 제2의 용장 칼럼은 노멀 메모리 셀의 상기 제1의 노멀칼럼에 인접한 노멀 메모리 셀의 제2의 노멀 칼럼을 치환하는 것을 특징으로 하는 메모리 장치.
KR10-2002-0006713A 2001-02-13 2002-02-06 반도체 기억 장치 및 그 동작 방법 Expired - Fee Related KR100430617B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00036141 2001-02-13
JP2001036141A JP2002237196A (ja) 2001-02-13 2001-02-13 メモリとその動作方法

Publications (2)

Publication Number Publication Date
KR20020066975A KR20020066975A (ko) 2002-08-21
KR100430617B1 true KR100430617B1 (ko) 2004-05-10

Family

ID=18899461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0006713A Expired - Fee Related KR100430617B1 (ko) 2001-02-13 2002-02-06 반도체 기억 장치 및 그 동작 방법

Country Status (4)

Country Link
US (1) US6597607B2 (ko)
JP (1) JP2002237196A (ko)
KR (1) KR100430617B1 (ko)
TW (1) TW552584B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004013961A (ja) * 2002-06-04 2004-01-15 Mitsubishi Electric Corp 薄膜磁性体記憶装置
KR100456598B1 (ko) * 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
JP2004103165A (ja) * 2002-09-11 2004-04-02 Toshiba Corp 半導体装置及びその救済方法
JP4623355B2 (ja) * 2003-04-01 2011-02-02 ソニー株式会社 半導体記憶装置及び半導体記憶装置の記憶再生方法
JP5599559B2 (ja) 2008-11-27 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのリフレッシュ方法
KR101043724B1 (ko) * 2009-05-13 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
US9104588B2 (en) * 2013-03-01 2015-08-11 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
US10685733B2 (en) * 2016-12-27 2020-06-16 SK Hynix Inc. Electronic device for changing short-type defective memory cell to open-type defective memory cell by applying stress pulse
US11314588B2 (en) * 2019-11-11 2022-04-26 Winbond Electronics Corp. Memory device and multi physical cells error correction method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498342A (ja) * 1990-08-09 1992-03-31 Mitsubishi Electric Corp 半導体記憶装置
US6367030B1 (en) * 1997-10-09 2002-04-02 Matsushita Electric Industrial Co., Ltd. Address conversion circuit and address conversion system with redundancy decision circuitry
JPH11203889A (ja) 1998-01-19 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
TW552584B (en) 2003-09-11
JP2002237196A (ja) 2002-08-23
KR20020066975A (ko) 2002-08-21
US6597607B2 (en) 2003-07-22
US20020126551A1 (en) 2002-09-12

Similar Documents

Publication Publication Date Title
KR100538883B1 (ko) 반도체 메모리 장치
US6262935B1 (en) Shift redundancy scheme for wordlines in memory circuits
US5617364A (en) Semiconductor memory device
KR100790442B1 (ko) 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법
US4389715A (en) Redundancy scheme for a dynamic RAM
US5555212A (en) Method and apparatus for redundancy word line replacement in a semiconductor memory device
KR100284716B1 (ko) 반도체 기억 장치
JPH05166396A (ja) 半導体メモリ装置
JPH08180672A (ja) 強誘電体キャパシタメモリセルおよび半導体記憶装置
KR20030072433A (ko) 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
US6243306B1 (en) Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array
US6819604B2 (en) Semiconductor memory having a defective memory cell relieving circuit
KR100430617B1 (ko) 반도체 기억 장치 및 그 동작 방법
US6741510B2 (en) Semiconductor memory device capable of performing burn-in test at high speed
KR100248645B1 (ko) 반도체 기억 장치 및 그 테스트 방법
KR100576403B1 (ko) 메모리
KR100725096B1 (ko) 캠 장치 및 그의 리페어 방법
US6563749B2 (en) Dynamic memory circuit including spare cells
US5877992A (en) Data-bit redundancy in semiconductor memories
JP2005018839A (ja) 半導体記憶装置
US6259309B1 (en) Method and apparatus for the replacement of non-operational metal lines in DRAMS
US6754113B2 (en) Topography correction for testing of redundant array elements
JP7489524B1 (ja) 半導体記憶装置及びその制御方法
JPH04370600A (ja) 半導体記憶装置
US20040057294A1 (en) Redundancy scheme for a memory array

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020206

PA0201 Request for examination
PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20030212

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040227

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040427

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040428

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20070424

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20080425

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20090424

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20100427

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20110318

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20120418

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20130404

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20140401

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160309