KR20010062926A - 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 - Google Patents

인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 Download PDF

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Abstract

본 발명은 반도체 메모리 구조에 있어서, 인접한 메모리 셀이 하나의 비트 라인을 공유함으로써 동작 속도를 개선시킬 수 있는 반도체 메모리 구조에 관한 것이다.
본 발명의 반도체 메모리 구조는 데이터 저장 수단과, 비트 라인 및 워드 라인과 상기 데이터 저장 수단을 연결하는 억세스 트랜지스터를 포함하는 다수의 메모리 셀에 있어서, 인접한 메모리 셀끼리 비트 라인을 공유하고, 각 메모리 셀은 두 개의 워드 라인을 포함하도록 다수의 메모리 셀이 구성된 메모리 어레이와, 프리차아지 신호에 의하여 상기 다수의 비트 라인을 프리차아지시키기 위한 프리차아지 수단과, 상기 다수의 워드 라인 중에서 하나의 워드 라인을 선택하기 위한 로우 디코더와, 메모리 셀에 저장된 데이터 신호를 증폭하여 출력하기 위한 센스 증폭부와, 상기 로우 디코더 및 칼럼 디코더의 동작을 제어하기 위한 다수의 어드레스 핀으로 이루어진다.

Description

인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리 구조{SEMICONDUCTOR MEMORY STRUCTURE WITH NEIGHBORING MEMORY CELLS TO HOLD BIT LINE IN COMMON}
본 발명은 반도체 메모리 구조에 관한 것으로서, 보다 구체적으로는 인접한 메모리 셀이 하나의 비트 라인을 공유함으로써, 동작 속도를 증가시킬 수 있는 반도체 메모리 구조에 관한 것이다.
반도체의 메모리 소자로는 2 가지의 기본적인 MOS(Metal-Oxide Semiconductor) RAM의 구조가 있는데, 이는 DRAM(Dynamic Random Access Memory)과 SRAM(Static Random Access Memory)이다. 상기에서 DRAM은 데이터 신호를 커패시터(Capacitor)에 저장하는데 비해, SRAM은 플립 플롭(Flip Flop)의 구조를 사용한다.
도 1은 SRAM 셀의 회로도를 도시한 것이다. 도 1을 참조하면, SRAM 구조는 데이터 신호를 저장하기 위한 메모리 저장 수단(10)과, 데이터 신호의 입출력이 이루어지는 비트 라인(Bit) 및 비트 바 라인(Bit bar Line: /Bit), 그리고 상기 메모리 저장 수단(10)과 비트 라인/비트 바 라인(Bit, /Bit)을 이어주는 억세스(Access) 트랜지스터(N3, N4), 상기 억세스 트랜지스터(N3, N4)의 동작을 제어하는 워드 라인(WL)으로 이루어진다.
상기 SRAM 셀의 메모리 저장 수단(10)은 드레인(Drain)이 서로 연결된 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)로 구성된 제 1 CMOS 트랜지스터(11)와 드레인이 서로 연결된 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 구성된 제 2 CMOS 트랜지스터(11)로 이루어져서, 제 1 CMOS 트랜지스터(11)의 출력 노드(n1)는 제 2 CMOS 트랜지스터(11)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)의 게이트(Gate)로 연결되고, 제 2 CMOS 트랜지스터(11)의 출력 노드(n4)는 제 1 CMOS 트랜지스터(14)의 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)의 게이트에 연결된다.
그리고, 상기 제 1 CMOS 트랜지스터(11)의 출력 노드(n1)는 제 1 억세스 트랜지스터(N3)를 통하여 비트 라인(Bit)에 연결되고, 제 2 CMOS 트랜지스터(12)의 출력 노드(n4)는 제 2 억세스 트랜지스터(N4)를 통하여 비트 바 라인(/Bit)에 이어진다. 상기에서 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)의 소오스(Source)는 전원 전압(Vcc)에 연결되고, 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)의 소오스는 접지 전원(Vss)에 연결되어 있다.
워드 라인(Word Line: WL)에 하이 상태의 신호가 인가될 때, 제 1 억세스 트랜지스터(N3)는 비트 라인(Bit)을 제 1 인버터(11)의 드레인 노드(n1) 및 제 2 CMOS 트랜지스터(12)의 게이트 노드(n3)로 연결시키고, 제 2 억세스 트랜지스터(N4)는 비트 바 라인(/Bit)을 제 1 CMOS 트랜지스터(11)의 게이트 노드(n2) 및 제 2 CMOS 트랜지스터(12)의 드레인 노드(n4)로 연결되게 한다.
도 2는 상기와 같이 다수의 SRAM 셀로 이루어진, 종래의 반도체 메모리 구조를 나타낸 것이다. 도 2를 참조하면, 종래의 반도체 메모리 구조(100)는 다수의 워드 라인(WL1, WL2, ... )을 통하여 상기 워드 라인(WL1, WL2, ... )에 연결된 메모리 셀(111, 113, 121, ...)을 구동시키기 위한 로우 디코더(Row decoder: 110)와, 다수의 비트 라인(Bit1, Bit2, ... ) 및 비트 바 라인(/Bit1, /Bit2, ... )에 연결된 NMOS 트랜지스터(N101, N102, ... )를 통하여 상기 비트 라인(Bit1, Bit2, ... ) 및 비트 바 라인(/Bit1, /Bit2, ... )에 각각 연결된 다수의 메모리 셀(111, 113, 121, ... )에 데이터 신호를 저장하거나, 데이터 신호를 출력하기 위한 칼럼 디코더(Column decoder: 120)로 이루어진다. 그리고, 상기 다수의 비트 라인(Bit1, ... ) 및 다수의 비트 바 라인(/Bit1, ... )에 연결되어 비트 라인 및 비트 바 라인을 프리차아지(Precharge)시키기 위한 다수의 프리차아지 수단(101, 103, ... )을 포함한다.
상기 다수의 프리차아지 수단(101, 103, ... )은 비트 라인에 드레인 단자가 연결된 PMOS 트랜지스터(P101, P103, ... )와 비트 바 라인에 드레인 단자가 연결된 PMOS 트랜지스터(P102, P104, ... )로 이루어지는데, 해당하는 칼럼에 연결된 PMOS 트랜지스터는 각각 게이트 단자와 드레인 단자가 서로 연결된다. 이렇게 서로 연결된 게이트 단자에는 각 프리차아지 수단을 구동시키기 위한 프리차아지 신호(Pre)가 인가되고, 서로 연결된 드레인 단자에는 전원 전압(Vcc)이 인가되어, 로우 상태의 프리차아지 신호가 인가되면, 여기에 연결된 PMOS 트랜지스터가 턴-온 되어 비트 라인 및 비트 바 라인을 프리차아지시키게 된다.
상기에서 다수의 메모리 셀(111, 121, ... )은 가로 및 세로로 일정하게 배열되어 있는데, 상기와 같이 배열된 메모리 셀(111, 121, ... )에서 데이터 신호를 읽어 내거나, 상기 메모리 셀(111, 121, ... )에 데이터 신호를 저장하기 위해서는 읽거나 저장하고자 하는 메모리 셀을 먼저 선택해야 한다.
하나의 메모리 셀을 선택하기 위해서는 로우 디코더(110)에서 다수의 워드 라인(WL1, WL2, ... ) 중 하나의 워드 라인을 선택하고, 칼럼 디코더(120)에서 메모리 셀(111, 121, ... ) 하부의 다수의 NMOS 트랜지스터(N101, 102, ... ) 중 한 쌍의 NMOS 트랜지스터를 턴-온 시킴으로써, 턴-온된 NMOS 트랜지스터에 연결된 비트 라인 및 비트 바 라인을 선택하여 하나의 메모리 셀을 선택하게 된다. 이렇게 하나의 메모리 셀이 선택되면, 선택된 메모리 셀에 저장되어 있는 데이터 신호를 비트 라인/비트 바 라인을 통하여 출력하거나, 또는 비트 라인/비트 바 라인을 통하여 선택된 메모리 셀에 저장할 수 있다.
메모리 셀에 저장되어 있는 데이터 신호를 출력하는 경우는, 비트 라인과 비트 바 라인에 연결된 센스 증폭부(140)에서 선택된 비트 라인과 비트 바 라인의 전압차를 감지하고, 이를 외부에서 인식할 수 있을 만큼 증폭하여 출력한다. 반대로, 메모리 셀에 데이터 신호를 저장하는 경우는, 입력 구동부(130)를 통하여 선택된 비트 라인과 비트 바 라인에 전압차를 인가하고, 인가된 전압차가 메모리 셀로 전달되어 데이터 신호로서 저장된다.
상기와 같은 메모리 구조에 있어서, 8 × 8 개의 메모리 셀을 갖는 경우를 도 3에 간략하게 도시하였다. 도 3을 참조하면, 반도체 메모리 구조(100)는 8 × 8 개의 메모리 셀로 이루어진 메모리 어레이(Memory Array: 150)와, 8 개의 로우 어드레스 신호(R1, ... , R8)를 이용하여 상기 메모리 어레이(150)에서 하나의 워드 라인을 선택하기 위한 로우 디코더(110)와, 8 개의 칼럼 어드레스 신호(C1, ... , C8)를 이용하여 상기 메모리 어레이(150)에서 하나의 비트 라인/비트 바 라인을 선택하기 위한 칼럼 디코더(120)로 이루어진다.
상기에서 로우 디코더(110)는 8 개의 로우 어드레스 신호(R1, ... , R8)를 선택하기 위하여, 3 개의 어드레스 핀(A1, A2, A3)을 사용하고, 칼럼 디코더(120)는 8 개의 칼럼 어드레스 신호(C1, ... , C8)를 선택하기 위하여 다른 3 개의 어드레스 핀(A4, A5, A6)을 사용하게 된다.
그러나, 상기와 같은 구조의 반도체 메모리 구조에 의하면, 각 메모리 셀마다 비트 라인과 비트 바 라인이 있기 때문에, 비트 라인 및 비트 바 라인의 선폭이 좁고, 라인 사이의 간격도 좁게 된다.
특히, 상기 비트 라인 및 비트 바 라인은 데이터 신호가 전달되는 통로이기 때문에 조밀하게 라인이 형성된 경우에는 각 라인 사이에 발생하는 기생 커패시턴스 때문에, 데이터 신호의 전달 속도가 감소하고, 그에 따라 메모리 소자의 동작 속도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 인접한 메모리 셀끼리 비트 라인을 공유해서 사용함으로써, 데이터 전달 속도를 향상시킬 수 있는 반도체 메모리 구조를 제공하는데 그 목적이 있다.
도 1은 일반적인 SRAM 셀의 회로도,
도 2는 종래의 반도체 메모리 구조도,
도 3은 상기 도 2의 메모리 구조에 있어서, 8 × 8 의 메모리 셀을 포함하는 경우의 블록도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 구조도,
도 5는 상기 도 4의 반도체 메모리 구조에 있어서, 8 × 8 의 메모리 셀로 이루어진 경우의 블록도.
(도면의 주요 부분에 대한 부호의 명칭)
200: 반도체 메모리 구조 250: 메모리 어레이
210: 로우 디코더 220: 칼럼 디코더
230: 입력 구동부 240: 센스 증폭부
201: 프리차아지 수단 211, 213, ...: 메모리 셀
212, 214, ...: 데이터 저장 수단
Bit1, Bit2: 비트 라인 WL1, WL2, ... : 워드 라인
P201, P202, ... : PMOS 트랜지스터 N201, N202, ... : NMOS 트랜지스터
Pre: 프리차아지 신호 R1, ... , R16: 로우 어드레스 신호
C1, ... , C8: 칼럼 어드레스 신호 A1, ... A6: 어드레스 핀
상기한 목적을 달성하기 위하여, 본 발명의 반도체 메모리 구조는 데이터 신호 저장 수단과, 비트 라인 및 워드 라인과 상기 데이터 저장 수단을 연결하는 억세스 트랜지스터를 포함하는 다수의 메모리 셀에 있어서, 인접한 메모리 셀끼리 비트 라인을 공유하고, 각 메모리 셀은 두 개의 워드 라인을 포함하도록 구성된 메모리 어레이와, 프리차아지 신호에 의하여 상기 다수의 비트 라인을 프리차아지시키기 위한 프리차아지 수단과, 상기 다수의 워드 라인 중에서 하나의 워드 라인을 선택하기 위한 로우 디코더와, 다수의 비트 라인 중에서 하나의 메모리 셀에 연결되는 인접하는 두 개의 비트 라인을 선택하기 위한 칼럼 디코더와, 상기 로우 디코더 및 칼럼 디코더의 동작을 제어하기 위한 다수의 어드레스 핀으로 이루어지는 것을 특징으로 한다.
상기 다수의 메모리 셀에서 비트 라인을 공유하는 인접한 메모리 셀은 서로 다른 워드 라인에 연결되는 것을 특징으로 한다.
상기 다수의 메모리 셀에서 동일한 로우(Row)에 위치한 메모리 셀은 홀수 번째의 메모리 셀은 두 개의 워드 라인 중에서 하나의 워드 라인에 연결되고, 짝수 번째의 메모리 셀은 다른 하나의 워드 라인에 연결되는 것을 특징으로 한다.
상기 프리차아지 수단은 각 비트 라인에 연결되는 다수의 PMOS 트랜지스터로 이루어져서, 상기 다수의 PMOS 트랜지스터의 드레인 단자는 모두 이어져서 전원 전압을 인가받고, 게이트 단자는 모두 이어져서 프리차아지 신호를 인가받는 것을 특징으로 한다.
상기 로우 디코더는 동일한 로우에 형성되는 두 개의 워드 라인 중에서 하나의 워드 라인을 선택하기 위하여, 칼럼 디코더에서 사용하는 다수의 어드레스 핀 중에서 하나의 어드레스 핀을 공유하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
본 발명은 인접한 메모리 셀이 비트 라인을 공유함으로써, 비트 라인 수를 절반으로 줄이고, 그에 따라 데이터 신호의 전달 속도를 증가시킬 수 있도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 구조를 도시한 것이다. 도 4를 참조하면, 본 발명의 반도체 메모리 구조는 워드 라인과 비트 라인을 포함하는 다수의 메모리 셀(211, 213, ... )로 이루어진 메모리 어레이와, 각 비트 라인에 연결된 PMOS 트랜지스터로 이루어져서, 해당하는 칼럼의 메모리 셀을 프리차아지시키기 위한 프리차아지 수단(201)과, 다수의 워드 라인(WL1, ... ) 중에서 하나의 워드 라인을 선택하기 위한 로우 디코더(210)와, 각 비트 라인(Bit1, ... )에 연결된 다수의 NMOS 트랜지스터(N201, ... )중 하나를 턴-온시켜서 하나의 비트 라인을 선택하기 위한 칼럼 디코더(220)로 이루어진다.
상기 메모리 어레이는 가로 및 세로로 연결된 다수의 메모리 셀(211, 213, ... )로 이루어지는데, 하나의 메모리 셀은 데이터 신호를 저장하기 위한 데이터 저장 수단(212, 214, ... )과 비트 라인 및 워드 라인과 상기 데이터 저장 수단을 이어주는 2 개의 NMOS 트랜지스터가 억세스 트랜지스터로 작용한다.
각 메모리 셀(211, 213, ... )은 억세스 트랜지스터에 각각 이어지는 두 개의 비트 라인을 포함하고 있는데, 인접한 메모리 셀은 두 메모리 셀 사이의 비트라인을 공유하기 때문에, 전체 비트 라인의 수는 도 2에 도시된 종래의 반도체 메모리 구조(100)에 비하여 약 1/2 정도로 감소한다.
첫 번째 로우(Row)에 배열된 메모리 셀을 예로 들면, 제 1 메모리 셀(211)에서 사용되는 제 1 및 제 2 억세스 트랜지스터(N211, N212)는 제 1 및 제 2 비트 라인(Bit1, Bit2)에 각각 연결되어 있고, 제 2 메모리 셀(213)에서 사용되는 제 3 및 제 4 억세스 트랜지스터(N213, N214)는 제 2 및 제 3 비트 라인(Bit2, Bit3)에 각각 연결되어 있기 때문에, 상기 제 1 및 제 2 메모리 셀(211, 213)은 결과적으로 제 2 비트 라인(Bit2)을 공유한다. 이와 마찬가지로, 제 2 메모리 셀(213)과 제 3 메모리 셀(215)은 제 3 비트 라인(Bit3)을 공유하기 때문에, 전체 비트 라인 수를 감소시키게 된다.
그러나, 비트 라인을 공유하는 인접한 메모리 셀에서 동시에 데이터 신호를 출력하거나, 인접한 메모리 셀에 데이터 신호를 동시에 저장하지 않도록 하기 위하여, 인접한 메모리 셀은 서로 다른 워드 라인을 사용하도록 구성하여야 한다.
즉, 각 로우(Row)를 구성하는 메모리 셀은 2 개의 워드 라인을 갖도록 형성되는데, 인접한 메모리 셀은 2 개의 워드 라인 중에서, 번갈아 가며 교대로 연결되기 때문에 비트 라인을 공유하는 메모리 셀이 동시에 턴-온되는 것을 방지하여, 데이터 신호를 두 개의 메모리 셀에 동시에 저장하거나, 두 개의 메모리 셀에서 데이터 신호가 동시에 출력되지 않도록 한다.
예를 들어, 첫 번째 로우에 형성된 메모리 셀(211, 213, ... )은 서로 번갈아 가며 제 1 및 제 2 워드 라인(WL1, WL2)에 연결되는데, 제 1 메모리 셀(211)은제 1 워드 라인(WL1)에 연결되고, 제 2 메모리 셀(213)은 제 2 워드 라인(WL2)에 연결된다. 상기와 같이, 홀수 번째 메모리 셀(211, 215, ... )은 제 1 워드 라인(WL1)에 연결하고, 짝수 번째 메모리 셀(213, 217, ... )은 제 2 워드 라인(WL2)에 연결하거나, 또는 반대로 홀수 번째 메모리 셀(211, 215, ... )을 제 2 워드 라인(WL2)에 연결하고, 짝수 번째 메모리 셀(213, 217, ... )을 제 1 워드 라인(WL1)에 연결함으로써, 비트 라인을 공유하는 인접한 메모리 셀이 동시에 턴-온되는 것을 방지하는 것이다.
상기와 같이, 비트 라인 및 워드 라인을 구성하는 이유는 비트 라인은 데이터 신호가 전송되기 때문에, 비트 라인의 수가 많을수록 비트 라인 사이의 선폭이 작아지고, 기생 커패시턴스가 증가하여 데이터 신호의 전송 속도가 저하되기 때문에, 비트 라인 수를 감소시킴으로써 데이터 처리 속도를 향상시키고자 하는 것이다. 반면에, 워드 라인은 데이터 신호를 전달하지 않고, 억세스 트랜지스터를 턴-온시키는 구동 신호를 전달하기 때문에, 워드 라인의 수를 조금 증가시킨다 하더라도 데이터 신호의 전송 속도에 큰 영향을 미치지 않기 때문이다.
상기 프리차아지 수단(201)은 각 비트 라인(Bit1, Bit2, ... )에 드레인 단자가 연결된 PMOS 트랜지스터(P201, P202, ... )로 이루어지는데, 상기 다수의 PMOS 트랜지스터(P201, P202, ... )는 게이트 단자가 서로 연결되어 프리차아지 신호(Pre)를 제공받고, 소오스 단자는 서로 연결되어 전원 전압(Vcc)에 이어진다.
결국, 전체 비트 라인의 수가 감소한 만큼 프리차아지 수단(201)을 구성하는 PMOS 트랜지스터(P201, P202, ... )의 수도 감소하게 되고, 공유 비트 라인에 이어지는 PMOS 트랜지스터는 인접함 PMOS 트랜지스터에 연결되기 때문에, 상기 다수의 PMOS 트랜지스터(P201, P202, ... )는 게이트 단자와 드레인 단자가 모두 이어지게 된다.
상기 로우 디코더(210)는 다수의 메모리 셀(211, 213, ... )에 연결되는 다수의 워드 라인(WL1, WL2, ... ) 중에서 하나의 워드 라인을 선택하기 위한 다수의 로우 어드레스 신호를 발생한다.
상기 칼럼 디코더(220)는 비트 라인에 연결된 다수의 NMOS 트랜지스터(N201, ... ) 중에서 해당하는 칼럼의 비트 라인에 연결된 NMOS 트랜지스터의 게이트 단자에 각각 칼럼 어드레스 신호(C1, ... )를 인가한다. 그리고, 상기 다수의 비트 라인(Bit1, ... )에는 데이터 신호를 메모리 셀에 저장하기 위한 입력 구동부(230)와, 메모리 셀에 저장된 데이터 신호를 증폭하여 외부로 출력하기 위한 센스 증폭부(240)가 연결되는데, 그 구성 및 동작은 상기 도 2의 경우와 동일하다.
상기와 같은 본 발명의 반도체 메모리 구조에 있어서, 8 × 8 개의 메모리 셀을 갖는 경우를 도 5에 간략하게 도시하였다. 도 5를 참조하면, 본 발명의 반도체 메모리 구조(200)는 8 × 8 개의 메모리 셀로 이루어진 메모리 어레이(250)와, 하나의 메모리 셀마다 2 개의 워드 라인이 포함되어 모두 16 개의 워드 라인 중에서 하나의 워드 라인을 선택하기 위하여, 16 개의 로우 어드레스 신호(R1, ... , R16)를 발생하는 로우 디코더(210)와, 8 개의 칼럼 어드레스 신호(C1, ... , C8)를 이용하여 상기 메모리 어레이(250)에서 하나의 메모리 셀에 연결된 비트 라인을 선택하기 위한 칼럼 디코더(220)로 이루어진다.
상기에서 로우 디코더(210)는 16 개의 로우 어드레스 신호(R1, ... , R16)를 선택하기 위하여, 종래에 사용하던 3 개의 어드레스 핀(A1, A2, A3)과, 칼럼 디코더(220)에서 사용하는 어드레스 핀(A4, A5, A6) 중에서 하나의 핀(A4)을 같이 사용한다. 그리고, 칼럼 디코더(220)는 8 개의 칼럼 어드레스 신호(C1, ... , C8)를 선택하기 위하여 상기 로우 디코더(210)와 공유하는 하나의 어드레스 핀(A4)과 나머지 다른 2 개의 어드레스 핀(A5, A6)을 사용한다.
결국, 상기와 같이 로우 디코더(210)와 칼럼 디코더(220)가 공유하는 어드레스 핀(A4)은 같은 로우(Row)에 배열된 메모리 셀의 제 1 및 제 2 워드 라인 중에서, 하나의 워드 라인을 선택하기 위하여 사용되는 것이다.
이렇게 함으로써, 다수의 메모리 셀로 이루어진 메모리 어레이에서 하나의 메모리 셀을 선택하여 데이터 신호를 저장하거나, 상기 선택된 메모리 셀로부터 데이터 신호를 출력하는 동작을 종래와 동일한 수의 어드레스 핀을 사용하여 동일하게 수행하는 반면에, 비트 라인의 수를 종래의 경우에 비해 거의 1/2 정도로 감소시키는 것이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 메모리 구조에 따르면, 비트 라인의 수를 감소시킴으로써, 비트 라인 사이의 선폭을 줄이고, 기생 커패시턴스의 크기를 감소시킬 수 있기 때문에, 데이터 신호의 전송 속도를 향상시키는 것이 가능하다.
따라서, 반도체 소자의 전체 동작 속도를 증가시킬 수 있고, 메모리 셀 사이의 오동작을 방지하여 메모리 소자의 안정적인 동작을 가능하게 한다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 데이터 저장 수단과, 비트 라인 및 워드 라인과 상기 데이터 저장 수단을 연결하는 억세스 트랜지스터를 포함하는 다수의 메모리 셀에 있어서, 인접한 메모리 셀끼리 비트 라인을 공유하고, 각 메모리 셀은 두 개의 워드 라인을 포함하도록 다수의 메모리 셀이 구성된 메모리 어레이와,
    프리차아지 신호에 의하여 상기 다수의 비트 라인을 프리차아지시키기 위한 프리차아지 수단과,
    상기 다수의 워드 라인 중에서 하나의 워드 라인을 선택하기 위한 로우 디코더와,
    메모리 셀에 저장된 데이터 신호를 증폭하여 출력하기 위한 센스 증폭부와,
    상기 로우 디코더 및 칼럼 디코더의 동작을 제어하기 위한 다수의 어드레스 핀으로 이루어지는 것을 특징으로 하는 반도체 메모리 구조.
  2. 제 1 항에 있어서, 상기 다수의 메모리 셀은
    동일한 로우(Row)에 위치한 메모리 셀에서 홀수 번째의 메모리 셀은 두 개의 워드 라인 중에서 하나의 워드 라인에 연결되고,
    짝수 번째의 메모리 셀은 나머지 하나의 워드 라인에 연결되는 것을 특징으로 하는 반도체 메모리 구조.
  3. 제 1 항에 있어서, 상기 프리차아지 수단은
    각 비트 라인에 연결되는 다수의 PMOS 트랜지스터로 이루어져서,
    상기 다수의 PMOS 트랜지스터의 드레인 단자는 모두 이어져서 전원 전압에 연결되고,
    게이트 단자는 모두 이어져서 프리차아지 신호를 인가받는 것을 특징으로 하는 반도체 메모리 구조.
  4. 제 1 항에 있어서, 상기 로우 디코더 및 칼럼 디코더는
    동일한 로우(Row)에 구성되는 두 개의 워드 라인 중에서 하나의 워드 라인을 선택하기 위하여, 다수의 어드레스 핀 중에서 하나의 어드레스 핀을 공유하는 것을 특징으로 하는 반도체 메모리 구조.
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