JPH1092181A - 半導体メモリ、半導体メモリシステム及び半導体装置 - Google Patents
半導体メモリ、半導体メモリシステム及び半導体装置Info
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- JPH1092181A JPH1092181A JP8244627A JP24462796A JPH1092181A JP H1092181 A JPH1092181 A JP H1092181A JP 8244627 A JP8244627 A JP 8244627A JP 24462796 A JP24462796 A JP 24462796A JP H1092181 A JPH1092181 A JP H1092181A
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭセルに書き込むための信号線の占有
面積が大きく、また電源投入時にはランダムなデータに
より異常な電流が流れて破損する虞れがあった。 【解決手段】 隣接する奇数カラムのメモリセルＭ１と
偶数カラムのメモリセルＭ２とで間のビット線ＢＬ２を
共有し、メモリセルＭ１はワード線ＷＬ１で選択し、メ
モリセルＭ２はワード線ＷＬ２で選択することで、ビッ
ト線の本数を減少させることができる。
面積が大きく、また電源投入時にはランダムなデータに
より異常な電流が流れて破損する虞れがあった。 【解決手段】 隣接する奇数カラムのメモリセルＭ１と
偶数カラムのメモリセルＭ２とで間のビット線ＢＬ２を
共有し、メモリセルＭ１はワード線ＷＬ１で選択し、メ
モリセルＭ２はワード線ＷＬ２で選択することで、ビッ
ト線の本数を減少させることができる。
Description
【０００１】
【発明の属する技術】本発明は半導体メモリおよびこの
半導体メモリを含む装置に係わり、特にＦＰＧＡ（FIEL
D PROGRAMMABLE GATE ARRAY ）に適用可能なものに関す
る。
半導体メモリを含む装置に係わり、特にＦＰＧＡ（FIEL
D PROGRAMMABLE GATE ARRAY ）に適用可能なものに関す
る。
【０００２】
【従来の技術】近年、各ユーザ毎の少量生産に短納期で
開発し得るＦＰＧＡと称されるＬＳＩが用いられるに至
っている。
開発し得るＦＰＧＡと称されるＬＳＩが用いられるに至
っている。
【０００３】ＦＰＧＡは、図１０に示されたように、デ
ータを格納する複数のメモリセルからなるメモリセルア
レイ１０２と、このメモリセルアレイ１０２に格納され
たデータに基づき論理動作を行うプログラム可能な論理
回路ブロック１０１とが、複数格子状に配置されたもの
と、論理回路ブロック１０１間を接続し、メモリセルア
レイに格納されたデータに基づき接続状態が切り換わる
プログラム可能な、図示されていない配線群とを有す
る。即ち、メモリセルに格納されたデータに応じて、論
理回路ブロックの機能の設定と、論理ブロック間の接続
が定義される。
ータを格納する複数のメモリセルからなるメモリセルア
レイ１０２と、このメモリセルアレイ１０２に格納され
たデータに基づき論理動作を行うプログラム可能な論理
回路ブロック１０１とが、複数格子状に配置されたもの
と、論理回路ブロック１０１間を接続し、メモリセルア
レイに格納されたデータに基づき接続状態が切り換わる
プログラム可能な、図示されていない配線群とを有す
る。即ち、メモリセルに格納されたデータに応じて、論
理回路ブロックの機能の設定と、論理ブロック間の接続
が定義される。
【０００４】図８に、ＦＰＧＡの概略構成を示す。メモ
リセルＭに書き込まれたデータに応じて、ＥＸ−ＯＲゲ
ートＥＸ１の入力データが反転又は非反転で出力され
る。あるいは、図９のように、メモリセルＭに書き込ま
れたデータに応じて、マルチプレクサＭＵＸ１の入力デ
ータ１及び２のいずれかが選択されて出力される。この
ように、メモリセルＭに書き込まれたデータによって、
機能の定義及び選択を行うことができるような回路要素
を多数組み合わせることで、より多機能で複雑な論理回
路ブロックと配線群とが構成される。
リセルＭに書き込まれたデータに応じて、ＥＸ−ＯＲゲ
ートＥＸ１の入力データが反転又は非反転で出力され
る。あるいは、図９のように、メモリセルＭに書き込ま
れたデータに応じて、マルチプレクサＭＵＸ１の入力デ
ータ１及び２のいずれかが選択されて出力される。この
ように、メモリセルＭに書き込まれたデータによって、
機能の定義及び選択を行うことができるような回路要素
を多数組み合わせることで、より多機能で複雑な論理回
路ブロックと配線群とが構成される。
【０００５】ＦＰＧＡで用いられるメモリセルとしては
絶縁破壊を利用したアンチヒューズ型と、電源を投入し
た後にその都度外部記憶装置からデータを書き込む必要
があるＳＲＡＭ型とが存在する。現在の市場では、ＳＲ
ＡＭ型のメモリセルを用いたＦＰＧＡが多数を占めてい
る。
絶縁破壊を利用したアンチヒューズ型と、電源を投入し
た後にその都度外部記憶装置からデータを書き込む必要
があるＳＲＡＭ型とが存在する。現在の市場では、ＳＲ
ＡＭ型のメモリセルを用いたＦＰＧＡが多数を占めてい
る。
【０００６】
【発明が解決しようとする課題】しかし、従来のＦＰＧ
Ａで用いられているＳＲＡＭ型のメモリセルには、通常
のメモリＬＳＩで用いられるＳＲＡＭセルとは異なっ
て、次のような二つの制約が存在した。
Ａで用いられているＳＲＡＭ型のメモリセルには、通常
のメモリＬＳＩで用いられるＳＲＡＭセルとは異なっ
て、次のような二つの制約が存在した。
【０００７】第１に、ＳＲＡＭを利用したＦＰＧＡでは
電源を投入した直後に予期されない異常な貫通電流が発
生するおそれがあるという問題があった。ＦＰＧＡ用の
メモリセルに限らず、一般のＳＲＡＭセルでは、揮発性
ゆえ電源をオフするとデータは破壊される。この後電源
をオンすると、装置内部の浮遊容量や電源電圧に乗って
いるノイズの影響によってメモリセルに「１」と「０」
のいずれのデータが保持されているのか全く不明とな
る。一般のメモリＬＳＩでは、電源投入直後に発生した
ランダムなデータが保持されたとしても、正規なデータ
を書き込んでから使用するため、ランダムなデータは他
の回路に影響を与えないので、問題は生じない。
電源を投入した直後に予期されない異常な貫通電流が発
生するおそれがあるという問題があった。ＦＰＧＡ用の
メモリセルに限らず、一般のＳＲＡＭセルでは、揮発性
ゆえ電源をオフするとデータは破壊される。この後電源
をオンすると、装置内部の浮遊容量や電源電圧に乗って
いるノイズの影響によってメモリセルに「１」と「０」
のいずれのデータが保持されているのか全く不明とな
る。一般のメモリＬＳＩでは、電源投入直後に発生した
ランダムなデータが保持されたとしても、正規なデータ
を書き込んでから使用するため、ランダムなデータは他
の回路に影響を与えないので、問題は生じない。
【０００８】ところが、ＦＰＧＡでは内部のＳＲＡＭセ
ルに電源投入時に発生したランダムなデータによって、
論理回路ブロックの機能が定義されたり、配線群の接続
状態を定義されることになる。よって、このランダムな
データによってＦＰＧＡの各機能がプログラムされた状
態となる。
ルに電源投入時に発生したランダムなデータによって、
論理回路ブロックの機能が定義されたり、配線群の接続
状態を定義されることになる。よって、このランダムな
データによってＦＰＧＡの各機能がプログラムされた状
態となる。
【０００９】ランダムなデータは論理回路ブロック、配
線群に対して予測不可能な定義を行うため、論理回路ブ
ロックの出力端子同志を接続したり、外部インタフェー
スの端子を入力端子として定義すべきところを出力端子
として定義することがある。よって、異常な貫通電流が
発生して装置内部に熱破壊が生じたり、ＦＰＧＡを組み
込んだシステムが異常動作をすることが起こり得る。
線群に対して予測不可能な定義を行うため、論理回路ブ
ロックの出力端子同志を接続したり、外部インタフェー
スの端子を入力端子として定義すべきところを出力端子
として定義することがある。よって、異常な貫通電流が
発生して装置内部に熱破壊が生じたり、ＦＰＧＡを組み
込んだシステムが異常動作をすることが起こり得る。
【００１０】このような事態を回避するためには、正規
のデータ、あるいは全てのＳＲＡＭセルに出力端子同志
の接続等を防止し得るリセットデータを、電源投入直後
に極めて短い時間で書き込む必要がある。正規のデータ
の書き込みをこのような短時間で行うことは極めて困難
である。そこで、電源投入と同時にリセットデータを書
き込む手法が考案されており、例えば米国特許第４，８
９０，２６３号公報には全ＳＲＡＭセルを強制的にリセ
ットする方法が開示されている。この方法とは、全カラ
ムのＳＲＡＭセルに「０」のデータを書き込む状態にし
ておき、全ワード線を立ち上げて「０」を書き込んでＳ
ＲＡＭセルを強制的にリセットするというものである。
のデータ、あるいは全てのＳＲＡＭセルに出力端子同志
の接続等を防止し得るリセットデータを、電源投入直後
に極めて短い時間で書き込む必要がある。正規のデータ
の書き込みをこのような短時間で行うことは極めて困難
である。そこで、電源投入と同時にリセットデータを書
き込む手法が考案されており、例えば米国特許第４，８
９０，２６３号公報には全ＳＲＡＭセルを強制的にリセ
ットする方法が開示されている。この方法とは、全カラ
ムのＳＲＡＭセルに「０」のデータを書き込む状態にし
ておき、全ワード線を立ち上げて「０」を書き込んでＳ
ＲＡＭセルを強制的にリセットするというものである。
【００１１】しかし、この方法では電源投入直後のラン
ダムなデータが各カラムあたりに「０」と「１」とが存
在する状態であると、ワード線を立ち上げた瞬間に
「１」を保持しているＳＲＡＭセルの端子から「０」を
保持しているＳＲＡＭセルの端子へ向けて、ビット線を
経由して貫通電流が流れる。特に、１つのビット線に
「１」と「０」のデータを格納しているセルが半分ずつ
存在するときには貫通電流は最大となり、熱破壊を起こ
すおそれがある。
ダムなデータが各カラムあたりに「０」と「１」とが存
在する状態であると、ワード線を立ち上げた瞬間に
「１」を保持しているＳＲＡＭセルの端子から「０」を
保持しているＳＲＡＭセルの端子へ向けて、ビット線を
経由して貫通電流が流れる。特に、１つのビット線に
「１」と「０」のデータを格納しているセルが半分ずつ
存在するときには貫通電流は最大となり、熱破壊を起こ
すおそれがある。
【００１２】ＦＰＧＡのＳＲＡＭセル特有の第２の制約
として、ＳＲＡＭにデータを書き込むための配線を少く
したいという課題がある。ＦＰＧＡでは、論理回路ブロ
ックとプログラム可能な配線群とを組み合わせて所望の
機能を実現するものである。チップ上の限られた数の論
理ブロックと配線群とにより、大規模の機能を実現する
には、ＳＲＡＭに書き込むための配線領域はなるべく小
さくし、プログラム可能な配線群の領域を大きくとる必
要がある。これにより、配線群により接続される論理回
路ブロックの結線の自由度が向上する。
として、ＳＲＡＭにデータを書き込むための配線を少く
したいという課題がある。ＦＰＧＡでは、論理回路ブロ
ックとプログラム可能な配線群とを組み合わせて所望の
機能を実現するものである。チップ上の限られた数の論
理ブロックと配線群とにより、大規模の機能を実現する
には、ＳＲＡＭに書き込むための配線領域はなるべく小
さくし、プログラム可能な配線群の領域を大きくとる必
要がある。これにより、配線群により接続される論理回
路ブロックの結線の自由度が向上する。
【００１３】図１１に、ＦＰＧＡにおける配線構造を示
す。下層１１１における配線およびトランジスタで構成
されたＳＲＡＭと論理ブロックの上部に、格子状の配線
層から成る上層１１２が位置している。この配線層に
は、ＳＲＡＭセルに書き込むための配線も含まれている
が、プログラムデータを書き込んだ後は一切使用され
ず、その後の使用段階での機能には寄与しない。従来の
ＦＰＧＡにおけるＳＲＡＭセルは、図１２に示されたよ
うに、１カラムに対して２本ずつのビット線（読み出し
書き込み線）ＢＬ１００および／ＢＬ１００が必要であ
る。
す。下層１１１における配線およびトランジスタで構成
されたＳＲＡＭと論理ブロックの上部に、格子状の配線
層から成る上層１１２が位置している。この配線層に
は、ＳＲＡＭセルに書き込むための配線も含まれている
が、プログラムデータを書き込んだ後は一切使用され
ず、その後の使用段階での機能には寄与しない。従来の
ＦＰＧＡにおけるＳＲＡＭセルは、図１２に示されたよ
うに、１カラムに対して２本ずつのビット線（読み出し
書き込み線）ＢＬ１００および／ＢＬ１００が必要であ
る。
【００１４】通常のＬＳＩプロセスにおいて、ＳＲＡＭ
セルの上層１１２に配置できる配線の本数は、カラム方
向に３ないし４本である。よって、このうちの２本がＳ
ＲＡＭセルの書き込みに用いられるとなると、プログラ
ム可能な配線群として利用できる本数は１ないし２本程
度しかないことになる。
セルの上層１１２に配置できる配線の本数は、カラム方
向に３ないし４本である。よって、このうちの２本がＳ
ＲＡＭセルの書き込みに用いられるとなると、プログラ
ム可能な配線群として利用できる本数は１ないし２本程
度しかないことになる。
【００１５】米国特許第４，７５０，１５５号公報で
は、図１３に示されるように、ＳＲＡＭセルの読み出し
書き込みに相補的なデータを用いずに、ビット線ＢＬ１
本を配置している。これにより、ＳＲＡＭ読み出し書き
込み用の配線の本数は減らすことができる。しかし、Ｓ
ＲＡＭに保持されているデータを読み出すときに、ビッ
ト線ＢＬに寄生する浮遊容量に蓄積された電荷によって
データが破壊されやすい。よって、ワード線トランジス
タＴやフリップフロップＦ／Ｆを構成するトランジスタ
の電流駆動能力の設定に対する上限が厳しく制約が大き
いという問題があった。
は、図１３に示されるように、ＳＲＡＭセルの読み出し
書き込みに相補的なデータを用いずに、ビット線ＢＬ１
本を配置している。これにより、ＳＲＡＭ読み出し書き
込み用の配線の本数は減らすことができる。しかし、Ｓ
ＲＡＭに保持されているデータを読み出すときに、ビッ
ト線ＢＬに寄生する浮遊容量に蓄積された電荷によって
データが破壊されやすい。よって、ワード線トランジス
タＴやフリップフロップＦ／Ｆを構成するトランジスタ
の電流駆動能力の設定に対する上限が厳しく制約が大き
いという問題があった。
【００１６】本発明は上記事情に鑑み、電源投入直後に
セルに生じたランダムなデータが原因で不具合が生じる
ことを防止し、またメモリセルへの書き込みに必要な配
線を減少させることが可能な半導体メモリ、半導体メモ
リシステム及びこの半導体メモリを含む半導体装置を提
供することを目的とする。
セルに生じたランダムなデータが原因で不具合が生じる
ことを防止し、またメモリセルへの書き込みに必要な配
線を減少させることが可能な半導体メモリ、半導体メモ
リシステム及びこの半導体メモリを含む半導体装置を提
供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体メモリ
は、相補的なデータが入出力される第１、第２の読み出
し書き込み端子と、前記相補的なデータの入出力を制御
するための第１、第２の読み出し書き込み制御端子とを
有し、前記第１、第２の読み出し書き込み端子から与え
られたデータを保持するメモリセルが少なくとも一つの
ロウにＮカラム配置された半導体メモリであって、カラ
ム方向に第１から第Ｎ＋１の読み出し書き込み線が配置
され、同一ロウに第１及び第２の読み出し書き込み制御
線が配置されており、同一ロウにおいて、第１カラムに
配置されたメモリセルの前記第１の読み出し書き込み端
子に前記第１の読み出し書き込み線が接続され、前記第
２の読み出し書き込み端子に前記第２の読み出し書き込
み線が接続され、第２カラムに配置されたメモリセルの
前記第１の読み出し書き込み端子に前記第２の読み出し
書き込み線が接続され、前記第２の読み出し書き込み端
子に前記第３の読み出し書き込み線が接続され、第３カ
ラムに配置されたメモリセルの前記第１の読み出し書き
込み端子に前記第３の読み出し書き込み線が接続され、
前記第２の読み出し書き込み端子に前記第４の読み出し
書き込み線が接続され、 … 、第Ｎカラムに配置され
たメモリセルの前記第１の読み出し書き込み端子に前記
第Ｎの読み出し書き込み線が接続され、前記第２の読み
出し書き込み端子に前記第Ｎ＋１の読み出し書き込み線
が接続されており、同一ロウにおいて、第１カラムに配
置されたメモリセルの前記第１、第２の読み出し書き込
み制御端子に前記第１の読み出し書き込み制御線が接続
され、第２カラムに配置されたメモリセルの前記第１、
第２の読み出し書き込み制御端子に前記第２の読み出し
書き込み線が接続され、第３カラムに配置されたメモリ
セルの前記第１、第２の読み出し書き込み端子に前記第
１の読み出し書き込み線が接続され、 … 、Ｎが奇数
である場合は第Ｎカラムに配置されたメモリセルの前記
第１、第２の読み出し書き込み端子に前記第１の読み出
し書き込み線が接続され、Ｎが偶数である場合は第Ｎカ
ラムに配置されたメモリセルの前記第１、第２の読み出
し書き込み端子に前記第２の読み出し書き込み線が接続
されていることを特徴とする。
は、相補的なデータが入出力される第１、第２の読み出
し書き込み端子と、前記相補的なデータの入出力を制御
するための第１、第２の読み出し書き込み制御端子とを
有し、前記第１、第２の読み出し書き込み端子から与え
られたデータを保持するメモリセルが少なくとも一つの
ロウにＮカラム配置された半導体メモリであって、カラ
ム方向に第１から第Ｎ＋１の読み出し書き込み線が配置
され、同一ロウに第１及び第２の読み出し書き込み制御
線が配置されており、同一ロウにおいて、第１カラムに
配置されたメモリセルの前記第１の読み出し書き込み端
子に前記第１の読み出し書き込み線が接続され、前記第
２の読み出し書き込み端子に前記第２の読み出し書き込
み線が接続され、第２カラムに配置されたメモリセルの
前記第１の読み出し書き込み端子に前記第２の読み出し
書き込み線が接続され、前記第２の読み出し書き込み端
子に前記第３の読み出し書き込み線が接続され、第３カ
ラムに配置されたメモリセルの前記第１の読み出し書き
込み端子に前記第３の読み出し書き込み線が接続され、
前記第２の読み出し書き込み端子に前記第４の読み出し
書き込み線が接続され、 … 、第Ｎカラムに配置され
たメモリセルの前記第１の読み出し書き込み端子に前記
第Ｎの読み出し書き込み線が接続され、前記第２の読み
出し書き込み端子に前記第Ｎ＋１の読み出し書き込み線
が接続されており、同一ロウにおいて、第１カラムに配
置されたメモリセルの前記第１、第２の読み出し書き込
み制御端子に前記第１の読み出し書き込み制御線が接続
され、第２カラムに配置されたメモリセルの前記第１、
第２の読み出し書き込み制御端子に前記第２の読み出し
書き込み線が接続され、第３カラムに配置されたメモリ
セルの前記第１、第２の読み出し書き込み端子に前記第
１の読み出し書き込み線が接続され、 … 、Ｎが奇数
である場合は第Ｎカラムに配置されたメモリセルの前記
第１、第２の読み出し書き込み端子に前記第１の読み出
し書き込み線が接続され、Ｎが偶数である場合は第Ｎカ
ラムに配置されたメモリセルの前記第１、第２の読み出
し書き込み端子に前記第２の読み出し書き込み線が接続
されていることを特徴とする。
【００１８】本発明の半導体メモリシステムは、前記半
導体メモリを複数備え、それぞれの前記半導体メモリが
カラム毎に有する第１、第２の読み出し書き込み制御線
は相互に接続されており、それぞれの前記半導体メモリ
の有する前記第１及び第Ｎ＋１の読み出し書き込み線
は、相互に電気的に分離している。
導体メモリを複数備え、それぞれの前記半導体メモリが
カラム毎に有する第１、第２の読み出し書き込み制御線
は相互に接続されており、それぞれの前記半導体メモリ
の有する前記第１及び第Ｎ＋１の読み出し書き込み線
は、相互に電気的に分離している。
【００１９】ここで、メモリセルはＭロウ×Ｎカラム配
置されていてもよく、また同一ロウに３本以上の読み出
し書き込み制御線が配置されていてもよい。
置されていてもよく、また同一ロウに３本以上の読み出
し書き込み制御線が配置されていてもよい。
【００２０】また、前記メモリセルは、第１の電源端子
と接地端子との間に接続された第１のインバータの出力
端子に第２の電源端子と接地端子との間に接続された第
２のインバータの入力端子が接続され、前記第２のイン
バータの出力端子に前記第１のインバータの入力端子が
接続され、前記第１のインバータの入力端子と前記第１
の読み出し書き込み端子との間に第１のワードトランジ
スタの両端が接続され、前記第１のインバータの出力端
子と前記第２の読み出し書き込み端子との間に第２のワ
ードトランジスタの両端が接続され、前記第１の読み出
し書き込み制御端子に前記第１のワードトランジスタの
ゲートが接続され、前記第２の読み出し書き込み制御端
子に前記第２のワードトランジスタのゲートが接続され
ているものであってもよい。
と接地端子との間に接続された第１のインバータの出力
端子に第２の電源端子と接地端子との間に接続された第
２のインバータの入力端子が接続され、前記第２のイン
バータの出力端子に前記第１のインバータの入力端子が
接続され、前記第１のインバータの入力端子と前記第１
の読み出し書き込み端子との間に第１のワードトランジ
スタの両端が接続され、前記第１のインバータの出力端
子と前記第２の読み出し書き込み端子との間に第２のワ
ードトランジスタの両端が接続され、前記第１の読み出
し書き込み制御端子に前記第１のワードトランジスタの
ゲートが接続され、前記第２の読み出し書き込み制御端
子に前記第２のワードトランジスタのゲートが接続され
ているものであってもよい。
【００２１】さらに、電源が投入されると、それぞれの
ロウにおける奇数カラムのメモリセルの前記第１の電源
端子に電源電圧を印加し、前記第２の電源端子に接地電
圧を印加し、前記第１、第２の読み出し書き込み制御端
子に書き込み可能な電圧を印加し、前記第１の読み出し
書き込み端子に電源電圧を印加し、前記第２の読み出し
書き込み端子に接地電圧を印加し、それぞれのロウにお
ける偶数カラムのメモリセルの前記第２の電源端子に電
源電圧を印加し、前記第１の電源端子に接地電圧を印加
し、前記第１、第２の読み出し書き込み制御端子に書き
込み可能な電圧を印加し、前記第２の読み出し書き込み
端子に電源電圧を印加し、前記第１の読み出し書き込み
端子に接地電圧を印加することで、電源投入時にはフラ
ッシュクリアを行う制御回路を備えてもよい。
ロウにおける奇数カラムのメモリセルの前記第１の電源
端子に電源電圧を印加し、前記第２の電源端子に接地電
圧を印加し、前記第１、第２の読み出し書き込み制御端
子に書き込み可能な電圧を印加し、前記第１の読み出し
書き込み端子に電源電圧を印加し、前記第２の読み出し
書き込み端子に接地電圧を印加し、それぞれのロウにお
ける偶数カラムのメモリセルの前記第２の電源端子に電
源電圧を印加し、前記第１の電源端子に接地電圧を印加
し、前記第１、第２の読み出し書き込み制御端子に書き
込み可能な電圧を印加し、前記第２の読み出し書き込み
端子に電源電圧を印加し、前記第１の読み出し書き込み
端子に接地電圧を印加することで、電源投入時にはフラ
ッシュクリアを行う制御回路を備えてもよい。
【００２２】あるいは、前記メモリセルは、電源電圧端
子と接地端子との間に両端が直列に接続された第１の抵
抗素子及び第１のＭＯＳ型トランジスタと、電源電圧端
子と接地端子との間に両端が直列に接続された第２の抵
抗素子及び第２のＭＯＳ型トランジスタと、前記第１の
抵抗素子と前記第１のＭＯＳ型トランジスタとを接続す
る第１のノードと、前記第２のＭＯＳ型トランジスタの
ゲートとに一端が接続され、他端が前記第１の読み出し
書き込み端子に接続され、ゲートが前記第１の読み出し
書き込み制御端子に接続された第１のワードトランジス
タと、前記第２の抵抗素子と前記第２のＭＯＳ型トラン
ジスタとを接続する第２のノードと、前記第１のＭＯＳ
型トランジスタのゲートとに一端が接続され、他端が前
記第２の読み出し書き込み端子に接続され、ゲートが前
記第２の読み出し書き込み制御端子に接続された第２の
ワードトランジスタとを有するものであってもよい。
子と接地端子との間に両端が直列に接続された第１の抵
抗素子及び第１のＭＯＳ型トランジスタと、電源電圧端
子と接地端子との間に両端が直列に接続された第２の抵
抗素子及び第２のＭＯＳ型トランジスタと、前記第１の
抵抗素子と前記第１のＭＯＳ型トランジスタとを接続す
る第１のノードと、前記第２のＭＯＳ型トランジスタの
ゲートとに一端が接続され、他端が前記第１の読み出し
書き込み端子に接続され、ゲートが前記第１の読み出し
書き込み制御端子に接続された第１のワードトランジス
タと、前記第２の抵抗素子と前記第２のＭＯＳ型トラン
ジスタとを接続する第２のノードと、前記第１のＭＯＳ
型トランジスタのゲートとに一端が接続され、他端が前
記第２の読み出し書き込み端子に接続され、ゲートが前
記第２の読み出し書き込み制御端子に接続された第２の
ワードトランジスタとを有するものであってもよい。
【００２３】本発明の半導体装置は、前記半導体メモリ
と、前記半導体メモリにおける前記メモリセルが格納し
ている相補的なデータを与えられて論理動作を行う論理
回路とを備える。
と、前記半導体メモリにおける前記メモリセルが格納し
ている相補的なデータを与えられて論理動作を行う論理
回路とを備える。
【００２４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２５】図１に、本発明の第１の実施の形態による
半導体メモリの構成を示す。この半導体メモリでは、１
ロウ×４カラム構成でメモリセルが配置されている。
半導体メモリの構成を示す。この半導体メモリでは、１
ロウ×４カラム構成でメモリセルが配置されている。
【００２６】同一ロウにおいて、複数のメモリセルＭ
１，Ｍ２，Ｍ３，Ｍ４が配置され、メモリセルＭ１には
ビット線（読み出し書き込み線）ＢＬ１およびＢＬ２、
メモリセルＭ２にはビット線ＢＬ２およびＢＬ３、メモ
リセルＭ３にはビット線ＢＬ３および１ＢＬ４が配置さ
れている。即ち、隣接する奇数カラムのメモリセルと偶
数カラムのメモリセルとで間に位置する１本のビット線
を共有している。ワード線（読み出し書き込み制御線）
は、１ロウアドレス当たり２本配線されている。奇数カ
ラムのメモリセルＭ１，Ｍ３はワード線ＷＬ１に接続さ
れ、偶数カラムのメモリセルＭ２，Ｍ４はワード線ＷＬ
２に接続される。このように、本実施の形態では隣接す
るカラムでビット線１本を共有し、ワード線は隣接する
カラムで異なるワード線に接続されることでアクセスを
可能にしている点に特徴がある。このような構成にする
ことで、Ｎカラム当たりＮ＋１本のビット線で足りるの
で、ビット線の本数を減らすことができる。
１，Ｍ２，Ｍ３，Ｍ４が配置され、メモリセルＭ１には
ビット線（読み出し書き込み線）ＢＬ１およびＢＬ２、
メモリセルＭ２にはビット線ＢＬ２およびＢＬ３、メモ
リセルＭ３にはビット線ＢＬ３および１ＢＬ４が配置さ
れている。即ち、隣接する奇数カラムのメモリセルと偶
数カラムのメモリセルとで間に位置する１本のビット線
を共有している。ワード線（読み出し書き込み制御線）
は、１ロウアドレス当たり２本配線されている。奇数カ
ラムのメモリセルＭ１，Ｍ３はワード線ＷＬ１に接続さ
れ、偶数カラムのメモリセルＭ２，Ｍ４はワード線ＷＬ
２に接続される。このように、本実施の形態では隣接す
るカラムでビット線１本を共有し、ワード線は隣接する
カラムで異なるワード線に接続されることでアクセスを
可能にしている点に特徴がある。このような構成にする
ことで、Ｎカラム当たりＮ＋１本のビット線で足りるの
で、ビット線の本数を減らすことができる。
【００２７】また、図１３に示されているような従来の
メモリセルとは異なり、１つのメモリセルのデータの入
出力を２本のビット線で行う。このため、メモリセルを
構成するトランジスタの電流駆動能力も一般の汎用ＳＲ
ＡＭと同様に設定することができるため、既に蓄積され
ている設計資産を利用して設計することができる。
メモリセルとは異なり、１つのメモリセルのデータの入
出力を２本のビット線で行う。このため、メモリセルを
構成するトランジスタの電流駆動能力も一般の汎用ＳＲ
ＡＭと同様に設定することができるため、既に蓄積され
ている設計資産を利用して設計することができる。
【００２８】インバータＩＮ１の出力端子にインバータ
ＩＮ２の入力端子が接続され、インバータＩＮ２の出力
端子にインバータＩＮ１の入力端子が接続されており、
フリップフロップＦ／Ｆを構成している。フリップフロ
ップＦ／Ｆの二つの入出力端子は、記憶したデータを取
り出すストレージノードに相当する。一方のストレージ
ノードとビット線ＢＬ１との間にはワード線トランジス
タＴ１の両端が接続され、他方のストレージノードとビ
ット線ＢＬ２との間にはワード線トランジスタＴ２の両
端が接続されている。ワード線トランジスタＴ１及びＴ
２のゲートは、共にワード線ＷＬ１に接続されている。
ＩＮ２の入力端子が接続され、インバータＩＮ２の出力
端子にインバータＩＮ１の入力端子が接続されており、
フリップフロップＦ／Ｆを構成している。フリップフロ
ップＦ／Ｆの二つの入出力端子は、記憶したデータを取
り出すストレージノードに相当する。一方のストレージ
ノードとビット線ＢＬ１との間にはワード線トランジス
タＴ１の両端が接続され、他方のストレージノードとビ
ット線ＢＬ２との間にはワード線トランジスタＴ２の両
端が接続されている。ワード線トランジスタＴ１及びＴ
２のゲートは、共にワード線ＷＬ１に接続されている。
【００２９】本実施の形態における書き込みおよび読み
出し動作は、以下のようである。奇数カラムのメモリセ
ルＭ１およびＭ３にデータを書き込む時は、ビット線Ｂ
Ｌ１およびＢＬ２にメモリセルＭ１に書き込むデータと
その相補的データを与え、ビット線ＢＬ３及びＢＬ４に
はメモリセルＭ３に書き込むデータとその相補的データ
を与え、ワード線ＷＬ１を立ち上げて書き込む。書き込
みが終了すると、ワード線ＷＬ１を閉じる。偶数カラム
のメモリセルＭ２およびＭ４にデータを書き込む時は、
ビット線ＢＬ２およびＢＬ３にメモリセルＭ２に書き込
むデータとその相補的データを与え、ビット線ＢＬ４及
びＢＬ５にメモリセルＭ４に書き込むデータとその相補
的データを与えて、ワード線ＷＬ２を立ち上げて書き込
む。この後、ワード線ＷＬ２を閉じる。このように、１
つのロウアドレスの複数カラムのメモリセルにデータを
書き込む場合、奇数カラムのメモリセルと偶数カラムの
メモリセルとに分けて２度書き込み動作を行う。
出し動作は、以下のようである。奇数カラムのメモリセ
ルＭ１およびＭ３にデータを書き込む時は、ビット線Ｂ
Ｌ１およびＢＬ２にメモリセルＭ１に書き込むデータと
その相補的データを与え、ビット線ＢＬ３及びＢＬ４に
はメモリセルＭ３に書き込むデータとその相補的データ
を与え、ワード線ＷＬ１を立ち上げて書き込む。書き込
みが終了すると、ワード線ＷＬ１を閉じる。偶数カラム
のメモリセルＭ２およびＭ４にデータを書き込む時は、
ビット線ＢＬ２およびＢＬ３にメモリセルＭ２に書き込
むデータとその相補的データを与え、ビット線ＢＬ４及
びＢＬ５にメモリセルＭ４に書き込むデータとその相補
的データを与えて、ワード線ＷＬ２を立ち上げて書き込
む。この後、ワード線ＷＬ２を閉じる。このように、１
つのロウアドレスの複数カラムのメモリセルにデータを
書き込む場合、奇数カラムのメモリセルと偶数カラムの
メモリセルとに分けて２度書き込み動作を行う。
【００３０】奇数カラムのメモリセルＭ１、Ｍ３に書き
込まれたデータを読み出すときは、ワード線ＷＬ１を立
ち上げる。メモリセルＭ１、Ｍ３に保持されているデー
タ及びその相補的なデータが、ビット線ＢＬ１およびＢ
Ｌ２、ＢＬ３及びＢＬ４からそれぞれ出力される。次に
ワード線ＷＬ１を閉じてワード線ＷＬ２を立ち上げる
と、メモリセルＭ２、Ｍ４にそれぞれ保持されているデ
ータ及びその相補的なデータが、ビット線ＢＬ２及びＢ
Ｌ３、ＢＬ４及びＢＬ５からそれぞれ出力される。この
ように、読み出す場合も奇数カラムと偶数カラムとで２
回に分けて行う。
込まれたデータを読み出すときは、ワード線ＷＬ１を立
ち上げる。メモリセルＭ１、Ｍ３に保持されているデー
タ及びその相補的なデータが、ビット線ＢＬ１およびＢ
Ｌ２、ＢＬ３及びＢＬ４からそれぞれ出力される。次に
ワード線ＷＬ１を閉じてワード線ＷＬ２を立ち上げる
と、メモリセルＭ２、Ｍ４にそれぞれ保持されているデ
ータ及びその相補的なデータが、ビット線ＢＬ２及びＢ
Ｌ３、ＢＬ４及びＢＬ５からそれぞれ出力される。この
ように、読み出す場合も奇数カラムと偶数カラムとで２
回に分けて行う。
【００３１】図２に、本発明の第２の実施の形態による
半導体メモリの構成を示す。第１の実施の形態では１ロ
ウアドレス当たり２本のワード線ＷＬ１、ＷＬ２を配線
し、読み出しまたは書き込み時には奇数カラムと偶数カ
ラムとで２回に分けて動作している。これに対し、本実
施の形態では１ロウアドレス当たり３本のワード線ＷＬ
１、ＷＬ２およびＷＬ３を配置している点に特徴があ
る。他のビット線ＢＬ１、ＢＬ２、…の配置およびメモ
リセルＭ１、Ｍ２、…の構成は第１の実施の形態と同様
である。
半導体メモリの構成を示す。第１の実施の形態では１ロ
ウアドレス当たり２本のワード線ＷＬ１、ＷＬ２を配線
し、読み出しまたは書き込み時には奇数カラムと偶数カ
ラムとで２回に分けて動作している。これに対し、本実
施の形態では１ロウアドレス当たり３本のワード線ＷＬ
１、ＷＬ２およびＷＬ３を配置している点に特徴があ
る。他のビット線ＢＬ１、ＢＬ２、…の配置およびメモ
リセルＭ１、Ｍ２、…の構成は第１の実施の形態と同様
である。
【００３２】本実施の形態は、読み出しおよび書き込み
時には以下のように動作する。カラム１のメモリセルＭ
１、カラム４のメモリセルＭ４、カラム７のメモリセル
Ｍ７、…を読み出しまたは書き込む時はワード線ＷＬ１
を立ち上げる。カラム２のメモリセルＭ２、カラム５の
メモリセルＭ５、カラム８のメモリセルＭ８、…を読み
出しまたは書き込む時は、ワード線ＷＬ２を立ち上げ
る。さらに、カラム３のメモリセルＭ３、カラム６のメ
モリセルＭ６、カラム９のメモリセルＭ９、…を読み出
しまたは書き込む時はワード線ＷＬ３を立ち上げる。こ
のように、読み出し又は書き込み動作を３回に分けて行
う。この第２の実施の形態においても、ビット線ＢＬの
本数はカラムの数より１本多いだけであり、従来よりも
本数を減少させることができる。
時には以下のように動作する。カラム１のメモリセルＭ
１、カラム４のメモリセルＭ４、カラム７のメモリセル
Ｍ７、…を読み出しまたは書き込む時はワード線ＷＬ１
を立ち上げる。カラム２のメモリセルＭ２、カラム５の
メモリセルＭ５、カラム８のメモリセルＭ８、…を読み
出しまたは書き込む時は、ワード線ＷＬ２を立ち上げ
る。さらに、カラム３のメモリセルＭ３、カラム６のメ
モリセルＭ６、カラム９のメモリセルＭ９、…を読み出
しまたは書き込む時はワード線ＷＬ３を立ち上げる。こ
のように、読み出し又は書き込み動作を３回に分けて行
う。この第２の実施の形態においても、ビット線ＢＬの
本数はカラムの数より１本多いだけであり、従来よりも
本数を減少させることができる。
【００３３】第１、第２の実施の形態では、ＳＲＡＭセ
ルを構成するフリップフロップＦ／ＦをＣＭＯＳ回路を
用いた二つのインバータＩＮ１およびＩＮ２で構成して
いる。これに対し、本発明の第３の実施の形態では、一
般にＲ／Ｅ（RESISTANCE/ENHANCEMENT）型と称される抵
抗素子及びエンハンスメント型トランジスタとでＳＲＡ
Ｍセルを構成している点に特徴がある。それぞれのＦ／
Ｆが、電源電圧Ｖcc端子と接地端子との間に抵抗Ｒ１及
びＮチャネルトランジスタＮ１が直列に接続され、また
これと並列に抵抗Ｒ２及びＮチャネルトランジスタＮ２
が直列に接続されている。トランジスタＮ１とＮ２とは
ドレインとゲートがクロスカップル接続されており、ト
ランジスタＮ１のドレインとビット線ＢＬ１との間にワ
ード線トランジスタＴ１の両端が接続され、トランジス
タＮ２のドレインとビット線ＢＬ２との間にワード線ト
ランジスタＴ２の両端が接続されている。ワード線ＷＬ
１及び２とビット線ＢＬ１、ＢＬ２、…の配置は、第１
の実施の形態と同様である。また、この第３の実施の形
態における読み出し書き込み動作の手順も第１の実施の
形態と同様である。
ルを構成するフリップフロップＦ／ＦをＣＭＯＳ回路を
用いた二つのインバータＩＮ１およびＩＮ２で構成して
いる。これに対し、本発明の第３の実施の形態では、一
般にＲ／Ｅ（RESISTANCE/ENHANCEMENT）型と称される抵
抗素子及びエンハンスメント型トランジスタとでＳＲＡ
Ｍセルを構成している点に特徴がある。それぞれのＦ／
Ｆが、電源電圧Ｖcc端子と接地端子との間に抵抗Ｒ１及
びＮチャネルトランジスタＮ１が直列に接続され、また
これと並列に抵抗Ｒ２及びＮチャネルトランジスタＮ２
が直列に接続されている。トランジスタＮ１とＮ２とは
ドレインとゲートがクロスカップル接続されており、ト
ランジスタＮ１のドレインとビット線ＢＬ１との間にワ
ード線トランジスタＴ１の両端が接続され、トランジス
タＮ２のドレインとビット線ＢＬ２との間にワード線ト
ランジスタＴ２の両端が接続されている。ワード線ＷＬ
１及び２とビット線ＢＬ１、ＢＬ２、…の配置は、第１
の実施の形態と同様である。また、この第３の実施の形
態における読み出し書き込み動作の手順も第１の実施の
形態と同様である。
【００３４】本発明の第４の実施の形態による半導体メ
モリシステムの構成を図４に示す。上記第１の実施の形
態による半導体メモリと同様な構成を有するメモリシス
テムＳ１、Ｓ２、…を複数個有する。そして、各メモリ
システムＳ１、Ｓ２、…間では、同一ロウにおいてはワ
ード線ＷＬ１、ＷＬ２を共有する。ビット線はシステム
Ｓ１、Ｓ２、…間で共有しておらず、システムＳ１のメ
モリセルＭ４のビット線ＢＬ５と、これと隣接するシス
テムＳ２のメモリセルＭ１１のビット線ＢＬ１１とは電
気的に分離している。
モリシステムの構成を図４に示す。上記第１の実施の形
態による半導体メモリと同様な構成を有するメモリシス
テムＳ１、Ｓ２、…を複数個有する。そして、各メモリ
システムＳ１、Ｓ２、…間では、同一ロウにおいてはワ
ード線ＷＬ１、ＷＬ２を共有する。ビット線はシステム
Ｓ１、Ｓ２、…間で共有しておらず、システムＳ１のメ
モリセルＭ４のビット線ＢＬ５と、これと隣接するシス
テムＳ２のメモリセルＭ１１のビット線ＢＬ１１とは電
気的に分離している。
【００３５】図５（ａ）及び（ｂ）に、本発明の第５の
実施の形態による半導体メモリの構成を示す。この実施
の形態は、電源投入時に強制的にリセットする機能を有
する点に特徴がある。１つのＳＲＡＭセルが、図５
（ａ）に示されたように二つのインバータＩＮ１及びＩ
Ｎ２と、ワード線トランジスタＴ１及びＴ２とで構成さ
れている。インバータＩＮ１は、電源端子１と接地端子
との間にＰチャネルトランジスタＰ１とＮチャネルトラ
ンジスタＮ３が直列に接続され、インバータＩＮ２は電
源端子２と接地端子との間にＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ４が直列に接続されてい
る。トランジスタＰ１及びＮ３のゲートはストレージノ
ード３に相当し、トランジスタＰ２とトランジスタＮ４
の接続ノード及びトランジスタＴ２の一端に接続され、
トランジスタＰ２及びＮ４のゲートはストレージノード
４に相当し、トランジスタＰ１とトランジスタＮ３の接
続ノード及びトランジスタＴ１の一端に接続されてい
る。
実施の形態による半導体メモリの構成を示す。この実施
の形態は、電源投入時に強制的にリセットする機能を有
する点に特徴がある。１つのＳＲＡＭセルが、図５
（ａ）に示されたように二つのインバータＩＮ１及びＩ
Ｎ２と、ワード線トランジスタＴ１及びＴ２とで構成さ
れている。インバータＩＮ１は、電源端子１と接地端子
との間にＰチャネルトランジスタＰ１とＮチャネルトラ
ンジスタＮ３が直列に接続され、インバータＩＮ２は電
源端子２と接地端子との間にＰチャネルトランジスタＰ
２とＮチャネルトランジスタＮ４が直列に接続されてい
る。トランジスタＰ１及びＮ３のゲートはストレージノ
ード３に相当し、トランジスタＰ２とトランジスタＮ４
の接続ノード及びトランジスタＴ２の一端に接続され、
トランジスタＰ２及びＮ４のゲートはストレージノード
４に相当し、トランジスタＰ１とトランジスタＮ３の接
続ノード及びトランジスタＴ１の一端に接続されてい
る。
【００３６】ストレージノード３及び４は、このメモリ
セルに格納された相補的なデータを出力する端子であっ
て、ＦＰＧＡの論理回路ブロックの機能や、プログラム
可能な配線群の機能を定義するための制御信号として用
いられる。例えば、図８に示されたＥＸ−ＯＲゲートＥ
Ｘ１の一方の入力端子、あるいは図９に示されたマルチ
プレクサＭＵＸ１の一方の入力端子に、ストレージノー
ド３、４のいずれか一方が接続される。
セルに格納された相補的なデータを出力する端子であっ
て、ＦＰＧＡの論理回路ブロックの機能や、プログラム
可能な配線群の機能を定義するための制御信号として用
いられる。例えば、図８に示されたＥＸ−ＯＲゲートＥ
Ｘ１の一方の入力端子、あるいは図９に示されたマルチ
プレクサＭＵＸ１の一方の入力端子に、ストレージノー
ド３、４のいずれか一方が接続される。
【００３７】図５（ｂ）に示された制御回路１０は、電
源端子１１及び接地端子１２にそれぞれ電源電圧Ｖccと
接地電圧Ｖssが印加されると、その直後にメモリセルの
電源端子１に電源電圧Ｖcc、電源端子２に接地電圧Ｖs
s、ビット線ＢＬ１に電源電圧Ｖcc、ビット線ＢＬ２に
接地電圧Ｖss、ワード線ＷＬ１には電源電圧Ｖccを供給
する。これにより、このＳＲＡＭセルには電源投入直後
にリセットデータが書き込まれる。このリセットデータ
は、ストレージノード３からは接地電圧Ｖss、ストレー
ジノード４からは電源電圧Ｖccが出力される状態に相当
する。
源端子１１及び接地端子１２にそれぞれ電源電圧Ｖccと
接地電圧Ｖssが印加されると、その直後にメモリセルの
電源端子１に電源電圧Ｖcc、電源端子２に接地電圧Ｖs
s、ビット線ＢＬ１に電源電圧Ｖcc、ビット線ＢＬ２に
接地電圧Ｖss、ワード線ＷＬ１には電源電圧Ｖccを供給
する。これにより、このＳＲＡＭセルには電源投入直後
にリセットデータが書き込まれる。このリセットデータ
は、ストレージノード３からは接地電圧Ｖss、ストレー
ジノード４からは電源電圧Ｖccが出力される状態に相当
する。
【００３８】仮に電源投入段階で、このＳＲＡＭにスト
レージノード３から電源電圧Ｖccが出力される論理
「１」のデータが書き込まれた状態にあったとしても、
制御回路１０によって上述したリセット動作が行われる
ことで、このデータ「１」を保持しているインバータＩ
Ｎ２の電源端子２が接地レベルまで引き下げられる。こ
れにより、データ「１」を保持しているインバータＩＮ
２への電源電圧Ｖccの供給が停止されるので、リセット
動作でビット線ＢＬ２に印加される電源電圧Ｖccとの衝
突を防止することができる。
レージノード３から電源電圧Ｖccが出力される論理
「１」のデータが書き込まれた状態にあったとしても、
制御回路１０によって上述したリセット動作が行われる
ことで、このデータ「１」を保持しているインバータＩ
Ｎ２の電源端子２が接地レベルまで引き下げられる。こ
れにより、データ「１」を保持しているインバータＩＮ
２への電源電圧Ｖccの供給が停止されるので、リセット
動作でビット線ＢＬ２に印加される電源電圧Ｖccとの衝
突を防止することができる。
【００３９】図６は、この図５に示されたＳＲＡＭセル
を２ロウ×２カラムのマトリクス状に配置した構成を示
したものである。先ず、各ＳＲＡＭセルＭ１１、Ｍ１
２，Ｍ２１、Ｍ２２にデータを書き込む動作及び読み出
す動作について述べる。
を２ロウ×２カラムのマトリクス状に配置した構成を示
したものである。先ず、各ＳＲＡＭセルＭ１１、Ｍ１
２，Ｍ２１、Ｍ２２にデータを書き込む動作及び読み出
す動作について述べる。
【００４０】ＳＲＡＭセルＭ１１に書き込む場合、デー
タをビット線ＢＬ１に与え、相補的なデータをビット線
ＢＬ２に与える。ワード線ＷＬ１を立ち上げてデータを
書き込み、終了するとワード線ＷＬ１を閉じる。
タをビット線ＢＬ１に与え、相補的なデータをビット線
ＢＬ２に与える。ワード線ＷＬ１を立ち上げてデータを
書き込み、終了するとワード線ＷＬ１を閉じる。
【００４１】ＳＲＡＭセルＭ１２に書き込む場合、デー
タをビット線ＢＬ２に与え、相補的なデータをビット線
ＢＬ３に与える。ワード線ＷＬ２を立ち上げてデータを
書き込み、ワード線ＷＬ３を閉じる。
タをビット線ＢＬ２に与え、相補的なデータをビット線
ＢＬ３に与える。ワード線ＷＬ２を立ち上げてデータを
書き込み、ワード線ＷＬ３を閉じる。
【００４２】ＳＲＡＭセルＭ２１に書き込む場合、デー
タをビット線ＢＬ１に与え、相補的なデータをビット線
ＢＬ２に与え、ワード線ＷＬ３を立ち上げてデータを書
き込む。書き込みが終了すると、ワード線ＷＬ３を閉じ
る。
タをビット線ＢＬ１に与え、相補的なデータをビット線
ＢＬ２に与え、ワード線ＷＬ３を立ち上げてデータを書
き込む。書き込みが終了すると、ワード線ＷＬ３を閉じ
る。
【００４３】ＳＲＡＭセルＭ２２に書き込む場合、デー
タをビット線ＢＬ２に与え、相補的なデータをビット線
ＢＬ３に与える。ワード線ＷＬ４を立ち上げてデータを
書き込み、ワード線ＷＬ４を閉じる。
タをビット線ＢＬ２に与え、相補的なデータをビット線
ＢＬ３に与える。ワード線ＷＬ４を立ち上げてデータを
書き込み、ワード線ＷＬ４を閉じる。
【００４４】次に、この図６に示された半導体メモリに
電源投入時にリセットを行う動作について説明する。各
ＳＲＡＭセルの電源端子１に電源電圧Ｖcc、電源端子２
に接地電圧Ｖssを印加し、奇数のビット線ＢＬ１、ＢＬ
３に電源電圧Ｖcc、偶数のビット線ＢＬ２に接地電圧Ｖ
ssを印加し、全てのワード線ＷＬ１〜ＷＬ４には電源電
圧Ｖccを印加する。これにより、電源投入直後にリセッ
トデータが全てのＳＲＡＭセルに書き込まれる。具体的
には、奇数カラムのＳＲＡＭセルＭ１１、Ｍ２１には論
理「１」のデータが書き込まれ、偶数カラムのＳＲＡＭ
セルＭ１２、Ｍ２２には論理「０」のデータが書き込ま
れる。仮に、リセットの直前に奇数カラムのＳＲＡＭセ
ルＭ１１、Ｍ１２に論理「０」のデータが保持され、偶
数カラムのＳＲＡＭセルＭ１２、Ｍ２２に論理「１」の
データが保持されていたとしても、このデータを保持し
ているインバータ２又は１への電源電圧Ｖccの供給が絶
たれるため、ビット線を経由して入力されるリセットデ
ータとの衝突が防止される。
電源投入時にリセットを行う動作について説明する。各
ＳＲＡＭセルの電源端子１に電源電圧Ｖcc、電源端子２
に接地電圧Ｖssを印加し、奇数のビット線ＢＬ１、ＢＬ
３に電源電圧Ｖcc、偶数のビット線ＢＬ２に接地電圧Ｖ
ssを印加し、全てのワード線ＷＬ１〜ＷＬ４には電源電
圧Ｖccを印加する。これにより、電源投入直後にリセッ
トデータが全てのＳＲＡＭセルに書き込まれる。具体的
には、奇数カラムのＳＲＡＭセルＭ１１、Ｍ２１には論
理「１」のデータが書き込まれ、偶数カラムのＳＲＡＭ
セルＭ１２、Ｍ２２には論理「０」のデータが書き込ま
れる。仮に、リセットの直前に奇数カラムのＳＲＡＭセ
ルＭ１１、Ｍ１２に論理「０」のデータが保持され、偶
数カラムのＳＲＡＭセルＭ１２、Ｍ２２に論理「１」の
データが保持されていたとしても、このデータを保持し
ているインバータ２又は１への電源電圧Ｖccの供給が絶
たれるため、ビット線を経由して入力されるリセットデ
ータとの衝突が防止される。
【００４５】図７に、本発明の第６の実施の形態による
半導体メモリの構成を示す。マトリクス状にＳＲＡＭセ
ルＭ１１、Ｍ１２、…が配置され、このＳＲＡＭセルに
データを書き込み又は読み出すための周辺回路として、
アドレス発生回路３１、二つのＡＮＤ回路を含む選択ゲ
ート、二つのＯＲ回路を含む３２及び３３、リセット機
能付きのレジスタ及びセンスアンプ５１〜５４が配置さ
れている。
半導体メモリの構成を示す。マトリクス状にＳＲＡＭセ
ルＭ１１、Ｍ１２、…が配置され、このＳＲＡＭセルに
データを書き込み又は読み出すための周辺回路として、
アドレス発生回路３１、二つのＡＮＤ回路を含む選択ゲ
ート、二つのＯＲ回路を含む３２及び３３、リセット機
能付きのレジスタ及びセンスアンプ５１〜５４が配置さ
れている。
【００４６】アドレス発生回路３１は、読み出し又は書
き込み時に選択すべきロウアドレスを発生するものであ
る。ロウアドレスが発生されると、選択ゲート３２の一
方の入力端子に入力される。選択ゲート３２の他方の入
力端子には、制御線４１及び４２からの信号が入力され
る。制御線４１及び４２に入力される信号は、同一ロウ
における奇数カラムと偶数カラムのいずれかを選択する
ためのもので、相補的な関係にある。選択ゲート３３
は、選択ゲート３２に優先して、電源投入時に強制的に
リセットデータを書き込むためのゲートであり、制御線
４３より論理「１」のデータが入力されると各ロウの全
てのワード線ＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４、Ｗ
Ｌ５及びＷＬ６、ＷＬ及びＷＬ８が開いて書き込み状態
になる。
き込み時に選択すべきロウアドレスを発生するものであ
る。ロウアドレスが発生されると、選択ゲート３２の一
方の入力端子に入力される。選択ゲート３２の他方の入
力端子には、制御線４１及び４２からの信号が入力され
る。制御線４１及び４２に入力される信号は、同一ロウ
における奇数カラムと偶数カラムのいずれかを選択する
ためのもので、相補的な関係にある。選択ゲート３３
は、選択ゲート３２に優先して、電源投入時に強制的に
リセットデータを書き込むためのゲートであり、制御線
４３より論理「１」のデータが入力されると各ロウの全
てのワード線ＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４、Ｗ
Ｌ５及びＷＬ６、ＷＬ及びＷＬ８が開いて書き込み状態
になる。
【００４７】レジスタ及びセンスアンプ５１及び５３
は、奇数カラムが選択されたときに対応するビット線Ｂ
Ｌ１およびＢＬ２、ＢＬ３およびＢＬ４を立ち上げ、レ
ジスタ及びセンスアンプ５２及び５４は、偶数カラムが
選択されたときに対応するビット線ＢＬ２およびＢＬ
３、ＢＬ４およびＢＬ５を選択する。この奇数カラムと
偶数カラムとの選択は、制御線６１及び６２に入力され
る相補的なデータによって決定される。制御線６３は、
レジスタ及びセンスアンプ５１〜５４のクリア端子ＣＬ
に接続されており、論理「１」の信号が入力されると制
御線５１及び５２に優先して上記リセットデータを書き
込むためのデータを全てのビット線ＢＬ１〜ＢＬ４に印
加する。
は、奇数カラムが選択されたときに対応するビット線Ｂ
Ｌ１およびＢＬ２、ＢＬ３およびＢＬ４を立ち上げ、レ
ジスタ及びセンスアンプ５２及び５４は、偶数カラムが
選択されたときに対応するビット線ＢＬ２およびＢＬ
３、ＢＬ４およびＢＬ５を選択する。この奇数カラムと
偶数カラムとの選択は、制御線６１及び６２に入力され
る相補的なデータによって決定される。制御線６３は、
レジスタ及びセンスアンプ５１〜５４のクリア端子ＣＬ
に接続されており、論理「１」の信号が入力されると制
御線５１及び５２に優先して上記リセットデータを書き
込むためのデータを全てのビット線ＢＬ１〜ＢＬ４に印
加する。
【００４８】フラッシュクリア時以外のときは、制御線
４３及び６３には論理「０」のデータが入力される。書
き込み時には、アドレス発生回路３１からいずれか一つ
のロウアドレスを選択する信号が生成されて、選択ゲー
ト３２に入力される。制御線４１及び４２に奇数カラム
又は偶数カラムのいずれかを選択する信号が入力され、
選択ゲート３２に与えられて、選択されたロウアドレス
の奇数カラムまたは偶数カラムが選択される。制御線６
１及び６２に、選択されたカラムのレジスタ及びセンス
アンプ５１〜５４が活性化される信号が入力される。こ
れにより、レジスタ及びセンスアンプから入力されたデ
ータが選択されたロウの奇数または偶数カラムのＳＲＡ
Ｍセルに書き込まれる。このような書き込み動作を、各
ロウ毎に奇数カラムと偶数カラムとで２回ずつ行う。
４３及び６３には論理「０」のデータが入力される。書
き込み時には、アドレス発生回路３１からいずれか一つ
のロウアドレスを選択する信号が生成されて、選択ゲー
ト３２に入力される。制御線４１及び４２に奇数カラム
又は偶数カラムのいずれかを選択する信号が入力され、
選択ゲート３２に与えられて、選択されたロウアドレス
の奇数カラムまたは偶数カラムが選択される。制御線６
１及び６２に、選択されたカラムのレジスタ及びセンス
アンプ５１〜５４が活性化される信号が入力される。こ
れにより、レジスタ及びセンスアンプから入力されたデ
ータが選択されたロウの奇数または偶数カラムのＳＲＡ
Ｍセルに書き込まれる。このような書き込み動作を、各
ロウ毎に奇数カラムと偶数カラムとで２回ずつ行う。
【００４９】読み出し時には、同様に読み出すべきＳＲ
ＡＭセルが存在するロウアドレスがアドレス発生回路３
１により生成され、また奇数カラムまたは偶数カラムを
選択する信号が制御線４１及び４２より選択ゲート３２
に与えられる。選択された奇数または偶数カラムのレジ
スタ及びセンスアンプ５１〜５４が制御線６１及び６２
により活性化され、選択されたＳＲＡＭセルから読み出
されたデータが出力される。
ＡＭセルが存在するロウアドレスがアドレス発生回路３
１により生成され、また奇数カラムまたは偶数カラムを
選択する信号が制御線４１及び４２より選択ゲート３２
に与えられる。選択された奇数または偶数カラムのレジ
スタ及びセンスアンプ５１〜５４が制御線６１及び６２
により活性化され、選択されたＳＲＡＭセルから読み出
されたデータが出力される。
【００５０】電源投入時にフラッシュクリアを行う場合
は、制御線４３より論理「１」のデータが選択ゲート３
３に入力されて全てのワード線ＷＬ〜ＷＬ８が立ち上が
り、制御線６３より論理「１」の信号がレジスタ及びセ
ンスアンプ５１〜５４のクリア端子に入力されてリセッ
トデータが各ビット線ＢＬ１〜ＢＬ５に入力される。こ
れにより、一括してクリア動作が行われる。
は、制御線４３より論理「１」のデータが選択ゲート３
３に入力されて全てのワード線ＷＬ〜ＷＬ８が立ち上が
り、制御線６３より論理「１」の信号がレジスタ及びセ
ンスアンプ５１〜５４のクリア端子に入力されてリセッ
トデータが各ビット線ＢＬ１〜ＢＬ５に入力される。こ
れにより、一括してクリア動作が行われる。
【００５１】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、図１、図
２、あるいは図７等に示されたＳＲＡＭセルの配列数は
一例に過ぎず、少なくとも１つのロウに２つ以上のカラ
ムのセルが配置されるものには本発明を適用することが
できる。
て、本発明を限定するものではない。例えば、図１、図
２、あるいは図７等に示されたＳＲＡＭセルの配列数は
一例に過ぎず、少なくとも１つのロウに２つ以上のカラ
ムのセルが配置されるものには本発明を適用することが
できる。
【００５２】ＦＰＧＡの論理回路としては、図８にＥＸ
−ＯＲゲート、図９にマルチプレクサが示されている
が、ＳＲＡＭセルに保持されたデータを与えられて論理
動作を行うものであれば、他のいかなる論理回路にも本
発明を適用することができる。また、ＦＰＧＡに含まれ
るプログラム可能な配線群は、図示されていないが、Ｓ
ＲＡＭセルに保持されたデータを与えられて接続関係が
替わるものには、本発明を適用することができる。
−ＯＲゲート、図９にマルチプレクサが示されている
が、ＳＲＡＭセルに保持されたデータを与えられて論理
動作を行うものであれば、他のいかなる論理回路にも本
発明を適用することができる。また、ＦＰＧＡに含まれ
るプログラム可能な配線群は、図示されていないが、Ｓ
ＲＡＭセルに保持されたデータを与えられて接続関係が
替わるものには、本発明を適用することができる。
【００５３】
【発明の効果】以上説明したように、本発明の半導体メ
モリ、メモリシステム及び半導体装置によれば、同一ロ
ウにおいて隣接するカラムのビット線を共有し、隣接す
るカラムの選択は異なるワード線により行うことで、ビ
ット線の本数を減少させることができる。また、電源投
入直後に全セルにリセットデータを書き込むフラッシュ
クリア動作を行うことで、ランダムなデータがセルに発
生してこのデータにより定義された論理回路や配線群に
異常な電流が発生するのが防止され、異常動作や故障が
回避される。
モリ、メモリシステム及び半導体装置によれば、同一ロ
ウにおいて隣接するカラムのビット線を共有し、隣接す
るカラムの選択は異なるワード線により行うことで、ビ
ット線の本数を減少させることができる。また、電源投
入直後に全セルにリセットデータを書き込むフラッシュ
クリア動作を行うことで、ランダムなデータがセルに発
生してこのデータにより定義された論理回路や配線群に
異常な電流が発生するのが防止され、異常動作や故障が
回避される。
【図１】本発明の第１の実施の形態による半導体メモリ
の構成を示す回路図。
の構成を示す回路図。
【図２】本発明の第２の実施の形態による半導体メモリ
の構成を示す回路図。
の構成を示す回路図。
【図３】本発明の第３の実施の形態による半導体メモリ
の構成を示す回路図。
の構成を示す回路図。
【図４】本発明の第４の実施の形態による半導体メモリ
システムの構成を示す回路図。
システムの構成を示す回路図。
【図５】本発明の第５の実施の形態による半導体メモリ
の構成を示す回路図。
の構成を示す回路図。
【図６】図５（ａ）に示された半導体メモリを２ロウ×
２カラムに配置した構成を示す回路図。
２カラムに配置した構成を示す回路図。
【図７】本発明の第６の実施の形態による半導体メモリ
の構成を示す回路図。
の構成を示す回路図。
【図８】本発明の半導体メモリのＳＲＡＭセルから出力
されたデータを与えられて出力が変化する論理回路を示
した回路図。
されたデータを与えられて出力が変化する論理回路を示
した回路図。
【図９】本発明の半導体メモリのＳＲＡＭセルから出力
されたデータを与えられて出力が変化する他の論理回路
を示した回路図。
されたデータを与えられて出力が変化する他の論理回路
を示した回路図。
【図１０】一般のＦＰＧＡにおける論理回路ブロックと
ＳＲＡＭメモリとを示したブロック図。
ＳＲＡＭメモリとを示したブロック図。
【図１１】一般のＦＰＧＡにおける２層の配線構造を示
した斜視図。
した斜視図。
【図１２】従来のＦＰＧＡにおけるＳＲＡＭセルの構成
を示した回路図。
を示した回路図。
【図１３】従来のＦＰＧＡにおける他のＳＲＡＭセルの
構成を示した回路図。
構成を示した回路図。
１０ 制御回路 １１ 電源端子 １２ 接地端子 ３１ アドレス発生回路 ３２、３３ 選択ゲート ４１〜４３ 制御線 ５１〜５４ レジスタ及びセンスアンプ ６１〜６３ 制御線 ＢＬ１〜ＢＬ５、ＢＬ１１〜ＢＬ１３ ビット線 Ｍ１〜Ｍ４、Ｍ１１，Ｍ１２、Ｍ２１、Ｍ２２ ＳＲＡ
Ｍセル ＩＮ１〜ＩＮ２ インバータ Ｔ１、Ｔ２ ワード線トランジスタ ＷＬ１〜ＷＬ８ ワード線 ＥＸ１ ＥＸ−ＯＲゲート ＭＵＸ１ マルチプレクサ Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｐ１〜Ｐ２ Ｐチャネルトランジスタ Ｒ１、Ｒ２ 抵抗
Ｍセル ＩＮ１〜ＩＮ２ インバータ Ｔ１、Ｔ２ ワード線トランジスタ ＷＬ１〜ＷＬ８ ワード線 ＥＸ１ ＥＸ−ＯＲゲート ＭＵＸ１ マルチプレクサ Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｐ１〜Ｐ２ Ｐチャネルトランジスタ Ｒ１、Ｒ２ 抵抗
Claims (12)
- 【請求項１】相補的なデータが入出力される第１、第２
の読み出し書き込み端子と、前記相補的なデータの入出
力を制御するための第１、第２の読み出し書き込み制御
端子とを有し、前記第１、第２の読み出し書き込み端子
から与えられたデータを保持するメモリセルが少なくと
も一つのロウにＮ（Ｎは３以上の整数）カラム配置され
た半導体メモリであって、 カラム方向に第１から第Ｎ＋１の読み出し書き込み線が
配置され、同一ロウに第１及び第２の読み出し書き込み
制御線が配置されており、 同一ロウにおいて、第１カラムに配置されたメモリセル
の前記第１の読み出し書き込み端子に前記第１の読み出
し書き込み線が接続され、前記第２の読み出し書き込み
端子に前記第２の読み出し書き込み線が接続され、第２
カラムに配置されたメモリセルの前記第１の読み出し書
き込み端子に前記第２の読み出し書き込み線が接続さ
れ、前記第２の読み出し書き込み端子に前記第３の読み
出し書き込み線が接続され、第３カラムに配置されたメ
モリセルの前記第１の読み出し書き込み端子に前記第３
の読み出し書き込み線が接続され、前記第２の読み出し
書き込み端子に前記第４の読み出し書き込み線が接続さ
れ、 … 、第Ｎカラムに配置されたメモリセルの前記
第１の読み出し書き込み端子に前記第Ｎの読み出し書き
込み線が接続され、前記第２の読み出し書き込み端子に
前記第Ｎ＋１の読み出し書き込み線が接続されており、 同一ロウにおいて、第１カラムに配置されたメモリセル
の前記第１、第２の読み出し書き込み制御端子に前記第
１の読み出し書き込み制御線が接続され、第２カラムに
配置されたメモリセルの前記第１、第２の読み出し書き
込み制御端子に前記第２の読み出し書き込み線が接続さ
れ、第３カラムに配置されたメモリセルの前記第１、第
２の読み出し書き込み端子に前記第１の読み出し書き込
み線が接続され、 … 、Ｎが奇数である場合は第Ｎカ
ラムに配置されたメモリセルの前記第１、第２の読み出
し書き込み端子に前記第１の読み出し書き込み線が接続
され、Ｎが偶数である場合は第Ｎカラムに配置されたメ
モリセルの前記第１、第２の読み出し書き込み端子に前
記第２の読み出し書き込み線が接続されていることを特
徴とする半導体メモリ。 - 【請求項２】請求項１記載の前記半導体メモリを複数備
える半導体メモリシステムであって、 それぞれの前記半導体メモリがカラム毎に有する第１、
第２の読み出し書き込み制御線は相互に接続されてお
り、 それぞれの前記半導体メモリの有する前記第１及び第Ｎ
＋１の読み出し書き込み線は、相互に電気的に分離して
いることを特徴とする半導体メモリシステム。 - 【請求項３】相補的なデータが入出力される第１、第２
の読み出し書き込み端子と、前記相補的なデータの入出
力を制御するための第１、第２の読み出し書き込み制御
端子とを有し、前記第１、第２の読み出し書き込み端子
から与えられたデータを保持するメモリセルが少なくと
も一つのロウにＮ（Ｎは３以上の整数）カラム配置され
た半導体メモリであって、 カラム方向に第１から第Ｎ＋１の読み出し書き込み線が
配置され、同一ロウに第１から第Ｊ（Ｊは３以上の整
数）の読み出し書き込み制御線が配置されており、 同一ロウにおいて、第１カラムに配置されたメモリセル
の前記第１の読み出し書き込み端子に前記第１の読み出
し書き込み線が接続され、前記第２の読み出し書き込み
端子に前記第２の読み出し書き込み線が接続され、第２
カラムに配置されたメモリセルの前記第１の読み出し書
き込み端子に前記第２の読み出し書き込み線が接続さ
れ、前記第２の読み出し書き込み端子に前記第３の読み
出し書き込み線が接続され、第３カラムに配置されたメ
モリセルの前記第１の読み出し書き込み端子に前記第３
の読み出し書き込み線が接続され、前記第２の読み出し
書き込み端子に前記第４の読み出し書き込み線が接続さ
れ、 … 、第Ｎカラムに配置されたメモリセルの前記
第１の読み出し書き込み端子に前記第Ｎの読み出し書き
込み線が接続され、前記第２の読み出し書き込み端子に
前記第Ｎ＋１の読み出し書き込み線が接続されており、 同一ロウにおいて、第１カラムに配置されたメモリセル
の前記第１、第２の読み出し書き込み制御端子に前記第
１の読み出し書き込み制御線が接続され、第２カラムに
配置されたメモリセルの前記第１、第２の読み出し書き
込み制御端子に前記第２の読み出し書き込み線が接続さ
れ、第３カラムに配置されたメモリセルの前記第Ｊの読
み出し書き込み端子に前記第１の読み出し書き込み線が
接続され、 … 、ＮをＪで除算した余りが１である場
合は第Ｎカラムに配置されたメモリセルの前記第１、第
２の読み出し書き込み端子に前記第１の読み出し書き込
み線が接続され、ＮをＪで除算した余りが２である場合
は第Ｎカラムに配置されたメモリセルの前記第１、第２
の読み出し書き込み端子に前記第２の読み出し書き込み
線が接続され、 … 、ＮをＪで除算した余りが０であ
る場合は第Ｎカラムに配置されたメモリセルの前記第
１、第２の読み出し書き込み端子に前記第Ｊの読み出し
書き込み線が接続されていることを特徴とする半導体メ
モリ。 - 【請求項４】請求項３記載の前記半導体メモリを複数備
える半導体メモリシステムであって、 それぞれの前記半導体メモリがカラム毎に有する第１、
第２、 … 、第Ｊの読み出し書き込み制御線は相互に
接続されており、 それぞれの前記半導体メモリの有する前記第１及び第Ｎ
＋１の読み出し書き込み線は、相互に電気的に分離して
いることを特徴とする半導体メモリシステム。 - 【請求項５】相補的なデータが入出力される第１、第２
の読み出し書き込み端子と、前記相補的なデータの入出
力を制御するための第１、第２の読み出し書き込み制御
端子とを有し、前記第１、第２の読み出し書き込み端子
から与えられたデータを保持するメモリセルが、Ｍ（Ｍ
は２以上の整数）ロウ×Ｎ（Ｎは３以上の整数）カラム
配置された半導体メモリであって、 カラム方向に第１から第Ｎ＋１の読み出し書き込み線が
配置され、それぞれのロウに第１及び第２の読み出し書
き込み制御線が配置されており、 それぞれのロウにおいて、第１カラムに配置されたメモ
リセルの前記第１の読み出し書き込み端子に前記第１の
読み出し書き込み線が接続され、前記第２の読み出し書
き込み端子に前記第２の読み出し書き込み線が接続さ
れ、第２カラムに配置されたメモリセルの前記第１の読
み出し書き込み端子に前記第２の読み出し書き込み線が
接続され、前記第２の読み出し書き込み端子に前記第３
の読み出し書き込み線が接続され、第３カラムに配置さ
れたメモリセルの前記第１の読み出し書き込み端子に前
記第３の読み出し書き込み線が接続され、前記第２の読
み出し書き込み端子に前記第４の読み出し書き込み線が
接続され、 … 、第Ｎカラムに配置されたメモリセル
の前記第１の読み出し書き込み端子に前記第Ｎの読み出
し書き込み線が接続され、前記第２の読み出し書き込み
端子に前記第Ｎ＋１の読み出し書き込み線が接続されて
おり、 それぞれのロウにおいて、第１カラムに配置されたメモ
リセルの前記第１、第２の読み出し書き込み制御端子に
前記第１の読み出し書き込み制御線が接続され、第２カ
ラムに配置されたメモリセルの前記第１、第２の読み出
し書き込み制御端子に前記第２の読み出し書き込み線が
接続され、第３カラムに配置されたメモリセルの前記第
１、第２の読み出し書き込み端子に前記第１の読み出し
書き込み線が接続され、 … 、Ｎが奇数である場合は
第Ｎカラムに配置されたメモリセルの前記第１、第２の
読み出し書き込み端子に前記第１の読み出し書き込み線
が接続され、Ｎが偶数である場合は第Ｎカラムに配置さ
れたメモリセルの前記第１、第２の読み出し書き込み端
子に前記第２の読み出し書き込み線が接続されているこ
とを特徴とする半導体メモリ。 - 【請求項６】請求項５記載の前記半導体メモリを複数備
える半導体メモリシステムであって、 それぞれの前記半導体メモリがカラム毎に有する第１、
第２の読み出し書き込み制御線は相互に接続されてお
り、 それぞれの前記半導体メモリの有する前記第１及び第Ｎ
＋１の読み出し書き込み線は、相互に電気的に分離して
いることを特徴とする半導体メモリシステム。 - 【請求項７】相補的なデータが入出力される第１、第２
の読み出し書き込み端子と、前記相補的なデータの入出
力を制御するための第１、第２の読み出し書き込み制御
端子とを有し、前記第１、第２の読み出し書き込み端子
から与えられたデータを保持するメモリセルがＭ（Ｍは
２以上の整数）ロウ×Ｎ（Ｎは３以上の整数）カラム配
置された半導体メモリであって、 カラム方向に第１から第Ｎ＋１の読み出し書き込み線が
配置され、ロウ方向に第１から第Ｊ（Ｊは３以上の整
数）の読み出し書き込み制御線が配置されており、 それぞれのロウにおいて、第１カラムに配置されたメモ
リセルの前記第１の読み出し書き込み端子に前記第１の
読み出し書き込み線が接続され、前記第２の読み出し書
き込み端子に前記第２の読み出し書き込み線が接続さ
れ、第２カラムに配置されたメモリセルの前記第１の読
み出し書き込み端子に前記第２の読み出し書き込み線が
接続され、前記第２の読み出し書き込み端子に前記第３
の読み出し書き込み線が接続され、第３カラムに配置さ
れたメモリセルの前記第１の読み出し書き込み端子に前
記第３の読み出し書き込み線が接続され、前記第２の読
み出し書き込み端子に前記第４の読み出し書き込み線が
接続され、 … 、第Ｎカラムに配置されたメモリセル
の前記第１の読み出し書き込み端子に前記第Ｎの読み出
し書き込み線が接続され、前記第２の読み出し書き込み
端子に前記第Ｎ＋１の読み出し書き込み線が接続されて
おり、 それぞれのロウにおいて、第１カラムに配置されたメモ
リセルの前記第１、第２の読み出し書き込み制御端子に
前記第１の読み出し書き込み制御線が接続され、第２カ
ラムに配置されたメモリセルの前記第１、第２の読み出
し書き込み制御端子に前記第２の読み出し書き込み線が
接続され、第３カラムに配置されたメモリセルの前記第
Ｊの読み出し書き込み端子に前記第１の読み出し書き込
み線が接続され、 … 、ＮをＪで除算した余りが１で
ある場合は第Ｎカラムに配置されたメモリセルの前記第
１、第２の読み出し書き込み端子に前記第１の読み出し
書き込み線が接続され、ＮをＪで除算した余りが２であ
る場合は第Ｎカラムに配置されたメモリセルの前記第
１、第２の読み出し書き込み端子に前記第２の読み出し
書き込み線が接続され、 … 、ＮをＪで除算した余り
が０である場合は第Ｎカラムに配置されたメモリセルの
前記第１、第２の読み出し書き込み端子に前記第Ｊの読
み出し書き込み線が接続されていることを特徴とする半
導体メモリ。 - 【請求項８】請求項７記載の前記半導体メモリを複数備
える半導体メモリシステムであって、 それぞれの前記半導体メモリがカラム毎に有する第１、
第２、…、第Ｊの読み出し書き込み制御線は相互に接続
されており、 それぞれの前記半導体メモリの有する前記第１及び第Ｎ
＋１の読み出し書き込み線は、相互に電気的に分離して
いることを特徴とする半導体メモリシステム。 - 【請求項９】前記メモリセルは、第１の電源端子と接地
端子との間に接続された第１のインバータの出力端子に
第２の電源端子と接地端子との間に接続された第２のイ
ンバータの入力端子が接続され、前記第２のインバータ
の出力端子に前記第１のインバータの入力端子が接続さ
れ、前記第１のインバータの入力端子と前記第１の読み
出し書き込み端子との間に第１のワードトランジスタの
両端が接続され、前記第１のインバータの出力端子と前
記第２の読み出し書き込み端子との間に第２のワードト
ランジスタの両端が接続され、前記第１の読み出し書き
込み制御端子に前記第１のワードトランジスタのゲート
が接続され、前記第２の読み出し書き込み制御端子に前
記第２のワードトランジスタのゲートが接続されている
ことを特徴とする請求項１乃至８記載の半導体メモリ。 - 【請求項１０】電源が投入されると、 それぞれのロウにおける奇数カラムのメモリセルの前記
第１の電源端子に電源電圧を印加し、前記第２の電源端
子に接地電圧を印加し、前記第１、第２の読み出し書き
込み制御端子に書き込み可能な電圧を印加し、前記第１
の読み出し書き込み端子に電源電圧を印加し、前記第２
の読み出し書き込み端子に接地電圧を印加し、 それぞれのロウにおける偶数カラムのメモリセルの前記
第２の電源端子に電源電圧を印加し、前記第１の電源端
子に接地電圧を印加し、前記第１、第２の読み出し書き
込み制御端子に書き込み可能な電圧を印加し、前記第２
の読み出し書き込み端子に電源電圧を印加し、前記第１
の読み出し書き込み端子に接地電圧を印加することで、
電源投入時にはフラッシュクリアを行う制御回路をさら
に備えることを特徴とする請求項９記載の半導体メモ
リ。 - 【請求項１１】前記メモリセルは、 電源電圧端子と接地端子との間に両端が直列に接続され
た第１の抵抗素子及び第１のＭＯＳ型トランジスタと、 電源電圧端子と接地端子との間に両端が直列に接続され
た第２の抵抗素子及び第２のＭＯＳ型トランジスタと、 前記第１の抵抗素子と前記第１のＭＯＳ型トランジスタ
とを接続する第１のノードと、前記第２のＭＯＳ型トラ
ンジスタのゲートとに一端が接続され、他端が前記第１
の読み出し書き込み端子に接続され、ゲートが前記第１
の読み出し書き込み制御端子に接続された第１のワード
トランジスタと、 前記第２の抵抗素子と前記第２のＭＯＳ型トランジスタ
とを接続する第２のノードと、前記第１のＭＯＳ型トラ
ンジスタのゲートとに一端が接続され、他端が前記第２
の読み出し書き込み端子に接続され、ゲートが前記第２
の読み出し書き込み制御端子に接続された第２のワード
トランジスタと、 を有することを特徴とする請求項１乃至８記載の半導体
メモリ。 - 【請求項１２】請求項１乃至１１のいずれかに記載の前
記半導体メモリと、 前記半導体メモリにおける前記メモリセルが格納してい
る相補的なデータを与えられて論理動作を行う論理回路
と、 を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244627A JPH1092181A (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ、半導体メモリシステム及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244627A JPH1092181A (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ、半導体メモリシステム及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092181A true JPH1092181A (ja) | 1998-04-10 |
Family
ID=17121575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244627A Pending JPH1092181A (ja) | 1996-09-17 | 1996-09-17 | 半導体メモリ、半導体メモリシステム及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092181A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
| US6741492B2 (en) | 2002-03-19 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| JP2010157297A (ja) * | 2009-01-04 | 2010-07-15 | Kobe Univ | 半導体メモリのハーフセレクト防止セル配置 |
| CN112289356A (zh) * | 2020-12-28 | 2021-01-29 | 晶芯成(北京)科技有限公司 | 半导体存储器件 |
-
1996
- 1996-09-17 JP JP8244627A patent/JPH1092181A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
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| CN100342541C (zh) * | 2002-03-19 | 2007-10-10 | 三菱电机株式会社 | 静态随机存取存储器 |
| JP2010157297A (ja) * | 2009-01-04 | 2010-07-15 | Kobe Univ | 半導体メモリのハーフセレクト防止セル配置 |
| CN112289356A (zh) * | 2020-12-28 | 2021-01-29 | 晶芯成(北京)科技有限公司 | 半导体存储器件 |
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