JP2000207891A

JP2000207891A - 半導体記憶装置

Info

Publication number: JP2000207891A
Application number: JP11004742A
Authority: JP
Inventors: Hideo Kato; 秀雄加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-01-11
Filing date: 1999-01-11
Publication date: 2000-07-28
Anticipated expiration: 2019-01-11
Also published as: US6465818B1; JP3940513B2

Abstract

(57)【要約】【課題】ビット線分離を利用したバンク分割によるデ
ュアルオペレーション型であって、バンク容量の変更が
容易にできるセミカスタム方式の半導体記憶装置を提供
する。【解決手段】メモリセルアレイ１は、デュアルオペレ
ーション動作を行わせるために二つのバンクＢＡＮＫ１
とＢＡＮＫ２に分割される。バンク分割は、メモリセル
アレイ１のメインビット線ＭＢＬをその途中で上下に分
離することにより行われ、メモリセルアレイ１のビット
線方向の両端部に、二分されたメインビット線ＭＢＬに
それぞれ接続されるセンスアンプ回路２ａ及び２ｂが配
置される。メインビット線ＭＢＬの配線設計変更によ
り、バンクＢＡＮＫ１及びＢＡＮＫ２の容量が変更され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリセルアレ
イがバンク分割されて、データ書き込みとデータ読み出
しとが並行して行われるようにした半導体記憶装置に関
する。

【０００２】

【従来の技術】従来より、複数種のメモリデバイスを組
み込んで構成される電子機器システムは種々ある。例え
ば、ＥＥＰＲＯＭフラッシュメモリとＳＲＡＭとを組み
込み、フラッシュメモリのデータをＳＲＡＭに格納し
て、ＣＰＵとフラッシュメモリとの間のデータのやりと
りはＳＲＡＭを介して行うようにし、またＳＲＡＭを介
さず直接フラッシュメモリのデータ書き換えを可能とし
た電子システムがある。

【０００３】これに対して最近、システムに必要なメモ
リチップ数を削減するために、あるメモリ領域でデータ
読み出しを行いながら、同時に別のメモリ領域でデータ
書き込みを行うことを可能とした、デュアルオペレーシ
ョン型（或いはデュアルポート型）と呼ばれるメモリ・
システムが知られている。この種のメモリ・システムを
構成するためには、簡単には、メモリデバイス内部に完
全に独立の二つのメモリ領域を設ければよい。

【０００４】しかし、単純に一つのメモリデバイス内部
に独立にアクセスされるメモリ領域を設けるだけでは、
デュアルオペレーション型のメモリ・システムとして多
くの問題が残る。第１に、各メモり領域毎に独立にデコ
ーダやセンスアンプを必要とするため、レイアウト面積
が大きいものとなる。第２に、各メモリ領域毎に独立に
ビット線やワード線が連続的に配設されると、各メモり
領域内を更にブロック分割して、ブロック単位でデータ
読み出しとデータ書き込みを行うことはできない。即
ち、データ読み出しとデータ書き込みを並行して実行す
る範囲は固定され、多くの用途には対応できない。種々
の用途に適用させるためには、それぞれメモリ領域の容
量の異なる複数品種を用意しなければならない。

【０００５】これに対して、一つのメモリセルアレイ領
域を任意にブロック分割して、ブロック単位でのデータ
書き込みとデータ読み出しとを並行して実行させること
を可能とするＥＥＰＲＯＭフラッシュメモリが、例えば
特開平１０−１４４０８６号公報において提案されてい
る。これは、メモリセルアレイをワード線方向に複数の
ブロックに分け、各ブロックの間でワード線に分離トラ
ンジスタを挿入し、この分離トランジスタのオン／オフ
制御によって、デュアルオペレーションのメモリ領域の
大きさを可変設定できるようにしたものである。

【０００６】

【発明が解決しようとする課題】しかし、上述したデュ
アルオペレーション型フラッシュメモリでは、ワード線
方向にブロック分割を行うため、次のような問題が残
る。第１に、ワード線にはデータ書き込み時に昇圧され
た高電圧が用いられる。このため例えば、左側のロウデ
コーダにより中間部のブロックのワード線を選択駆動し
てデータ書き込みを行う場合に、そのワード線は選択ブ
ロックの左に隣接する非選択ブロックと共通であるか
ら、その非選択ブロックは半選択の書き込み状態にな
る。従って非選択ブロックでのデータ劣化が大きくな
り、また誤書き込み等を生じ易い。第２に、メモリセル
アレイのワード線方向の両側に同様の構成のロウデコー
ダ回路を必要とするため、レイアウト面積も大きなもの
となる。

【０００７】この発明は、上記事情を考慮してなされた
もので、ビット線分離を利用したバンク分割によるデュ
アルオペレーション型であって、バンク容量の変更が容
易にできるセミカスタム方式の半導体記憶装置を提供す
ることを目的としている。

【０００８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、互いに交差するビット線とワード線の各交差
部にメモリセルが配置され、ビット線の分離によってビ
ット線方向に第１及び第２のバンクに分割されたメモリ
セルアレイと、このメモリセルアレイのビット線方向の
両端部に配置されて、二分されたビット線がそれぞれ接
続される第１及び第２のセンスアンプ回路と、前記メモ
リセルアレイのワード線を選択駆動するロウデコーダ
と、前記第１及び第２のバンクの一方でのデータ書き込
み若しくは消去動作と他方でのデータ読み出し動作とを
並行して行わせる制御回路とを備えたことを特徴とす
る。

【０００９】この発明によると、メモリセルアレイの両
端部にセンスアンプ回路を配置して、メモリセルアレイ
のバンク分割はビット線方向にビット線の分離により行
われる。メモリセルアレイのビット線方向のバンク分割
であっても、分割されるバンクの間に両バンクのセンス
アンプ回路を配置する構成とした場合には、バンク容量
の変更のためにはセンスアンプ回路のレイアウト変更を
伴う大きなチップレイアウト変更が必要となる。これに
対してこの発明では、センスアンプ回路はメモリセルア
レイの両サイドに配置されているから、バンク容量の変
更を行う場合にメモリセルアレイやセンスアンプ回路の
レイアウト変更は必要なく、ビット線を構成するＡｌ層
等のパターニング工程のみの変更でよい。即ち配線工程
を残した状態のマスターチップを用意すれば、配線設計
のみで、ユーザーの要求に応じてバンク分割の容量比の
異なる品種を簡単に製造することが可能である。これに
より、デュアルオペレーション型メモリデバイスのＴＡ
Ｔの短縮が図られる。

【００１０】なお、ビット線の分離によるバンク分割に
伴って、ワード線の選択駆動を行うロウデコーダ部の構
成も変更が必要である。これは、メモリセルアレイのワ
ード線方向の一端側に配置されるアドレス信号線を予め
バンク分割の変更に対応できる本数分用意しておけば、
ビット線の分離箇所と対応する箇所でアドレス信号線を
分離することにより、簡単に変更できる。但しこの場
合、上述のようにアドレス信号線として、予め分割され
るバンクの容量の可変範囲を全てカバーできる本数を用
意することの他、分割されたアドレス信号線を同時に駆
動できるようにプリデコーダを用意することも必要であ
る。しかしこれらの配慮をしたとしても、ワード線方向
にバンク分割を行うためにワード線の両側に同じ構成の
ロウデコーダを配置する場合に比べると、レイアウト面
積の増大は抑えられる。

【００１１】或いはこの発明において、メモリセルアレ
イのビット線の途中に少なくとも２個の分離用トランジ
スタを挿入し、この分離用トランジスタのオンオフを制
御するための例えばフューズ回路等の不揮発性メモリを
含む分離制御回路を設けて、この分離制御回路のプログ
ラミングによってメモリセルアレイのバンク分割を行う
ようにしてもよい。これによっても、メモリチップが完
成した後に簡単にバンク分割を行うことが可能になり、
ＴＡＴの短縮が図られる。

【００１２】この発明は、ＥＥＰＲＯＭフラッシュメモ
リの他、ＤＲＡＭ、ＳＲＡＭ等の各種半導体メモリに適
用できる。特に、フラッシュメモリのように書き換えに
高電圧が用いられる電気的書き換え可能な不揮発性メモ
リセルにより構成される場合に、ワード線方向のバンク
分割を行った場合と異なり、非選択状態のバンクのワー
ド線に高電圧が印加されるという半選択状態が生じるこ
とはなく、信頼性向上が図られる。

【００１３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＥＥＰＲＯＭフラッシュメモリのブロック構成
を示している。メモリセルアレイ１は、図示のようにメ
インビット線ＭＢＬの方向にこのメインビット線ＭＢＬ
の分離によって、二つのバンクＢＡＮＫ１とＢＡＮＫ２
とに分割されている。このメモリセルアレイ１のビット
線方向の両端部に、それぞれバンクＢＡＮＫ１，ＢＡＮ
Ｋ２に対応してセンスアンプ回路２ａ，２ｂが配置され
ている。

【００１４】バンクＢＡＮＫ１，ＢＡＮＫ２の一方でデ
ータ消去・書き込み動作を行っている間、他方でデータ
読み出しを行うために、センスアンプ回路２ａ，２ｂは
Ｉ／Ｏマルチプレクサ７により選択的にＩ／Ｏバッファ
８に接続されるようになっている。また、アドレスに応
じてバンクＢＡＮＫ１，ＢＡＮＫ２を選択的にアクセス
するために、バンクマルチプレクサ３が設けられてい
る。これらのマルチプレクサ３，７は、アドレスバッフ
ァ（図示せず）により取り込まれたアドレスの上位の適
当なビットをバンクデコーダ４でデコードしたバンク制
御信号により制御される。

【００１５】またデータ書き込み・消去とデータ読み出
しを指令するコマンドは、コマンドデコーダ５によりデ
コードされ、そのデコード出力がリード／ライト制御回
路６に送られる。この制御回路６により、各バンクＢＡ
ＮＫ１，ＢＡＮＫ２のデータ消去・書き込みとデータ読
み出しを並行的に行う制御がなされる。

【００１６】メモリセルアレイ１はより具体的には例え
ば、図２に示すように、ロウデコーダ回路２２を挟んで
二つのセルアレイ１１，１２に分割され、それぞれに独
立にロウデコーダ回路２２により選択駆動されるワード
線ＷＬとこれと直交するメインビット線ＭＢＬが配設さ
れる。メインビット線ＭＢＬは、図１では省略したカラ
ムゲート２１ａ（２１ａ１，２１ａ２），２１ｂ（２１
ｂ１，２１ｂ２）を介してセンスアンプ回路２ａ（２ａ
１，２ａ２），２ｂ（２ｂ１，２ｂ２）に接続される。
ロウデコーダ回路２２は、後に詳細を説明するが、バン
クＢＡＮＫ１，ＢＡＮＫ２に対応してメインビット線Ｍ
ＢＬの分離と同じ箇所で分離されたアドレス信号線を有
する。これらの二分されたアドレス信号線を別々に駆動
するために、ロウデコーダ回路２２の両端部にプリデコ
ーダ２３ａ，２３ｂが配置されている。

【００１７】図３は、メモリセルアレイ１のより具体的
な構成を示している。メモリセルＭＣは例えば、浮遊ゲ
ートと制御ゲートが積層されたＭＯＳトランジスタ構造
を有する。メモリセルＭＣは複数個ずつ（例えば８個ず
つ）ローカルビット線ＬＢＬに並列接続されて、横方向
に並ぶメモリセルＭＣのゲートは共通にワード線ＷＬに
接続される。ローカルビット線ＬＢＬはそれぞれ選択ト
ランジスタＳＴを介してメインビット線ＭＢＬに接続さ
れる。この様にしてメモリセルＭＣは、メインビット線
方向に複数ブロックＢ０，Ｂ１，…に分けられて配置さ
れる。各ブロックＢ０，Ｂ１，…毎にメモリセルＭＣの
ソースは共通にソース線ＳＬに接続され、各ブロックＢ
０，Ｂ１，…が一括消去の単位となる。

【００１８】各ブロックの共通ソース線ＳＬには、図７
に示すように、ソース線制御回路７１が設けられる。ソ
ース線制御回路７１のＮＭＯＳトランジスタＱＮ３は、
データ消去時、消去制御信号ＥＲＡＳＥによりオンして
昇圧電圧Ｖｐｐをソース線ＳＬに与える。ＮＭＯＳトラ
ンジスタＱＮ４は、データ読み出し時又は書き込み時に
制御信号ＲＥＡＤ又はＷＲＩＴＥによりオンして、ソー
ス線ＳＬを接地電位に設定する。

【００１９】この実施の形態のフラッシュメモリでのデ
ータ書き込み、読み出し等の動作を説明すれば、次のよ
うになる。データ書き込みモードでは、選択されたワー
ド線ＷＬに昇圧された書き込み電圧が印加され、ローカ
ルビット線ＬＢＬにはデータに応じて高電圧又は低電圧
が印加される。これにより選択されたメモリセルＭＣに
おいてチャネル電流が流れ、浮遊ゲートにホットエレク
トロン注入がなされて、高しきい値状態になる。通常は
このデータ書き込みモードに先だって、ブロック毎の一
括データ消去がなされる。この一括消去時は、選択ブロ
ックの全ワード線を低レベル（例えば接地）とし、メモ
リセルの共通ソース線ＳＬに昇圧電圧が印加される。こ
れにより、メモリセルの浮遊ゲートの電子がソースに放
出される。データ読み出しモードでは、選択ワード線に
読み出し電圧を印加して、メモリセルのオン／オフが検
出される。

【００２０】この実施の形態の場合、ローカルヒット線
ＬＢＬは第１層Ａｌ膜により形成され、メインビット線
ＭＢＬは第２層Ａｌ膜により形成される。そして、メイ
ンビット線ＭＢＬをパターン形成する第２層Ａｌ膜のマ
スク工程で、二つに分割されるバンクＢＡＢＫ１，ＢＡ
ＮＫ２の容量が決定されることになる。

【００２１】図４は、この実施の形態によるメインビッ
ト線ＭＢＬの分離によるバンク分割の３つのタイプＡ〜
Ｃを、メモリセルアレイ１が１６Ｍビットの場合につい
て示している。メモリセルアレイ１は例えば、１ブロッ
クが６４ＫバイトであるブロックＢ０〜Ｂ３０と、１ブ
ロックが８ＫバイトであるブロックＢ３１〜Ｂ３８によ
り構成されているものとする。タイプＡでは、ブロック
Ｂ３１〜Ｂ３８からなる８Ｋバイト×８の容量のバンク
ＢＡＮＫ１と、ブロックＢ０〜Ｂ３０からなる６４Ｋバ
イト×３１の容量のバンクＢＡＮＫ２に分けられてい
る。このときメインビット線ＭＢＬは、ブロックＢ３１
とＢ３０の境界で分離される。タイプＢでは、ブロック
Ｂ３１〜Ｂ３８からなる８Ｋバイト×８と、ブロックＢ
２９及びＢ３０からなる６４Ｋバイト×２の容量のバン
クＢＡＮＫ１と、ブロックＢ０〜Ｂ２８からなる６４Ｋ
バイト×２９の容量のバンクＢＡＮＫ２に分けられてい
る。このときメインビット線ＭＢＬは、ブロックＢ２９
とＢ２８の境界で分離される。タイプＣでは、ブロック
Ｂ３１〜Ｂ３８からなる８Ｋバイト×８と、ブロックＢ
１６〜Ｂ３０からなる６４Ｋバイト×１５の容量のバン
クＢＡＮＫ１と、ブロックＢ０〜Ｂ１５からなる６４Ｋ
バイト×１６の容量のバンクＢＡＮＫ２に分けられてい
る。このときメインビット線ＭＢＬは、ブロックＢ１５
とＢ１６の境界で分離される。

【００２２】図５は、この実施の形態でのロウデコーダ
回路２２の具体的構成を示している。ロウデコーダ回路
２２は図示のように、アドレス信号線２２１と、これら
のアドレス信号線２２１のデータの一致検出を行うため
のワード線ＷＬ毎に設けられたＮＡＮＤゲート２２２
と、各ＮＡＮＤゲート２２２の出力に応じてワード線Ｗ
Ｌを駆動するワード線ドライバ２２３を有する。

【００２３】図示のように、アドレス信号線２２１は、
メインビット線ＭＢＬと同じ箇所で分離されて、その上
側信号線２２１ａがバンクＢＡＮＫ１内の選択に用いら
れ、下側信号線２２１ｂがバンクＢＡＮＫ２内の選択に
用いられる。信号線２２１ａ，２２１ｂとして必要な本
数は、バンクＢＡＮＫ１，ＢＡＮＫ２の容量に応じて異
なる。しかしこの実施の形態では、信号線２２１ａ，２
２１ｂとして、バンクＢＡＮＫ１，ＢＡＮＫ２の容量の
予め予定された可変範囲をカバーできる同じ本数を第１
層Ａｌ配線として用意しておく。この第１層Ａｌ配線の
マスク工程で、アドレス信号線２２１の分離箇所を決定
される。そして、第２層Ａｌ配線のマスク工程で、ＮＡ
ＮＤゲート２２２とアドレス信号線２２２の間の接続関
係が決定される。

【００２４】図６は、一つのワード線ＷＬに着目して、
ワード線ドライバ２２３の要部構成を示している。ＰＭ
ＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２
のインバータ構成によるドライブ段６１と、ＮＡＮＤゲ
ート２２２の出力をこのドライブ段６１に転送するため
の転送用ＮＭＯＳトランジスタＱＮ１、及びドライブ段
の入力端子を出力により帰還制御する帰還用ＰＭＯＳト
ランジスタＱＰ１を有する。ＰＭＯＳトランジスタＱＰ
１及びＱＰ２のソースには、書き込み時であれば、図示
しない昇圧回路から発生される昇圧電圧Ｖｐｐが与えら
れる。

【００２５】ＮＡＮＤゲート２２２の出力は選択時に
“Ｌ”になり、これが転送用ＮＭＯＳトランジスタＱＮ
１を介してドライブ段６１に入力される。これにより、
選択されたワード線についてＰＭＯＳトランジスタＱＰ
２がオン、ＮＭＯＳトランジスタＱＮ２がオフとなり、
書き込みの場合、昇圧電圧Ｖｐｐがワード線ＷＬに与え
られる。ＰＭＯＳトランジスタＱＰ１は、ワード線ＷＬ
を“Ｌ”に保持する際にドライブ段６１をオフに保ち、
またワード線電位の帰還によりドライブ段６１の出力遷
移を加速する働きをする。即ち、ワード線ＷＬが立ち上
がるときは、あるレベルまで上昇するとＰＭＯＳトラン
ジスタＱＰ１がオフになる。ワード線ＷＬが立ち下がる
ときは、あるレベルでＰＭＯＳトランジスタＱＰ１がオ
ンになって、ドライブ段６１の入力に昇圧電圧Ｖｐｐが
与えられ、ＰＭＯＳトランジスタＱＰ２が十分にオフ、
ＮＭＯＳトランジスタＱＮ２が十分にオンとなる。

【００２６】以上のようにこの実施の形態によると、バ
ンクＢＡＮＫ１，ＢＡＮＫ２の分割は、メインビット線
ＭＢＬの分離と、その分離箇所と対応する箇所でのアド
レス信号線２２１の分離により行われる。従って、バン
クＢＡＮＫ１，ＢＡＮＫ２の容量変更は、Ａｌ配線のマ
スク工程の変更のみで可能になる。

【００２７】図８は、この発明の別の実施の形態による
ＥＥＰＲＯＭフラッシュメモリの要部構成を示してい
る。メモリセルアレイ１の基本的な構成は先の実施の形
態と同様である。この実施の形態では、メモリセルアレ
イ１を二つのバンクに分けるために、各メインビット線
ＭＢＬの途中に、ビット線分離のために少なくとも二つ
の分離用ＮＭＯＳトランジスタＴＧが挿入される。具体
的に図の例では、メモリセルアレイ１が４ブロックＢ０
〜Ｂ３からなり、各ブロックの境界でメインビット線Ｍ
ＢＬを分離するために、メインビット線ＭＢＬ毎に３個
ずつの分離用ＮＭＯＳトランジスタＴＧ１〜ＴＧ３が挿
入されている。

【００２８】この実施の形態の場合、例えば、分離用ト
ランジスタＴＧ１をオフ、残りの分離用トランジスタＴ
Ｇ２及びＴＧ３をオンにすると、ブロックＢ０が一つの
バンクＢＡＮＫ１となり、残りのブロックＢ１〜Ｂ３の
範囲がもう一つのバンクＢＡＮＫ２となる。また、分離
用トランジスタＴＧ２をオフ、残りの分離用トランジス
タＴＧ１及びＴＧ３をオンにすると、ブロックＢ０及び
Ｂ１が一つのバンクＢＡＮＫ１となり、残りのブロック
Ｂ２及びＢ３がもう一つのバンクＢＡＮＫ２となる。分
離用トランジスタＴＧ３をオフ、残りの分離用トランジ
スタＴＧ１及びＴＧ２をオンにすると、ブロックＢ０〜
Ｂ２が一つのバンクＢＡＮＫ１となり、残りのブロック
Ｂ３がもう一つのバンクＢＡＮＫ２となる。

【００２９】以上の分離用トランジスタＴＧ１〜ＴＧ３
のオン／オフ制御は、メモリチップ内に不揮発性メモリ
回路として形成されたフューズ回路８１により行われ
る。具体的には、メモリチップの全製造工程が終了した
後にフューズ回路８１がプログラミングされ、これによ
りメモリチップのデュアルオペレーションのための二つ
のバンク容量が固定的に設定される。

【００３０】図９は、フューズ回路８１の構成を示して
いる。フューズ回路８１は、電流源ＰＭＯＳトランジス
タＱＰ３とフューズＦＳとの直列接続回路と、その出力
を保持するためのインバータＩ１，Ｉ２を交差接続した
ラッチ回路９１を有する。ラッチ回路９１の出力は、イ
ンバータＩ３を介し、転送ゲートトランジスタＱＮ５を
介し、更にインバータ構成のドライブ段９２を介して分
離用トランジスタＴＧのゲートに与えられる。ドライブ
段９２には、書き込み時、メインビット線ＭＢＬに与え
られる中間電圧Ｖｍ（＞Ｖｃｃ）をオンしている分離用
トランジスタＴＧで電圧降下なしに転送させるに必要な
電圧Ｖｍ＋αが、図示しない昇圧回路から与えられる。
ドライブ段９２の入力端子には、出力端子が“Ｌ”のと
きにオンして入力端子に電圧Ｖｍ＋αを与えるためのＰ
ＭＯＳトランジスタＱＰ３が設けられている。

【００３１】即ち、フューズＦＳをブローすると、電源
投入によりラッチ回路９１は“Ｌ”出力状態を保持し、
これにより対応する分離用トランジスタＴＧはオフ制御
される。フューズＦＳをブローしなければ、ラッチ回路
９１は“Ｈ”出力状態を保持し、これにより対応する分
離トランジスタＴＧはオン制御される。

【００３２】従ってこの実施の形態の場合、先の実施の
形態と異なり、バンク容量変更のためにメインビット線
ＭＢＬの分離するに当たり、メインビット線形成時のマ
スク変更を必要としない。但し先の実施の形態と同様
に、ロウデコーダ回路部の配線レイアウト変更は必要で
ある。

【００３３】

【発明の効果】以上述べたようにこの発明によれば、ビ
ット線の分離を利用したバンク分割によるデュアルオペ
レーション型であって、バンク容量の変更が容易にでき
るセミカスタム方式の半導体記憶装置を提供することが
できる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるフラッシュメモリ
のブロック構成を示す図である。

【図２】同実施の形態のメモリセルアレイ周辺部の具体
構成を示す図である。

【図３】同実施の形態のメモリセルアレイの具体構成を
示す図である。

【図４】同実施の形態によるメモリセルアレイのバンク
分割の例を示す図である。

【図５】同実施の形態のロウデコーダ部の具体構成を示
す図である。

【図６】同実施の形態のワード線ドライバ部の具体構成
を示す図である。

【図７】同実施の形態のソース線制御回路の構成を示す
図である。

【図８】この発明の他の実施の形態によるフラッシュメ
モリの要部構成を示す図である。

【図９】同実施の形態におけるフューズ回路の構成を示
す図である。

【符号の説明】

１…メモリセルアレイ、ＭＢＬ…メインビット線、ＢＡ
ＮＫ１，ＢＡＮＫ２…バンク、２ａ，２ｂ…センスアン
プ回路、３，７…マルチプレクサ、４…アドレスバッフ
ァ、５…コマンドデコーダ、６…リード／ライト制御回
路、８…Ｉ／Ｏバッファ。

Claims

【特許請求の範囲】

【請求項１】互いに交差するビット線とワード線の各
交差部にメモリセルが配置され、ビット線の分離によっ
てビット線方向に第１及び第２のバンクに分割されたメ
モリセルアレイと、このメモリセルアレイのビット線方向の両端部に配置さ
れて、二分されたビット線がそれぞれ接続される第１及
び第２のセンスアンプ回路と、前記メモリセルアレイのワード線を選択駆動するロウデ
コーダと、前記第１及び第２のバンクの一方でのデータ書き込み若
しくは消去動作と他方でのデータ読み出し動作とを並行
して行わせる制御回路とを備えたことを特徴とする半導
体記憶装置。
【請求項２】前記第１及び第２のバンクは、前記ビッ
ト線のパターニング工程でそれぞれの容量が決定される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記メモリセルアレイのビット線の途中
にビット線を分離するための少なくとも２個の分離用ト
ランジスタが挿入され、更にこの分離用トランジスタの
オンオフを制御するための分離制御回路が設けられて、
前記分離制御回路のプログラミングによって前記メモリ
セルアレイの第１及び第２のバンクの容量が固定的に設
定されることを特徴とする請求項１記載半導体記憶装
置。
【請求項４】前記メモリセルアレイは電気的書き換え
可能な不揮発性メモリセルを配置して構成されているこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記ロウデコーダは、前記メモリセルア
レイのワード線の一端側にビット線と並行して配設され
る複数本のアドレス信号線を有し、これらのアドレス信
号線はそのパターニング工程で前記第１及び第２のバン
クに対応して分離されることを特徴とする請求項１記載
の半導体記憶装置。