JP4642030B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は半導体装置に関し、より詳細には、デュアルオペレーション機能を有する半導体メモリの高速動作および充分な動作マージンの確保を可能とする技術に関する。

フラッシュメモリは電気的な書換えが可能な半導体記憶装置として近年急速に普及しており、メモリカードに代表されるようなデータストレージに使用されるＮＡＮＤ型とプログラムを格納して電子機器に内蔵されるＮＯＲ型とに分類される。代表的なＮＯＲ型フラッシュメモリでは、フローティングゲート内に電荷が蓄積されているか否かによってデータ（“１”か“０”か）を記憶する。このようなＮＯＲ型フラッシュメモリの単位セルは１個のＭＯＳトランジスタで構成されており、コントロールゲート（上のゲート）とフローティングゲート（下のゲート）を備えている。

特定のメモリセルからデータを読み出す（リード）動作の際には、選択したメモリセルのコントロールゲートに正のバイアス（例えば５Ｖ）が与えられ、ドレインには１Ｖ程度のバイアスがセンスアンプから与えられる。フローティングゲート内に電荷がある場合は、フローティングゲートに蓄積された電荷によってコントロールゲートに印加されたバイアスが打ち消されてメモリセルはセル電流を流さず（非導通）データ“０”をリードする。逆に、フローティングゲート内に電荷がない場合は、コントロールゲートに印加されたバイアスの打ち消しが生じないためメモリセルがセル電流を流し（導通）、データ“１”をリードする。センスアンプはこれらのセル電流を読み取り、データの“０”または“１”を電圧として出力する。このとき、データ“１”の時のセル電流Ｉ_ｃ１とデータ“０”の時のセル電流Ｉ_ｃ０の差が大きいほどセンスアンプがリードを行い易くなり、高速動作や動作マージンの拡大が可能となる。

図１は、センスアンプの構成を説明するためのブロック図で、選択されたメモリセル１１ａはデコーダ１２ａを介してセンスアンプ１３ａに接続されている。一方、データ参照用のリファレンスセル１１ｂはデコーダ１２ｂを介してセンスアンプ１３ｂに接続され、センスアンプ１３ａとセンスアンプ１３ｂとがディファレンシャルセンスアンプ１７と接続されることで、メモリセル１１ａがリファレンスセル１１ｂに接続されている。なお、この図において、１４ａおよび１４ｂ、１５ａおよび１５ｂ、ならびに１６ａおよび１６ｂは、それぞれメモリセル１１ａおよびリファレンスセル１１ｂに接続されるソーススイッチ、寄生抵抗、ならびにグランド（ＧＮＤ）である。

ここで、メモリセル１１ａとＧＮＤ１６ａまでの間には、配線などによる寄生抵抗１５ａが存在している。この寄生抵抗１５ａにセル電流Ｉ_ｃが流れると、メモリセル１１ａに接続されているソーススイッチ１４ａの電位（すなわちソース電位）はＧＮＤレベルではなく、寄生抵抗値Ｒとセル電流Ｉ_ｃとの積で与えられるＶ_ｓ（＝Ｉ_ｃ・Ｒ）をもつようになる。一般的には、メモリセルはｎチャンネルトランジスタとされるので、セル電流Ｉ_ｃは、Ｉ_ｃ＝β・Ｖ_ｄｓ（Ｖ_ｇｓ−Ｖ_ｔ−Ｖ_ｄｓ／２）で与えられる。ここで、βは比例定数、Ｖ_ｇｓはゲート-ソース間電圧、Ｖ_ｄｓはドレイン-ソース間電圧、そしてＶ_ｔは閾値電圧である。上式によれば、ソース電位Ｖ_ｓが上昇するとゲート-ソース間電圧Ｖ_ｇｓとドレイン-ソース間電圧Ｖ_ｄｓが減少するため、セル電流Ｉ_ｃが減少することがわかる。デバイスの微細化に伴ってセル電流Ｉ_ｃは必然的に減少することとなるため、リード動作に対してソース電位Ｖ_ｓの変動が与える影響は素子の微細化とともに次第に大きくなることになる。

ところで、従来のフラッシュメモリでは、書込操作や消去操作の進行中はプロセッサによる読出操作が実行不能であり、フラッシュメモリに対する読出操作を開始するに先立ってフラッシュメモリの状態レジスタを周期的にポーリングして書込操作または消去操作の終了を検出しなければならないなどの理由により、データの書き換えがＤＲＡＭやＳＲＡＭなどのメモリに比較して極めて遅く使い勝手が悪いという問題があった。この問題を緩和するために、データをプログラムまたは消去（書換え）しながら他のデータを読み出すことができるデュアルオペレーション機能が導入されている。

図２は、上記の同時操作を可能とするデュアルオペレーション機能を備えている従来のフラッシュメモリの内部構成例を説明するためのブロック図である。この構成では、メモリセルアレイを幾つかのバンク（図２では４つ）に区切っておき、あるバンクがデータを書き換えている期間中に他のバンクのデータをリードすることを可能としたものである。

このメモリセルアレイ２００は、０番バンク２０１、１番バンク２０２、２番バンク２０３、３番バンク２０４のメモリセルの４つのバンクと、それぞれのバンクに設けられたアドレス読出（ＡＲ）用およびアドレス書込（ＡＷ）用のリードアドレススイッチおよびライトアドレススイッチ（ＡＲ０〜ＡＲ３およびＡＷ０〜ＡＷ３）ならびにデータ読出（ＤＲ）用およびデータライト（ＤＷ）用のリードデータスイッチおよびライトデータスイッチ（ＤＲ０〜ＤＲ３およびＤＷ０〜ＤＷ３）と、上記４つのバンクをリードリファレンス２０５および／またはライトリファレンス２０６と接続するために個々のバンクに対応付けて設けられグランド端子２１２に接続されるソーススイッチＳ０〜Ｓ３と、データ読出用センスアンプ２０７ａと出力回路２０７ｂとを有しリードリファレンス２０５に接続されたデータ読出用センスアンプブロック２０７と、ライト用センスアンプ２０８ａと書込回路２０８ｂと消去回路２０８ｃとを有しライトリファレンス２０６に接続されたデータライト用センスアンプブロック２０８と、アドレス端子２１１を備え４つのバンクに接続可能なアドレスバッファ２０９と、データ読出用センスアンプブロック２０７およびデータライト用センスアンプブロック２０８ならびにアドレスバッファ２０９に接続されるコントローラ２１０と、データ読出用センスアンプブロック２０７に備えられた出力回路２０７ｂおよびデータライト用センスアンプブロック２０８に備えられた書込回路２０８ｂと接続されるＩ／Ｏ端子２１３と、を備えている。

すなわち、このメモリセルアレイ２００は、データをプログラムまたは消去（書換え）をしながら他のデータを読み出すことができるデュアルオペレーション機能を実現するために、各バンク２０１〜２０４についてデータ読出しを行うリード用回路かデータ書き換えを行うライト用回路のどちらか一方を接続できる構成になっており、リードを行うバンクのみリード用回路が接続される一方、ライトを行うバンクのみにライト用回路が接続される。これによりライト動作中のリード動作の同時実行が可能となる。

ここでライト動作には、書き込みや消去が所定のレベルまでできたかどうかを検証するベリファイ動作が含まれ、これは本質的にリード動作と同じである。ベリファイ動作中にリード動作が行われる場合も生じるが、図２に示した構成のようにグランド配線がリードとライトで共通に使用される構成では、リードまたはベリファイのどちらか一方のみが実行中の時よりもグランド配線に流れる電流が増えることになり、寄生抵抗による電圧降下も増大する。このためリードやライトで選択しているそれぞれのメモリセルのソース電位が、リードまたはベリファイのどちらか一方のみが実行中の時よりも上昇し、セル電流の減少を招く。その結果、前述のようにリードやベリファイ動作の読み出しスピードの低下やマージンの減少が発生してしまう。

本発明は、デュアルオペレーション機能を備えている従来のフラッシュメモリの上述したような不都合を解消し、デュアルオペレーション動作か否かとは無関係に、高速動作および充分な動作マージンの確保を可能とする技術を提供することを目的とする。

本発明は、かかる課題を解決するために、本発明はデータ読み出しモード及びベリファイモードで同時に動作可能な半導体装置であって、データ読み出しモードにおいて半導体装置の内部回路を接地する第１のグランド配線と、第２の動作モードにおいて前記内部回路を接地する第２のグランド配線とを独立に設けた半導体装置である。内部回路は複数のバンクを含み、第１及び第２のグランド配線は互いに独立に複数のバンクに共通に設けられる。複数のバンクの１つの第１のバンクがデータ読み出しモードで動作し、並行して複数のバンクの第２のバンクがライトモードで動作する。第１のバンクが第１のグランド配線に接続され、第２のバンクがライトモードのベリファイモード時に第２のグランド配線に接続される。

この半導体装置において、前記第１のグランド配線に接続された第１のグランド端子と、前記第２のグランド配線に接続された第２のグランド端子とを有する構成とすることができる。

上記半導体装置において、前記第１のグランド配線と前記第２のグランド配線とは略等しい長さとすることができる。

前記半導体装置は、前記複数のバンクを選択的に前記第１及び第２のグランド配線に接続するスイッチを有する構成とすることができる。

上記半導体装置において、前記複数のバンクはそれぞれ、複数の不揮発性メモリセルを含む構成とすることができる。

上記半導体装置において、前記半導体装置は例えば不揮発性半導体記憶装置である。

本発明はまた、複数のバンクを含みデータ読み出しモード及びベリファイモードを含むライトモードで同時に動作可能な半導体装置の制御方法であって、データ読み出しモードにおいて複数のバンクの１つの第１のバンクを複数のバンクに対して共通に設けられる第１のグランド配線を介して接地するステップと、ライトモードにおけるベリファイモードにおいて複数のバンクの第２のバンクを、複数のバンクに共通にかつ第１のグランド配線と独立に設けられた第２のグランド配線を介して接地するステップとを有する方法である。

本発明の半導体記憶装置では、リード用グランドとベリファイ用のライト用グランドとを独立に設けることとしたので、リードとベリファイ動作が同時実行されてもメモリセルのソース電位をリードまたはベリファイのどちらか一方のみが実行中のときの電位と等しくすることが可能となり、デュアルオペレーション動作か否かに関わらず高速かつマージンの増大による安定したリード動作が実現される。

センスアンプの構成を説明するためのブロック図である。 同時操作を可能とするデュアルオペレーション機能を備えている従来のフラッシュメモリの内部構成例を説明するためのブロック図である。 本発明のフラッシュメモリの内部構成例を説明するためのブロック図である。 （ａ）及び（ｂ）は図２および図３に示す構成のフラッシュメモリにおいて、２番バンクが書込動作中であるときに１番バンクに読出動作を実行させた場合の各スイッチの状態を説明するための図である。 （ａ）及び（ｂ）は第３のバンクが書込動作中であるときに第２のバンクに読出動作を実行させた場合のソース電位の様子を示す図である。

以下に、図面を参照して、本発明の半導体記憶装置について説明する。なお、以降の説明においては、半導体記憶装置をＮＯＲ型のフラッシュメモリであるものとして説明する。

図３は、本発明のフラッシュメモリの内部構成例を説明するためのブロック図で、このフラッシュメモリでは、リード用グランド３１２ａとベリファイ用のライト用グランド３１２ｂとを独立に設けている。これにより、リードとベリファイ動作が同時実行されてもメモリセルのソース電位をリードまたはベリファイのどちらか一方のみが実行中のときの電位と等しくすることが可能となり、デュアルオペレーション動作か否かに関わらず高速かつマージンの増大による安定したリード動作が実現される。

図３を参照すると、メモリセルアレイ３００は、０番バンク３０１、１番バンク３０２、２番バンク３０３、３番バンク３０４のメモリセルの４つのバンクと、それぞれのバンクに設けられたアドレス読出（ＡＲ）用およびアドレス書込（ＡＷ）用のリードアドレススイッチおよびライトアドレススイッチ（ＡＲ０〜ＡＲ３およびＡＷ０〜ＡＷ３）ならびにデータ読出（ＤＲ）用およびデータライト（ＤＷ）用のリードデータスイッチおよびライトデータスイッチ（ＤＲ０〜ＤＲ３およびＤＷ０〜ＤＷ３）と、上記４つのバンク個々に対応付けて設けられリード用グランド端子３１２ａに接続されるリードソーススイッチＳＲ０〜ＳＲ３と、個々のバンクに対応付けて設けられライト用グランド端子３１２ｂに接続されるライトソーススイッチＳＷ０〜ＳＷ３と、データ読出用センスアンプ３０７ａと出力回路３０７ｂとを有しリードリファレンス３０５に接続されたデータ読出用センスアンプブロック３０７と、データライト用センスアンプ３０８ａと書込回路３０８ｂと消去回路３０８ｃとを有しライトリファレンス３０６に接続されたデータライト用センスアンプブロック３０８と、アドレス端子３１１を備え４つのバンクに接続可能なアドレスバッファ３０９と、データ読出用センスアンプブロック３０７およびデータライト用センスアンプブロック３０８ならびにアドレスバッファ３０９に接続されるコントローラ３１０と、データ読出用センスアンプブロック３０７に備えられた出力回路３０７ｂおよびデータライト用センスアンプブロック３０８に備えられた書込回路３０８ｂと接続されるＩ／Ｏ端子３１３と、を備えている。

図３に示した構成例では、セルアレイが４つのバンク（３０１〜３０４）に分割されており、それぞれのバンク内には図示しないデコーダ回路が設けられている。この構成においてもライト状態でないときにリード動作を行うのは従来構造と変わるところはない。リードしたいアドレスが指定されて外部からアドレス端子３１１に入力され、この信号をアドレスバッファ３０９がリード用アドレスとして出力する。コントローラ３１０はリード用アドレスを選択されたバンクのみに伝達するようにスイッチ群を操作する。リード用アドレスにより選択されたバンクはそのアドレスに対応したメモリセルをデコーダにより選択する。コントローラ３１０は、リード用回路のセンスアンプ３０７ａに選択されたバンクのみを接続するようにスイッチ群を操作する。これにより、メモリセルのデータがセンスアンプ３０７ａにより判定され、その結果は出力回路３０７ｂを介してＩ／Ｏ端子３１３へと出力されてリード動作が実行される。この時、セル電流が流れるグランド配線３２０はリード用グランド端子３１２ａに接続されており、ライト用グランド端子３１２ｂには電流が流れることはない。ライト用グランド端子３１２ｂには、セル電流が流れるグランド配線３２２が接続されている。グランド配線３２０と３２２はそれぞれ、各バンク３０１〜３０４に共通に設けられている。グランド配線３２０にはリード用グランド端子３１２ａが接続され、グランド配線３２２にはライト用グランド端子３１２ｂが設けられている。グランド配線３２０と３２２は異なる長さであってもよいが、ほぼ同一の長さであることが好ましい。リード用グランド端子３１２ａとライト用グランド端子３１２ｂとはそれぞれ独立した外部接続端子を構成してもよいし、両者を接続して単一の外部接続端子としてもよい。後者の場合には、リード用とライト用のスイッチ群を、共通化した外部接続端子に出来るだけ近接するように配置する。なお、リード及びライト動作をそれぞれ第１及び第２の動作モードと定義することができる。

一方、デバイスがライト状態の場合は、コントローラ３１０がアドレスバッファ３０９にライト用アドレスを出力させ、選択されたバンクのみにライト用アドレスが伝達されるようにスイッチ群を操作する。これと同時に、必要に応じてライト用回路のセンスアンプ３０８ａ、書込回路３０８ｂ、および消去回路３０８ｃを接続するようにスイッチ群を操作する。選択されたバンクは、指定されたアドレスに応じたメモリセルのデータを書き換える。ここで、ベリファイ動作中にリード動作をした場合を考えると、先ず、ベリファイ動作中にリードしたいアドレスが外部よりアドレス端子３１１に入力される。コントローラ３１０は、このアドレスをベリファイ用アドレスとは独立したリード用アドレスとしてリードが選択されたバンクのみに伝達するようにアドレスバッファ３０９とスイッチ群を操作する。その後は、上述したリード動作のみの場合と同様に、リード選択されたバンクが対応するメモリセルを選択してセンスアンプ３０７ａと接続し、データの判定を行った後、そのデータをＩ／Ｏ端子３１３へ出力する。この時、リード用グランド端子３１２ａとライト用グランド端子３１２ｂにはそれぞれ、リード動作でのセル電流とベリファイ動作でのセル電流が流れるが、これら２つの電流が独立した経路を通過しているため電流値はそれぞれリード動作もしくはライト動作のみの場合の電流値と同じであり、従来構成のようにデュアルオペレーションにおける電流値の増加が生じることはない。

図４（ａ）は、図３に示す構成の本発明のフラッシュメモリにおいて、２番バンク３０３がライト動作中であるときに１番バンク３０２に読出動作を実行させた場合の各スイッチの状態を説明するための図である。他のバンクの任意の組み合わせによるデュアルオペレーション時の動作も、オン／オフすべきスイッチを各バンクの対応するスイッチとすることにより以下に説明する例と同様に実行されるものであることは明らかである。なお、比較のために、図２に示した従来構成のフラッシュメモリにおいて、２番バンク２０３がライト動作中であるときに１番バンク２０２に読出動作を実行させた場合の各スイッチの状態を図４（ｂ）に示した。また、図５（ａ）および図５（ｂ）には、２番バンクが書込動作中であるときに１番バンクに読出動作を実行させた場合（すなわち、図４（ａ）および図４（ｂ）のスイッチ状態に対応）のソース電位の様子を示した。

図４（ａ）を参照すると、書込動作中の２番バンク３０３のライトアドレススイッチＡＷ２およびライトデータスイッチＤＷ２がオン状態とされ、アドレスバッファ３０９およびライトリファレンス３０６と電気的に接続される。また、ライトソーススイッチＳＷ２がオン状態とされることで２番バンク３０３がライト用グランド３１２ｂに接続される。一方、読出動作を実行する１番バンク３０２のリードアドレススイッチＡＲ１およびリードデータスイッチＤＲ１がオン状態とされ、アドレスバッファ３０９およびリードリファレンス３０５と電気的に接続される。また、リードソーススイッチＳＲ１がオン状態とされることで１番バンク３０２がリード用グランド３１２ａに接続される。その他のスイッチは何れもオフ状態である。

１番バンク３０２の読出を実行するには、このバンクに属するメモリセルのアドレスが指定されて外部からアドレス端子３１１に入力され、この信号をアドレスバッファ３０９がリード用アドレスとして出力する。コントローラ３１０は第１バンク３０２のみに伝達するように図４（ａ）に示したようにスイッチ群を操作する。また、コントローラ３１０は、リード用回路のセンスアンプ３０７ａに選択された第１バンク３０２のみを接続するようにスイッチ群を操作する。これにより、メモリセルのデータがセンスアンプ３０７ａにより判定され、その結果は出力回路３０７ｂを介してＩ／Ｏ端子３１３へと出力されてリード動作が実行される。この時、セル電流が流れるグランド配線３２０はリード用グランド端子３１２ａに接続されており、ライト用グランド端子３１２ｂには電流が流れることはない。

一方、２番バンク３０３のライト動作中（プログラムまたは消去中）には、コントローラ３１０がアドレスバッファ３０９にライト用アドレスを出力させ、選択された２番バンク３０３のみにライト用アドレスが伝達されるようにスイッチ群を操作する。これと同時に、必要に応じてライト用回路のセンスアンプ３０８ａ、書込回路３０８ｂ、および消去回路３０８ｃを接続するようにスイッチ群を操作する。選択された２番バンク３０３は、指定されたアドレスに応じたメモリセルのデータを書き換える。ここで、ベリファイ動作中にリード動作をした場合を考えると、先ず、ベリファイ動作中にリードしたいアドレスが外部よりアドレス端子３１１に入力される。コントローラ３１０は、このアドレスをベリファイ用アドレスとは独立したリード用アドレスとしてリード選択された第１バンク３０２のみに伝達するようにアドレスバッファ３０９とスイッチ群を操作する。その後は、上述したリード動作のみの場合と同様に、リード選択された第１バンク３０２が対応するメモリセルを選択してセンスアンプ３０７ａと接続し、データの判定を行った後、そのデータをＩ／Ｏ端子３１３へ出力する。この時、リード用グランド端子３１２ａとライト用グランド端子３１２ｂにはそれぞれ、リード動作でのセル電流とベリファイ動作でのセル電流が流れるが、これら２つの電流が独立した経路を通過しているため電流値はそれぞれリード動作もしくはライト動作のみの場合の電流値と同じであり、デュアルオペレーションにおける電流値の増加が生じることはない。

このように、本発明のフラッシュメモリでは、リード用グランド３１２ａとベリファイ用のライト用グランド３１２ｂとを独立に設けているため、図５（ａ）に示したように、リードとベリファイ動作が同時実行されてもメモリセルのソース電位をリードまたはベリファイのどちらか一方のみが実行中のときの電位と等しくすることが可能となり、デュアルオペレーション動作か否かに関わらず高速かつマージンの増大による安定したリード動作が実現される。

これに対して、図４（ｂ）に図示した従来構成では、グランド配線がリードとライトで共通に使用されるため、リードまたはベリファイのどちらか一方のみが実行中の時よりもグランド配線に流れる電流が増えることになり、寄生抵抗による電圧降下も増大する。その結果、図５（ｂ）に示すように、リードやライトで選択しているそれぞれのメモリセルのソース電位が、リードまたはベリファイのどちらか一方のみが実行中の時よりも上昇してセル電流の減少を招く。

以上説明したように、本発明の半導体記憶装置では、デュアルオペレーション動作時であるか否かに関わらず、リード動作の高速読出しや充分な動作マージンの確保が可能となる。

上述したように、本発明は、デュアルオペレーション機能を有する半導体装置の高速動作および充分な動作マージンの確保を可能とする技術を提供する。本発明はフラッシュメモリのような半導体記憶装置のみならず、内部に上記構成の記憶部を有するシステムＬＳＩなどの半導体装置を含むものである。

Claims (7)

1. データ読み出し及びベリファイモードで同時に動作可能な半導体装置であって、
   各々が複数のメモリセルを有する複数のバンクを有する内部回路と、
   前記複数のバンクに共通に設けられ前記データ読み出しモードにおいて前記内部回路を接地する第１のグランド配線と、
   前記複数のバンクに共通に設けられるとともに前記第1のグランド配線と独立に設けられ、前記ベリファイモードにおいて前記内部回路を接地する第２のグランド配線とを備え 前記複数のバンクのうちの第１のバンクが前記データ読み出しモードで動作し、前複数のバンクの第２のバンクが並行してライトモードで動作し、
   前記第１のバンクが前記第１のグランド配線に接続されてメモリセルソース電位を受け、前記第２のバンクが前記ライトモードにおける前記ベリファイモード時に前記第２のグランド配線に接続されてメモリセルのソース電位を受ける、半導体装置。
2. 前記半導体装置は、前記第１のグランド配線に接続された第１のグランド端子と、前記第２のグランド配線に接続された第２のグランド端子とを有する請求項１記載の半導体装置。
3. 前記第１のグランド配線と前記第２のグランド配線とは略等しい長さを有する請求項１又は２記載の半導体装置。
4. 前記半導体装置は、前記複数のバンクを選択的に前記第１及び第２のグランド配線に接続するスイッチを有する請求項１から３のいずれか一項記載の半導体装置。
5. 前記複数のバンクはそれぞれ、複数の不揮発性メモリセルを含む請求項１記載の半導体装置。
6. 前記半導体装置は不揮発性半導体記憶装置である請求項１から５のいずれか一項記載の半導体装置。
7. 複数のバンクを含み、データ読み出しモードおよびベリファイモードを含むライトモードで同時に動作可能な半導体装置の制御方法であって、
   前記データ読み出しモードにおいて前記複数のバンクの１つの第１のバンクを前記複数のバンクに共通に設けられる第１のグランド配線を介して接地してメモリセルソース電位を供給するステップと、
   前記ベリファイモードにおいて前記複数のバンクの第２のバンクを、前記第１のグランド配線とは独立にかつ前記複数のバンクに共通に設けられた第２のグランド配線を介して接地してメモリセルソース電位を供給するステップとを有する方法。

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