JP2013073657A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 フラッシュメモリ100は、メモリアレイ110と、メモリアレイ110の行方向の端部に配置され、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコーダ120と、
メモリアレイ110Aと110Bの間に配置され、選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および選択信号を昇圧する昇圧回路を含むワード線駆動回路130とを有する。ワード線デコーダ120は、選択信号を搬送する配線WR(i)を有し、配線WR(i)は、ワード線駆動回路130のスイッチ回路に接続される。
【選択図】 図2
Description
110A、110B:メモリアレイ
120:ワード線デコーダ
130:ワード線駆動回路
132:スイッチ部
134:昇圧部
140:ページバッファ
Claims (8)
- 電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、
アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、
前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、
前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含む、半導体記憶装置。 - 前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする、請求項1に記載の半導体記憶装置。
- 前記ワード線駆動手段は、行方向に延びる第1および第2のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第1および第2のメモリアレイに共通である、請求項1または2に記載の半導体記憶装置。
- 前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する、請求項1ないし3いずれか1つに記載の半導体記憶装置。
- 前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する、請求項1ないし4いずれか1つに記載の半導体記憶装置。
- 前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む、請求項1ないし5いずれか1つに記載の半導体記憶装置。
- 前記メモリアレイは、行方向に2分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する、請求項1ないし6いずれか1つに記載の半導体記憶装置。
- ワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する、請求項7に記載の半導体記憶装置。
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