JPH11354744A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11354744A JPH11354744A JP10160936A JP16093698A JPH11354744A JP H11354744 A JPH11354744 A JP H11354744A JP 10160936 A JP10160936 A JP 10160936A JP 16093698 A JP16093698 A JP 16093698A JP H11354744 A JPH11354744 A JP H11354744A
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ワード線がメインワード線とサブワード線と
の２つの階層で構成されたＤＲＡＭを、より高速に動作
させる。 【解決手段】 メインワード線１〜６は複数のサブアレ
イＢ上を通過して配置される。サブワード線１１〜３４
は、各サブアレイＢ毎に複数本配置されると共に、対応
するサブワードドライバ６１〜８４により駆動される。
サブワード選択線４１〜４６は、前記メインワード線と
平行に配置された平行部分４１ａ〜４６ａと、この平行
部分と直交する直交部分４１ｂ〜４６ｂとから成る。前
記各サブワードドライバは、メインワード線１〜６の何
れか１本と、前記サブワード選択線の直交部分４１ｂ〜
４６ｂの何れか１本により選択される。前記メインワー
ド線１〜６とサブワード選択線の平行部分４１ａ〜４６
との間では、信号伝搬の遅延差が極めて少なくなり、そ
の分、ＤＲＡＭの高速動作が実現される。
の２つの階層で構成されたＤＲＡＭを、より高速に動作
させる。 【解決手段】 メインワード線１〜６は複数のサブアレ
イＢ上を通過して配置される。サブワード線１１〜３４
は、各サブアレイＢ毎に複数本配置されると共に、対応
するサブワードドライバ６１〜８４により駆動される。
サブワード選択線４１〜４６は、前記メインワード線と
平行に配置された平行部分４１ａ〜４６ａと、この平行
部分と直交する直交部分４１ｂ〜４６ｂとから成る。前
記各サブワードドライバは、メインワード線１〜６の何
れか１本と、前記サブワード選択線の直交部分４１ｂ〜
４６ｂの何れか１本により選択される。前記メインワー
ド線１〜６とサブワード選択線の平行部分４１ａ〜４６
との間では、信号伝搬の遅延差が極めて少なくなり、そ
の分、ＤＲＡＭの高速動作が実現される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置、
特に、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという）の改良に関する。
特に、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという）の改良に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に対する微細
化に伴い、ワード線の選択方式として、金属配線のピッ
チの緩和を行う階層化ワード線方式が実施されている。
この階層化ワード線方式の一例としては、"A 29-ns 64-
Mb DRAM with Hierarchical Array Architecture" IEEE
J.Solid State Circuits,Vol.31(1996)pp.1302-1307が
ある。
化に伴い、ワード線の選択方式として、金属配線のピッ
チの緩和を行う階層化ワード線方式が実施されている。
この階層化ワード線方式の一例としては、"A 29-ns 64-
Mb DRAM with Hierarchical Array Architecture" IEEE
J.Solid State Circuits,Vol.31(1996)pp.1302-1307が
ある。
【０００３】前記一例のＤＲＡＭでは、その図７に示さ
れるように、メモリセルアレイａは複数のサブアレイｂ
に分割される。同一行方向に並ぶサブアレイｂはブロッ
クを構成し、複数個のブロック０、１…とされる。複数
本のメインワード線ＧＷＬ（同図ではブロック０内の一
本のみを図示している）は、同一行の複数のサブアレイ
ｂ上を通過する。これ等のメインワード線ＧＷＬは、所
定のアドレス信号により選択される図示しない行デコー
ダによって駆動される。サブワード選択線ＤＸｉは前記
メインワード線ＧＷＬと直交して配置される。これ等の
サブワード選択線ＤＸｉは、同一列方向に並ぶサブアレ
イｂで共通に使用される。各サブワード選択線ＤＸｉ
は、図中太線で示すように、複数本（例えば４本）から
成ると共に、数ビット（例えば２ビット）の共通のアド
レス信号により、複数本のうち１本が選択される。各々
選択された１本のメインワード線ＧＷＬ及びサブワード
選択線ＤＸｉは、図示しない複数のサブワードドライバ
のうち１個を選択する。選択されたサブワードドライバ
は、図示しない複数のサブワード線のうち１本を駆動
し、これ等のサブワード線は各々メモリセルと接続され
る。
れるように、メモリセルアレイａは複数のサブアレイｂ
に分割される。同一行方向に並ぶサブアレイｂはブロッ
クを構成し、複数個のブロック０、１…とされる。複数
本のメインワード線ＧＷＬ（同図ではブロック０内の一
本のみを図示している）は、同一行の複数のサブアレイ
ｂ上を通過する。これ等のメインワード線ＧＷＬは、所
定のアドレス信号により選択される図示しない行デコー
ダによって駆動される。サブワード選択線ＤＸｉは前記
メインワード線ＧＷＬと直交して配置される。これ等の
サブワード選択線ＤＸｉは、同一列方向に並ぶサブアレ
イｂで共通に使用される。各サブワード選択線ＤＸｉ
は、図中太線で示すように、複数本（例えば４本）から
成ると共に、数ビット（例えば２ビット）の共通のアド
レス信号により、複数本のうち１本が選択される。各々
選択された１本のメインワード線ＧＷＬ及びサブワード
選択線ＤＸｉは、図示しない複数のサブワードドライバ
のうち１個を選択する。選択されたサブワードドライバ
は、図示しない複数のサブワード線のうち１本を駆動
し、これ等のサブワード線は各々メモリセルと接続され
る。
【０００４】以下、前記従来のＤＲＡＭの動作を説明す
る。行アドレスが入力されると、何れか１個の行デコー
ダが選択されて、この行デコーダに接続された１本のメ
インワード線ＧＷＬが選択され、活性化される。一方、
前記メインワード線を選択する行アドレスとは異なる行
アドレスにより、複数のサブワード選択線のうち何れか
一本が選択され、活性化される。サブアレイで１本のメ
インワード線と１本のサブワード選択線が活性化される
と、図示しない１個のサブワードドライバが選択され、
この選択されたサブワードドライバに接続された１本の
サブワード線が選択されて活性化され、このサブワード
線に接続されたメモリセルの情報が読み出される。
る。行アドレスが入力されると、何れか１個の行デコー
ダが選択されて、この行デコーダに接続された１本のメ
インワード線ＧＷＬが選択され、活性化される。一方、
前記メインワード線を選択する行アドレスとは異なる行
アドレスにより、複数のサブワード選択線のうち何れか
一本が選択され、活性化される。サブアレイで１本のメ
インワード線と１本のサブワード選択線が活性化される
と、図示しない１個のサブワードドライバが選択され、
この選択されたサブワードドライバに接続された１本の
サブワード線が選択されて活性化され、このサブワード
線に接続されたメモリセルの情報が読み出される。
【０００５】
【発明が解決しようとする課題】ところで、前記従来の
階層化ワード線方式のＤＲＡＭでは、メインワード線の
活性化又は非活性化とサブワード選択線の活性化又は非
活性化との間に、所定のタイミングマージンが必要であ
る。これを以下具体的に説明する。即ち、ＮＭＯＳ型ト
ランジスタのみで構成されたサブワードドライバでは、
サブワード線の電圧レベルを昇圧レベルにまで活性化す
るために、セルフブースト回路方式が採用される。この
セルフブースト回路方式では、メインワード線の選択に
よりサブワードドライバのゲート電圧が上昇し、このゲ
ート電圧が十分に昇圧レベルに達すれば、この時点でサ
ブワード選択線を活性化する必要がある。従って、メイ
ンワード線の活性化とサブワード選択線の活性化との間
には、セルフブーストを行うためのタイミングマージン
が必要である。また、サブワードドライバでは、前記Ｎ
ＭＯＳ型トランジスタのみで構成される場合、ＮＭＯＳ
型及びＰＭＯＳ型の両トランジスタで構成されたＣＭＯ
Ｓタイプの何れの場合であっても、サブワード線の非活
性化の際に、サブワード線とグランドとの間のＮＭＯＳ
トランジスタのＯＮ動作のみではなく、サブワード選択
線とサブワード線との間のＭＯＳトランジスタをサブワ
ード選択線の非活性化によりＯＦＦ動作させる方が、サ
ブワード線の非活性化動作をより高速に行うことが可能
である。ここで、サブワード選択線の非活性化によるサ
ブワード線の非活性化を有効にするためには、サブワー
ド選択線の非活性化の後にメインワード線を非活性化す
る必要、即ち、サブワード選択線の非活性化とメインワ
ード線の非活性化との間にタイミングマージンをとる必
要がある。
階層化ワード線方式のＤＲＡＭでは、メインワード線の
活性化又は非活性化とサブワード選択線の活性化又は非
活性化との間に、所定のタイミングマージンが必要であ
る。これを以下具体的に説明する。即ち、ＮＭＯＳ型ト
ランジスタのみで構成されたサブワードドライバでは、
サブワード線の電圧レベルを昇圧レベルにまで活性化す
るために、セルフブースト回路方式が採用される。この
セルフブースト回路方式では、メインワード線の選択に
よりサブワードドライバのゲート電圧が上昇し、このゲ
ート電圧が十分に昇圧レベルに達すれば、この時点でサ
ブワード選択線を活性化する必要がある。従って、メイ
ンワード線の活性化とサブワード選択線の活性化との間
には、セルフブーストを行うためのタイミングマージン
が必要である。また、サブワードドライバでは、前記Ｎ
ＭＯＳ型トランジスタのみで構成される場合、ＮＭＯＳ
型及びＰＭＯＳ型の両トランジスタで構成されたＣＭＯ
Ｓタイプの何れの場合であっても、サブワード線の非活
性化の際に、サブワード線とグランドとの間のＮＭＯＳ
トランジスタのＯＮ動作のみではなく、サブワード選択
線とサブワード線との間のＭＯＳトランジスタをサブワ
ード選択線の非活性化によりＯＦＦ動作させる方が、サ
ブワード線の非活性化動作をより高速に行うことが可能
である。ここで、サブワード選択線の非活性化によるサ
ブワード線の非活性化を有効にするためには、サブワー
ド選択線の非活性化の後にメインワード線を非活性化す
る必要、即ち、サブワード選択線の非活性化とメインワ
ード線の非活性化との間にタイミングマージンをとる必
要がある。
【０００６】しかしながら、前記従来の階層化ワード線
方式のＤＲＡＭでは、複数のサブアレイに対して、メイ
ンワード線とサブワード選択線とが直交する方向に配置
されており、このため、例えばメインワード線の始端
（信号源であるデコーダ側）から遠く離れたサブアレイ
を活性化する際には、このサブアレイがサブワード選択
線の始端に近くに位置していても、このサブアレイでメ
インワード線が活性化した後にサブワード選択線が活性
化するように、サブワード選択線の活性化を大きく遅ら
せる必要がある。その結果、メインワード線の活性化と
サブワード選択線の活性化との間に大きなタイミングマ
ージンを必要とする。その結果、この大きなタイミング
マージンがＤＲＡＭのアクセス時間を長くし、ＤＲＡＭ
の高速動作を阻害する。メインワード線の活性化とサブ
ワード選択線の非活性化との間のタイミングマージンに
ついても上記と同様である。
方式のＤＲＡＭでは、複数のサブアレイに対して、メイ
ンワード線とサブワード選択線とが直交する方向に配置
されており、このため、例えばメインワード線の始端
（信号源であるデコーダ側）から遠く離れたサブアレイ
を活性化する際には、このサブアレイがサブワード選択
線の始端に近くに位置していても、このサブアレイでメ
インワード線が活性化した後にサブワード選択線が活性
化するように、サブワード選択線の活性化を大きく遅ら
せる必要がある。その結果、メインワード線の活性化と
サブワード選択線の活性化との間に大きなタイミングマ
ージンを必要とする。その結果、この大きなタイミング
マージンがＤＲＡＭのアクセス時間を長くし、ＤＲＡＭ
の高速動作を阻害する。メインワード線の活性化とサブ
ワード選択線の非活性化との間のタイミングマージンに
ついても上記と同様である。
【０００７】本発明は前記従来の欠点を改善するもので
あり、その目的は、ＤＲＡＭ等の半導体メモリ装置にお
いて、メインワード線とサブワード選択線との信号の伝
搬の遅延時間を減少させることにより、高速に動作する
半導体メモリ装置を提供することにある。
あり、その目的は、ＤＲＡＭ等の半導体メモリ装置にお
いて、メインワード線とサブワード選択線との信号の伝
搬の遅延時間を減少させることにより、高速に動作する
半導体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】この課題を解決するため
に、本発明では、サブワード選択線の一部をメインワー
ド線と平行に配置する。これにより、この両配線が平行
な部分において、各配線を伝搬する信号の伝搬遅延差を
減少させて、全体として、メインワード線とサブワード
選択線との間の信号のタイミングマージンとしては、ほ
とんど各サブアレイ内で確保すべきタイミングマージン
のみを考慮すれば良いようにして、ＤＲＡＭの高速動作
を実現する。
に、本発明では、サブワード選択線の一部をメインワー
ド線と平行に配置する。これにより、この両配線が平行
な部分において、各配線を伝搬する信号の伝搬遅延差を
減少させて、全体として、メインワード線とサブワード
選択線との間の信号のタイミングマージンとしては、ほ
とんど各サブアレイ内で確保すべきタイミングマージン
のみを考慮すれば良いようにして、ＤＲＡＭの高速動作
を実現する。
【０００９】即ち、請求項１記載の発明の半導体メモリ
装置は、複数のサブアレイに分割されたメモリセルアレ
イと、前記複数のサブアレイのうち同一行に位置する複
数のサブアレイ上を通過する複数のメインワード線と、
複数のサブワード選択線と、前記各サブアレイ毎に複数
備えられ、前記メインワード線の所定の１本及び前記サ
ブワード選択線の所定の１本で選択されるサブワードド
ライバと、前記各サブワードドライバに対応して設けら
れ、対応するサブワードドライバにより駆動されると共
に、所定のメモリセルに接続される複数のサブワード線
とを備えた半導体メモリ装置において、前記複数のサブ
ワード選択線は、前記同一行に位置する複数のサブアレ
イをブロックとして、各ブロック毎に複数備えられると
共に、各サブワード選択線は、前記メインワード線に対
して平行に配置された平行部分と、この平行部分に接続
され、且つ前記メインワード線に対して直交し、前記サ
ブアレイ毎に配置された複数の直交部分とを有すること
を特徴とする。
装置は、複数のサブアレイに分割されたメモリセルアレ
イと、前記複数のサブアレイのうち同一行に位置する複
数のサブアレイ上を通過する複数のメインワード線と、
複数のサブワード選択線と、前記各サブアレイ毎に複数
備えられ、前記メインワード線の所定の１本及び前記サ
ブワード選択線の所定の１本で選択されるサブワードド
ライバと、前記各サブワードドライバに対応して設けら
れ、対応するサブワードドライバにより駆動されると共
に、所定のメモリセルに接続される複数のサブワード線
とを備えた半導体メモリ装置において、前記複数のサブ
ワード選択線は、前記同一行に位置する複数のサブアレ
イをブロックとして、各ブロック毎に複数備えられると
共に、各サブワード選択線は、前記メインワード線に対
して平行に配置された平行部分と、この平行部分に接続
され、且つ前記メインワード線に対して直交し、前記サ
ブアレイ毎に配置された複数の直交部分とを有すること
を特徴とする。
【００１０】請求項２記載の発明は、前記請求項１記載
の半導体メモリ装置において、前記複数のメインワード
線に対して直交する方向に配列され、これ等メインワー
ド線を駆動する複数の行デコーダと、前記行デコーダの
配列方向と同一方向に配列されると共に各ブロック別に
設けられ、自己のブロック内の前記複数のサブワード選
択線のうち１本を選択して駆動する複数のサブワード選
択回路とを備えることを特徴とする。
の半導体メモリ装置において、前記複数のメインワード
線に対して直交する方向に配列され、これ等メインワー
ド線を駆動する複数の行デコーダと、前記行デコーダの
配列方向と同一方向に配列されると共に各ブロック別に
設けられ、自己のブロック内の前記複数のサブワード選
択線のうち１本を選択して駆動する複数のサブワード選
択回路とを備えることを特徴とする。
【００１１】請求項３記載の発明は、前記請求項２記載
の半導体メモリ装置において、各ブロックのサブワード
選択回路は、アドレス信号により選択され、前記アドレ
ス信号は、複数のブロックのうち１つを選択する信号及
び同一ブロック内の複数のサブワード選択線のうち１本
を選択する信号より成ることを特徴とする。
の半導体メモリ装置において、各ブロックのサブワード
選択回路は、アドレス信号により選択され、前記アドレ
ス信号は、複数のブロックのうち１つを選択する信号及
び同一ブロック内の複数のサブワード選択線のうち１本
を選択する信号より成ることを特徴とする。
【００１２】請求項４記載の発明は、前記請求項１、２
又は３記載の半導体メモリ装置において、各メモリセル
に記憶された信号を増幅する複数のセンスアンプの配列
を各サブアレイ毎に有し、前記各サブワード選択線の前
記平行部分は、前記センスアンプ列上に配置されること
を特徴とする。
又は３記載の半導体メモリ装置において、各メモリセル
に記憶された信号を増幅する複数のセンスアンプの配列
を各サブアレイ毎に有し、前記各サブワード選択線の前
記平行部分は、前記センスアンプ列上に配置されること
を特徴とする。
【００１３】請求項５記載の発明の半導体メモリ装置
は、複数のサブアレイに分割されたメモリセルアレイ
と、前記複数のサブアレイのうち同一行に位置する複数
のサブアレイ上を通過する複数のメインワード線と、複
数のサブワード選択線と、前記各サブアレイ毎に複数備
えられ、前記メインワード線の所定の１本及び前記サブ
ワード選択線の所定の１本で選択されるサブワードドラ
イバと、前記各サブワードドライバに対応して設けら
れ、対応するサブワードドライバにより駆動されると共
に、所定のメモリセルに接続される複数のサブワード線
とを備えた半導体メモリ装置において、前記複数のサブ
ワード選択線は、前記同一行に位置する複数のサブアレ
イをブロックとして、各ブロック毎に複数備えられると
共に、各サブワード選択線は、前記メインワード線に対
して平行に配置された主サブワード選択線と、前記主サ
ブワード選択線の駆動に応じて駆動されると共に、前記
メインワード線に対して直交し、且つ前記サブアレイ毎
に複数設けられ、前記複数のサブワードドライバに接続
された複数の副サブワード選択線とを有することを特徴
とする。
は、複数のサブアレイに分割されたメモリセルアレイ
と、前記複数のサブアレイのうち同一行に位置する複数
のサブアレイ上を通過する複数のメインワード線と、複
数のサブワード選択線と、前記各サブアレイ毎に複数備
えられ、前記メインワード線の所定の１本及び前記サブ
ワード選択線の所定の１本で選択されるサブワードドラ
イバと、前記各サブワードドライバに対応して設けら
れ、対応するサブワードドライバにより駆動されると共
に、所定のメモリセルに接続される複数のサブワード線
とを備えた半導体メモリ装置において、前記複数のサブ
ワード選択線は、前記同一行に位置する複数のサブアレ
イをブロックとして、各ブロック毎に複数備えられると
共に、各サブワード選択線は、前記メインワード線に対
して平行に配置された主サブワード選択線と、前記主サ
ブワード選択線の駆動に応じて駆動されると共に、前記
メインワード線に対して直交し、且つ前記サブアレイ毎
に複数設けられ、前記複数のサブワードドライバに接続
された複数の副サブワード選択線とを有することを特徴
とする。
【００１４】請求項６記載の発明は、前記請求項１記載
の半導体メモリ装置において、前記複数のメインワード
線に対して直交する方向に配列され、これ等メインワー
ド線を駆動する複数の行デコーダと、前記行デコーダの
配列方向と同一方向に配列されると共に各ブロック別に
設けられ、自己のブロック内の前記複数のサブワード選
択線のうち１本の前記主サブワード選択線を選択して駆
動する複数のサブワード選択回路とを備えることを特徴
とする。
の半導体メモリ装置において、前記複数のメインワード
線に対して直交する方向に配列され、これ等メインワー
ド線を駆動する複数の行デコーダと、前記行デコーダの
配列方向と同一方向に配列されると共に各ブロック別に
設けられ、自己のブロック内の前記複数のサブワード選
択線のうち１本の前記主サブワード選択線を選択して駆
動する複数のサブワード選択回路とを備えることを特徴
とする。
【００１５】請求項７記載の発明は、前記請求項６記載
の半導体メモリ装置において、各ブロックのサブワード
選択回路は、アドレス信号により選択され、前記アドレ
ス信号は、複数のブロックのうち１つを選択する信号及
び同一ブロック内の複数のサブワード選択線のうち１本
を選択する信号より成ることを特徴とする。
の半導体メモリ装置において、各ブロックのサブワード
選択回路は、アドレス信号により選択され、前記アドレ
ス信号は、複数のブロックのうち１つを選択する信号及
び同一ブロック内の複数のサブワード選択線のうち１本
を選択する信号より成ることを特徴とする。
【００１６】請求項８記載の発明は、前記請求項５、６
又は７記載の半導体メモリ装置において、各メモリセル
に記憶された信号を増幅する複数のセンスアンプの配列
を各サブアレイ毎に有し、前記各サブワード選択線の前
記主サブワード選択線は、前記センスアンプ列上に配置
されることを特徴とする。
又は７記載の半導体メモリ装置において、各メモリセル
に記憶された信号を増幅する複数のセンスアンプの配列
を各サブアレイ毎に有し、前記各サブワード選択線の前
記主サブワード選択線は、前記センスアンプ列上に配置
されることを特徴とする。
【００１７】請求項９記載の発明は、前記請求項６記載
の半導体メモリ装置において、前記複数の主サブワード
選択線に対応して設けられ、対応する主サブワード選択
線によって選択されると共に、各サブアレイ毎に設けら
れたサブワード選択線ドライバを有し、前記各サブワー
ド選択線ドライバは、対応するサブアレイの前記副サブ
ワード選択線を駆動することを特徴とする。
の半導体メモリ装置において、前記複数の主サブワード
選択線に対応して設けられ、対応する主サブワード選択
線によって選択されると共に、各サブアレイ毎に設けら
れたサブワード選択線ドライバを有し、前記各サブワー
ド選択線ドライバは、対応するサブアレイの前記副サブ
ワード選択線を駆動することを特徴とする。
【００１８】請求項１０記載の発明は、前記請求項９記
載の半導体メモリ装置において、各メモリセルに記憶さ
れた信号を増幅する複数のセンスアンプの配列を各サブ
アレイ毎に有し、前記複数のサブワード選択線ドライバ
は、自己のサブアレイの前記センスアンプ列と前記複数
のサブワードドライバの配列との交差点に配置されるこ
とを特徴とする。
載の半導体メモリ装置において、各メモリセルに記憶さ
れた信号を増幅する複数のセンスアンプの配列を各サブ
アレイ毎に有し、前記複数のサブワード選択線ドライバ
は、自己のサブアレイの前記センスアンプ列と前記複数
のサブワードドライバの配列との交差点に配置されるこ
とを特徴とする。
【００１９】請求項１１記載の発明は、前記請求項９記
載の半導体メモリ装置において、前記各サブワード選択
線ドライバは、前記主サブワード選択線の信号レベルを
昇圧するレベルシフト回路を含み、前記レベルシフト回
路により、対応する前記副サブワード選択線の信号レベ
ルを前記主サブワード選択線の信号レベルよりも高くす
ることを特徴とする。
載の半導体メモリ装置において、前記各サブワード選択
線ドライバは、前記主サブワード選択線の信号レベルを
昇圧するレベルシフト回路を含み、前記レベルシフト回
路により、対応する前記副サブワード選択線の信号レベ
ルを前記主サブワード選択線の信号レベルよりも高くす
ることを特徴とする。
【００２０】以上の構成により、請求項１ないし請求項
１１記載の発明の半導体メモリ装置では、各サブワード
選択線が、その平行部分又は主サブワード選択線におい
て、メインワード線に対して平行に配置されるので、こ
の部分についてはこの各配線を伝搬する信号の伝搬遅延
時間をさほど考慮する必要がない。従って、どの位置に
あるサブアレイに対しても、メインワード線とサブワー
ド選択線との間の信号伝搬の遅延時間差が減少し、メイ
ンワード線とサブワード選択線との間の信号のタイミン
グマージンとしては、ほとんど各メモリサブアレイ内で
確保されるべきタイミングマージンのみを確保すれば良
く、従来のように配線の始端から最も遠い位置のサブア
レイで確保されるべき長いタイミングマージンを確保す
る必要がなく、従来よりも高速動作するＤＲＡＭが実現
される。
１１記載の発明の半導体メモリ装置では、各サブワード
選択線が、その平行部分又は主サブワード選択線におい
て、メインワード線に対して平行に配置されるので、こ
の部分についてはこの各配線を伝搬する信号の伝搬遅延
時間をさほど考慮する必要がない。従って、どの位置に
あるサブアレイに対しても、メインワード線とサブワー
ド選択線との間の信号伝搬の遅延時間差が減少し、メイ
ンワード線とサブワード選択線との間の信号のタイミン
グマージンとしては、ほとんど各メモリサブアレイ内で
確保されるべきタイミングマージンのみを確保すれば良
く、従来のように配線の始端から最も遠い位置のサブア
レイで確保されるべき長いタイミングマージンを確保す
る必要がなく、従来よりも高速動作するＤＲＡＭが実現
される。
【００２１】また、特に請求項４及び請求項８に記載の
発明の半導体メモリ装置では、サブワード選択線のうち
その平行部分及び主サブワード選択線が、余裕空間のあ
るセンスアンプ列上に配置されるので、レイアウト面積
の増加を招かずにサブワード選択線を配置できる。
発明の半導体メモリ装置では、サブワード選択線のうち
その平行部分及び主サブワード選択線が、余裕空間のあ
るセンスアンプ列上に配置されるので、レイアウト面積
の増加を招かずにサブワード選択線を配置できる。
【００２２】更に、請求項９記載の発明の半導体メモリ
装置では、各サブワード選択線において、主サブワード
選択線と副サブワード選択線との間にサブワード選択線
ドライバが配置されて、主サブワード選択線がメインワ
ード線とほぼ同一長となるので、メインワード線と、こ
れと平行な主サブワード選択線との信号負荷が近似し、
これにより、メインワード線と主サブワード選択線との
間の信号伝搬の遅延時間がより一層に近似して、メイン
ワード線とサブワード選択線との信号間で確保すべきタ
イミングマージンをより一層短くでき、ＤＲＡＭのより
一層の高速動作が実現される。
装置では、各サブワード選択線において、主サブワード
選択線と副サブワード選択線との間にサブワード選択線
ドライバが配置されて、主サブワード選択線がメインワ
ード線とほぼ同一長となるので、メインワード線と、こ
れと平行な主サブワード選択線との信号負荷が近似し、
これにより、メインワード線と主サブワード選択線との
間の信号伝搬の遅延時間がより一層に近似して、メイン
ワード線とサブワード選択線との信号間で確保すべきタ
イミングマージンをより一層短くでき、ＤＲＡＭのより
一層の高速動作が実現される。
【００２３】加えて、本発明の請求項１０記載の発明の
半導体メモリ装置では、サブワード選択線ドライバがセ
ンスアンプ列とサブワードドライバ列との交差点の余裕
空間に配置されるので、レイアウト面積の増加を招かず
にサブワード選択線ドライバを配置することができる。
半導体メモリ装置では、サブワード選択線ドライバがセ
ンスアンプ列とサブワードドライバ列との交差点の余裕
空間に配置されるので、レイアウト面積の増加を招かず
にサブワード選択線ドライバを配置することができる。
【００２４】また、本発明の請求項１１記載の発明の半
導体メモリ装置では、副サブワード選択線の信号レベ
ル、即ちサブワード線の信号レベル、がサブワード選択
線ドライバに含むレベルシフト回路により得られるの
で、主サブワード選択線の信号レベルは前記サブワード
線の信号レベル未満の電圧とすることができ、従って、
主サブワード選択線の活性化及び非活性化の動作に消費
する電流が減少し、ＤＲＡＭの低消費電力化が実現され
る。
導体メモリ装置では、副サブワード選択線の信号レベ
ル、即ちサブワード線の信号レベル、がサブワード選択
線ドライバに含むレベルシフト回路により得られるの
で、主サブワード選択線の信号レベルは前記サブワード
線の信号レベル未満の電圧とすることができ、従って、
主サブワード選択線の活性化及び非活性化の動作に消費
する電流が減少し、ＤＲＡＭの低消費電力化が実現され
る。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２６】（第１の実施の形態）図１及び図２は本発
明の半導体メモリ装置の回路図を示し、図１は概略図
を、図２は詳細図を示す。図１及び図２において、メモ
リセルアレイＡは複数のサブアレイＢに分割される。同
一行方向に並ぶサブアレイＢはブロックを構成し、複数
個のブロック０、１…とされる。複数本のメインワード
線１〜６は、同一行の複数のサブアレイＢ上を通過す
る。複数個の行デコーダ５１〜５６は列方向に並び、各
ブロック別に行デコーダ列１０１、１０２を構成する。
各ブロック別に１個の行デコーダが選択されると、この
行デコーダに接続される１本の前記メインワード線が駆
動される。各サブアレイＢの上方には、センスアンプ列
１３１〜１３６が配置される。
明の半導体メモリ装置の回路図を示し、図１は概略図
を、図２は詳細図を示す。図１及び図２において、メモ
リセルアレイＡは複数のサブアレイＢに分割される。同
一行方向に並ぶサブアレイＢはブロックを構成し、複数
個のブロック０、１…とされる。複数本のメインワード
線１〜６は、同一行の複数のサブアレイＢ上を通過す
る。複数個の行デコーダ５１〜５６は列方向に並び、各
ブロック別に行デコーダ列１０１、１０２を構成する。
各ブロック別に１個の行デコーダが選択されると、この
行デコーダに接続される１本の前記メインワード線が駆
動される。各サブアレイＢの上方には、センスアンプ列
１３１〜１３６が配置される。
【００２７】複数本のサブワード選択線４１〜４６は、
前記各ブロック内でメインワード線１〜６の上方に配置
される。本実施の形態では、各ブロック毎に２本のサブ
ワード選択線が設けられる。各サブワード選択線４１〜
４６は、メインワード線１〜６と平行に配置された部分
４１ａ〜４６ａと、この平行部分に接続され且つメイン
ワード線１〜６と直交して各サブアレイ別に配置された
部分４１ｂ〜４６ｂとから成る。前記平行部分４１ａ〜
４６ａは前記自己のブロックのセンスアンプ列１３１〜
１３６上に配置され、前記直交部分４１ｂ〜４６ｂは、
自己のブロック内の後述するサブドライバ列１１１〜１
１４上に配置される。サブワード選択回路９１〜９３
は、サブアレイ毎に１個設けられる。このサブワード選
択回路９１〜９３は、前記行デコーダと同一方向に配置
され、自己のサブアレイ内のサブワード選択線のうち１
本を駆動する。
前記各ブロック内でメインワード線１〜６の上方に配置
される。本実施の形態では、各ブロック毎に２本のサブ
ワード選択線が設けられる。各サブワード選択線４１〜
４６は、メインワード線１〜６と平行に配置された部分
４１ａ〜４６ａと、この平行部分に接続され且つメイン
ワード線１〜６と直交して各サブアレイ別に配置された
部分４１ｂ〜４６ｂとから成る。前記平行部分４１ａ〜
４６ａは前記自己のブロックのセンスアンプ列１３１〜
１３６上に配置され、前記直交部分４１ｂ〜４６ｂは、
自己のブロック内の後述するサブドライバ列１１１〜１
１４上に配置される。サブワード選択回路９１〜９３
は、サブアレイ毎に１個設けられる。このサブワード選
択回路９１〜９３は、前記行デコーダと同一方向に配置
され、自己のサブアレイ内のサブワード選択線のうち１
本を駆動する。
【００２８】各サブアレイＢには、複数個のサブワード
ドライバ６１〜８４が配置され、サブワードドライバ列
１１１〜１１４を構成する。各サブワードドライバ６１
〜８４は、自己のサブアレイＢ内で、所定の各１本のメ
インワード線及びサブワード選択線とに接続され、この
接続された２本の線が共に駆動された時に活性化されて
選択される。更に、各サブアレイＢには、前記サブワー
ドドライバの個数と同数のサブワード線１１〜３４が設
けられる。これ等のサブワード線は対応する前記サブワ
ードドライバに接続され、対応するサブワードドライバ
が選択された時にこのサブワードドライバにより駆動さ
れる。前記各サブワード線１１〜３４には、図示しない
メモリセルと接続される。
ドライバ６１〜８４が配置され、サブワードドライバ列
１１１〜１１４を構成する。各サブワードドライバ６１
〜８４は、自己のサブアレイＢ内で、所定の各１本のメ
インワード線及びサブワード選択線とに接続され、この
接続された２本の線が共に駆動された時に活性化されて
選択される。更に、各サブアレイＢには、前記サブワー
ドドライバの個数と同数のサブワード線１１〜３４が設
けられる。これ等のサブワード線は対応する前記サブワ
ードドライバに接続され、対応するサブワードドライバ
が選択された時にこのサブワードドライバにより駆動さ
れる。前記各サブワード線１１〜３４には、図示しない
メモリセルと接続される。
【００２９】前記各サブワードドライバ６１の内部構成
を図３に示す。図３はＮＭＯＳ型のトランジスタで構成
した例を示す。他のドライバ６２〜８４も同一の内部構
成を持つ。図３のサブワードドライバ６１は、直列接続
された第１及び第２のＮＭＯＳ型トランジスタ６１ａ、
６１ｂを持ち、その接続点は出力点としてサブワード線
１１に接続される。第１のトランジスタ６１ａにはサブ
ワード選択線４２が接続されると共に、そのゲートには
第３のＮＭＯＳ型トランジスタ６１ｃを経てメインワー
ド線１が接続される。前記第２のトランジスタ６１ｂは
接地されると共に、そのゲートに前記サブワード線４２
の電圧の反転電圧が印可される。前記第３のトランジス
タ６１ｃのゲートには高電圧ＶPPが印可される。また、
第４のＮＭＯＳ型トランジスタ６１ｄを有し、このトラ
ンジスタ６１ｄは前記メインワード線１と前記出力点と
に接続されると共に、そのゲートは前記サブワード選択
線４２に接続される。
を図３に示す。図３はＮＭＯＳ型のトランジスタで構成
した例を示す。他のドライバ６２〜８４も同一の内部構
成を持つ。図３のサブワードドライバ６１は、直列接続
された第１及び第２のＮＭＯＳ型トランジスタ６１ａ、
６１ｂを持ち、その接続点は出力点としてサブワード線
１１に接続される。第１のトランジスタ６１ａにはサブ
ワード選択線４２が接続されると共に、そのゲートには
第３のＮＭＯＳ型トランジスタ６１ｃを経てメインワー
ド線１が接続される。前記第２のトランジスタ６１ｂは
接地されると共に、そのゲートに前記サブワード線４２
の電圧の反転電圧が印可される。前記第３のトランジス
タ６１ｃのゲートには高電圧ＶPPが印可される。また、
第４のＮＭＯＳ型トランジスタ６１ｄを有し、このトラ
ンジスタ６１ｄは前記メインワード線１と前記出力点と
に接続されると共に、そのゲートは前記サブワード選択
線４２に接続される。
【００３０】ＮＭＯＳ型トランジスタで構成された図３
の前記サブワードドライバ回路６１〜８４の動作を説明
する。サブワード線１１に高電圧ＶPPを供給するために
は、第１のＮＭＯＳトランジスタ６１ａのゲート電圧を
前記高電圧ＶPPよりも十分に高い電圧に上げる必要があ
る。サブワードドライバ回路６１〜８４の正常動作で
は、図４（ａ）に示すように、先ずメインワード線１を
活性化して第１のトランジスタ６１ａのゲート電圧を上
げ、その後、サブワード選択線４２を活性化する。これ
により、第１のトランジスタ６１ａは、そのゲート-ソ
ース間の容量結合でもって自己の前記ゲート電圧を高電
圧ＶPPを越える電圧にセルフブートするので、サブワー
ド選択線４２の電圧（高電圧ＶPP）がサブワード線１１
にそのまま供給されて、サブワード線１１の電位は高電
圧ＶPPにまで上がる。一方、メインワード線１の活性化
のタイミングとサブワード選択線４２の活性化のタイミ
ングとの間のタイミングマージンが十分でない場合に
は、同図（ｂ）に示すように、メインワード線１の活性
化による第１のトランジスタ６１ａのゲート電圧の上昇
が十分に行われない段階で、サブワード選択線４２が活
性化して第１のトランジスタ６１ａのセルフブートが開
始され、その結果、第１のトランジスタ６１ａのゲート
電圧が十分に昇圧されず、サブワード選択線４２の高電
圧ＶPPはそのままではサブワード線１１に供給されず、
サブワード線１１の電位は高電圧ＶPPにまで上昇しな
い。本実施の形態では、前記タイミングマージンが十分
確保されて、サブワードドライバ回路６１〜８４は常に
正常動作する。この理由の詳細については後述する。
の前記サブワードドライバ回路６１〜８４の動作を説明
する。サブワード線１１に高電圧ＶPPを供給するために
は、第１のＮＭＯＳトランジスタ６１ａのゲート電圧を
前記高電圧ＶPPよりも十分に高い電圧に上げる必要があ
る。サブワードドライバ回路６１〜８４の正常動作で
は、図４（ａ）に示すように、先ずメインワード線１を
活性化して第１のトランジスタ６１ａのゲート電圧を上
げ、その後、サブワード選択線４２を活性化する。これ
により、第１のトランジスタ６１ａは、そのゲート-ソ
ース間の容量結合でもって自己の前記ゲート電圧を高電
圧ＶPPを越える電圧にセルフブートするので、サブワー
ド選択線４２の電圧（高電圧ＶPP）がサブワード線１１
にそのまま供給されて、サブワード線１１の電位は高電
圧ＶPPにまで上がる。一方、メインワード線１の活性化
のタイミングとサブワード選択線４２の活性化のタイミ
ングとの間のタイミングマージンが十分でない場合に
は、同図（ｂ）に示すように、メインワード線１の活性
化による第１のトランジスタ６１ａのゲート電圧の上昇
が十分に行われない段階で、サブワード選択線４２が活
性化して第１のトランジスタ６１ａのセルフブートが開
始され、その結果、第１のトランジスタ６１ａのゲート
電圧が十分に昇圧されず、サブワード選択線４２の高電
圧ＶPPはそのままではサブワード線１１に供給されず、
サブワード線１１の電位は高電圧ＶPPにまで上昇しな
い。本実施の形態では、前記タイミングマージンが十分
確保されて、サブワードドライバ回路６１〜８４は常に
正常動作する。この理由の詳細については後述する。
【００３１】前記各ブロックの行デコーダ５１〜５６
は、所定のアドレス信号、例えばブロックが１６個でメ
インワード線が１２８本の場合には７ビットの行アドレ
ス信号（メインワード線選択信号）ＡＸ２〜ＡＸ８及び
４ビットの行アドレス信号（ブロック選択信号）ＡＸ９
〜ＡＸ１２を受けて、全ブロックで１個選択され、接続
される１本のメインワード線を駆動する。また、各サブ
ワード選択回路９１〜９３は、他の所定のアドレス信
号、例えばブロックが１６個でサブワード選択線が４本
の場合には、前記４ビットの行アドレス信号（ブロック
選択信号）ＡＸ９〜ＡＸ１２及び２ビットの行アドレス
信号（サブワード選択線選択信号）ＡＸ０〜ＡＸ１を受
ける。従って、各サブワード選択回路９１〜９３は、駆
動される１本のメインワード線を含むブロックに対応す
る複数のサブワード選択線のうち１本を選択する。
は、所定のアドレス信号、例えばブロックが１６個でメ
インワード線が１２８本の場合には７ビットの行アドレ
ス信号（メインワード線選択信号）ＡＸ２〜ＡＸ８及び
４ビットの行アドレス信号（ブロック選択信号）ＡＸ９
〜ＡＸ１２を受けて、全ブロックで１個選択され、接続
される１本のメインワード線を駆動する。また、各サブ
ワード選択回路９１〜９３は、他の所定のアドレス信
号、例えばブロックが１６個でサブワード選択線が４本
の場合には、前記４ビットの行アドレス信号（ブロック
選択信号）ＡＸ９〜ＡＸ１２及び２ビットの行アドレス
信号（サブワード選択線選択信号）ＡＸ０〜ＡＸ１を受
ける。従って、各サブワード選択回路９１〜９３は、駆
動される１本のメインワード線を含むブロックに対応す
る複数のサブワード選択線のうち１本を選択する。
【００３２】以上のように構成された半導体メモリ装置
について、以下、その動作を説明する。
について、以下、その動作を説明する。
【００３３】ＤＲＡＭに行アドレスが入力されると、１
個の行デコーダ（例えば５１）が選択され、対応するメ
インワード線１が活性化される。また、選択された行デ
コーダ５１と同一ブロックのサブワード選択回路９１が
選択されると共に、この選択されたサブワード選択回路
９１に接続される複数のサブワード選択線４１、４２の
中の一本（例えば４１）が前記選択されたサブワード選
択回路９１により活性化される。この選択されたサブワ
ード選択線４１では、先ず、メインワード線１と平行に
配置された平行部分４１では、メインワード線１とほぼ
同様の伝搬遅延で信号が伝搬する。
個の行デコーダ（例えば５１）が選択され、対応するメ
インワード線１が活性化される。また、選択された行デ
コーダ５１と同一ブロックのサブワード選択回路９１が
選択されると共に、この選択されたサブワード選択回路
９１に接続される複数のサブワード選択線４１、４２の
中の一本（例えば４１）が前記選択されたサブワード選
択回路９１により活性化される。この選択されたサブワ
ード選択線４１では、先ず、メインワード線１と平行に
配置された平行部分４１では、メインワード線１とほぼ
同様の伝搬遅延で信号が伝搬する。
【００３４】その後、同一行のサブアレイＢ毎のサブワ
ードドライバ列１１１、１１３にて、メインワード線１
は図２下方に信号を伝搬し、サブワード選択線４１の直
交部分４１ｂも図２下方に信号を伝搬する。前記メイン
ワード線１とサブワード選択線４１との活性化により、
各サブアレイＢ別に１個のサブワードドライバ６２、７
４が選択されて、これに接続されたサブワード線１２、
２４が活性化して、これ等に接続されたメモリセルが選
択される。
ードドライバ列１１１、１１３にて、メインワード線１
は図２下方に信号を伝搬し、サブワード選択線４１の直
交部分４１ｂも図２下方に信号を伝搬する。前記メイン
ワード線１とサブワード選択線４１との活性化により、
各サブアレイＢ別に１個のサブワードドライバ６２、７
４が選択されて、これに接続されたサブワード線１２、
２４が活性化して、これ等に接続されたメモリセルが選
択される。
【００３５】その際、各サブアレイＢ内でメインワード
線１とサブワード選択線４１の直交部分４１ｂとが各々
信号を図２下方に伝搬する遅延時間差は、サブアレイＢ
の領域内での信号伝搬であるので、非常に小さい。従っ
て、各サブアレイＢ内において、サブワードドライバ６
２、７４までのメインワード線１とサブワード選択線４
１との間のタイミングマージンのみを確保するだけで、
行デコーダ５１とサブワード選択回路９１との信号のタ
イミング設計を行うことが可能である。以上、所定のメ
インワード線１及びサブワード選択線４１を選択する場
合について説明したが、他のメインワード線及びサブワ
ード選択線を選択する場合の動作も上記と同様であるの
で、その説明を省略する。
線１とサブワード選択線４１の直交部分４１ｂとが各々
信号を図２下方に伝搬する遅延時間差は、サブアレイＢ
の領域内での信号伝搬であるので、非常に小さい。従っ
て、各サブアレイＢ内において、サブワードドライバ６
２、７４までのメインワード線１とサブワード選択線４
１との間のタイミングマージンのみを確保するだけで、
行デコーダ５１とサブワード選択回路９１との信号のタ
イミング設計を行うことが可能である。以上、所定のメ
インワード線１及びサブワード選択線４１を選択する場
合について説明したが、他のメインワード線及びサブワ
ード選択線を選択する場合の動作も上記と同様であるの
で、その説明を省略する。
【００３６】サブワード線１を非活性化する場合の信号
伝搬の遅延時間差も上記と同様である。即ち、本実施の
形態では、サブワード選択線４１〜４６の平行部分４１
ａ〜４６ａがメインワード線１〜６に平行に配置され、
メインワード線１〜６と直交するサブワード選択線４１
〜４６の直交部分４１ｂ〜４６ｂは各サブアレイＢ内の
みに配置されるので、メインワード線１〜６の非活性化
とサブワード選択線４１〜４６の非活性化との間の信号
のタイミングマージンを小さくできる。従来では、メイ
ンワード線に直交するサブワード選択線が複数のサブア
レイを通過するため、メインワード線に直交する方向で
のサブワード選択線の信号の伝搬遅延が大きく、メイン
ワード線とサブワード選択線との信号のタイミングマー
ジンを大きくとるタイミング設計が必要であり、ＤＲＡ
Ｍの動作がその分遅かったが、本実施の形態では前記小
さいタイミングマージンの設定により、ＤＲＡＭの高速
動作が実現できる。
伝搬の遅延時間差も上記と同様である。即ち、本実施の
形態では、サブワード選択線４１〜４６の平行部分４１
ａ〜４６ａがメインワード線１〜６に平行に配置され、
メインワード線１〜６と直交するサブワード選択線４１
〜４６の直交部分４１ｂ〜４６ｂは各サブアレイＢ内の
みに配置されるので、メインワード線１〜６の非活性化
とサブワード選択線４１〜４６の非活性化との間の信号
のタイミングマージンを小さくできる。従来では、メイ
ンワード線に直交するサブワード選択線が複数のサブア
レイを通過するため、メインワード線に直交する方向で
のサブワード選択線の信号の伝搬遅延が大きく、メイン
ワード線とサブワード選択線との信号のタイミングマー
ジンを大きくとるタイミング設計が必要であり、ＤＲＡ
Ｍの動作がその分遅かったが、本実施の形態では前記小
さいタイミングマージンの設定により、ＤＲＡＭの高速
動作が実現できる。
【００３７】また、サブワード選択線の平行部分４１ａ
〜４６ａをセンスアンプ列１３１〜１３６上の空き空間
に配置するので、レイアウトの面積増加を抑えることが
可能である。
〜４６ａをセンスアンプ列１３１〜１３６上の空き空間
に配置するので、レイアウトの面積増加を抑えることが
可能である。
【００３８】尚、図２では、サブワードドライバ列に入
るサブワード選択線（例えば４１）を２本で構成した
が、４本、８本又は１６本等にしても同様の効果が得ら
れ、本発明ではサブワード線の本数は限定されない。
るサブワード選択線（例えば４１）を２本で構成した
が、４本、８本又は１６本等にしても同様の効果が得ら
れ、本発明ではサブワード線の本数は限定されない。
【００３９】（第２の実施の形態）図５は本発明の半導
体メモリ装置の第２の実施の形態を示す。同図におい
て、複数のサブワード選択線は、各々、メインワード線
１〜６と平行に配置された１本の主サブワード選択線１
４１〜１４６と、各サブアレイＢ毎にサブワードドライ
バ列１１１〜１１４上に設けられ且つメインワード線１
〜６と直交して配置された複数本の副サブワード選択線
１５１〜１５８とから成る。各主サブワード選択線１４
１〜１４６と各副サブワード選択線１５１〜１５８との
交点、即ちセンスアンプ列１３１〜１３６とサブワード
ドライバ列１１１〜１１４との各交差点には、各々、サ
ブワード選択線ドライバ１６１〜１７２が配置される。
体メモリ装置の第２の実施の形態を示す。同図におい
て、複数のサブワード選択線は、各々、メインワード線
１〜６と平行に配置された１本の主サブワード選択線１
４１〜１４６と、各サブアレイＢ毎にサブワードドライ
バ列１１１〜１１４上に設けられ且つメインワード線１
〜６と直交して配置された複数本の副サブワード選択線
１５１〜１５８とから成る。各主サブワード選択線１４
１〜１４６と各副サブワード選択線１５１〜１５８との
交点、即ちセンスアンプ列１３１〜１３６とサブワード
ドライバ列１１１〜１１４との各交差点には、各々、サ
ブワード選択線ドライバ１６１〜１７２が配置される。
【００４０】前記サブワード選択線ドライバ１６１〜１
７２の内部には、各々、図６に示すレベルシフタ１７０
が配置される。このレベルシフタ１７０、例えばサブワ
ード選択線ドライバ１６２内に配置されるものには、主
サブワード選択線１４２と副サブワード選択線１５１と
が接続される。そして、主サブワード選択線１４２の電
位レベルがＨレベルのときには、副サブワード選択線１
５１の電位レベルを、メモリセルの書き込み電圧ＶINT
よりも高い昇圧電圧ＶPPにシフトし、主サブワード選択
線１４２の電位レベルがＬレベルのときには、副サブワ
ード選択線１５１の電位レベルを接地電位にする。サブ
ワード線の電位はメモリセルの書き込み電圧ＶINTより
も高い昇圧電圧ＶPPが必要であり、この高い昇圧電圧Ｖ
PPが副サブワード選択線１５１からサブワード線１２、
１４、１６に伝搬される。
７２の内部には、各々、図６に示すレベルシフタ１７０
が配置される。このレベルシフタ１７０、例えばサブワ
ード選択線ドライバ１６２内に配置されるものには、主
サブワード選択線１４２と副サブワード選択線１５１と
が接続される。そして、主サブワード選択線１４２の電
位レベルがＨレベルのときには、副サブワード選択線１
５１の電位レベルを、メモリセルの書き込み電圧ＶINT
よりも高い昇圧電圧ＶPPにシフトし、主サブワード選択
線１４２の電位レベルがＬレベルのときには、副サブワ
ード選択線１５１の電位レベルを接地電位にする。サブ
ワード線の電位はメモリセルの書き込み電圧ＶINTより
も高い昇圧電圧ＶPPが必要であり、この高い昇圧電圧Ｖ
PPが副サブワード選択線１５１からサブワード線１２、
１４、１６に伝搬される。
【００４１】図５の他の構成は図２と同一であるので、
同一部分に同一符号を付してその説明を省略する。
同一部分に同一符号を付してその説明を省略する。
【００４２】従って、本実施の形態では、主サブワード
選択線１４１〜１４６はメインワード線１〜６と平行に
配置されている。また、前記主サブワード選択線１４１
〜１４６は副サブワード選択線１５１〜１５８と分離さ
れると共に、この各主サブワード選択線の信号負荷はサ
ブワード選択線ドライバ１６１〜１７２であって、これ
等ドライバはメインワード線１〜６に対するサブワード
ドライバ６１〜８４と同一ピッチで配置される。以上の
ことから、各主サブワード選択線１４１〜１４６の信号
の伝搬遅延は、メインワード線１〜６の信号の伝搬遅延
に一層近似される。
選択線１４１〜１４６はメインワード線１〜６と平行に
配置されている。また、前記主サブワード選択線１４１
〜１４６は副サブワード選択線１５１〜１５８と分離さ
れると共に、この各主サブワード選択線の信号負荷はサ
ブワード選択線ドライバ１６１〜１７２であって、これ
等ドライバはメインワード線１〜６に対するサブワード
ドライバ６１〜８４と同一ピッチで配置される。以上の
ことから、各主サブワード選択線１４１〜１４６の信号
の伝搬遅延は、メインワード線１〜６の信号の伝搬遅延
に一層近似される。
【００４３】一方、副サブワード選択線１５１〜１５８
は、自己のサブアレイＢ内のサブワードドライバ６１〜
８４を駆動するのみであるので、その信号の伝搬遅延は
非常に小さい。従って、前記第１の実施の形態と同様
に、何れのサブアレイＢであっても、メインワード線１
〜６の信号と副サブワード選択線１５１〜１５８の信号
とが自己のサブアレイＢ内でサブワードドライバまでに
要する伝搬の遅延差がほぼ同一値となり、この伝搬の遅
延差を考慮したメインワード線１〜６と副サブワード選
択線１５１〜１５８との間の信号のタイミングマージン
のみを確保するだけで、行デコーダ５１〜５６とサブワ
ード選択回路９１〜９３との信号のタイミング設計を行
うことが可能である。サブワード線の非活性化の場合も
前記と同様である。
は、自己のサブアレイＢ内のサブワードドライバ６１〜
８４を駆動するのみであるので、その信号の伝搬遅延は
非常に小さい。従って、前記第１の実施の形態と同様
に、何れのサブアレイＢであっても、メインワード線１
〜６の信号と副サブワード選択線１５１〜１５８の信号
とが自己のサブアレイＢ内でサブワードドライバまでに
要する伝搬の遅延差がほぼ同一値となり、この伝搬の遅
延差を考慮したメインワード線１〜６と副サブワード選
択線１５１〜１５８との間の信号のタイミングマージン
のみを確保するだけで、行デコーダ５１〜５６とサブワ
ード選択回路９１〜９３との信号のタイミング設計を行
うことが可能である。サブワード線の非活性化の場合も
前記と同様である。
【００４４】このように、本実施の形態では、主サブワ
ード選択線１４１〜１４６をメインワード線１〜６と平
行に配置すると共に、これ等両配線の負荷をほぼ均等と
したので、メインワード線１〜６と主サブワード選択線
１４１〜１４６との間の信号伝搬遅延差を極めて小さく
でき、ＤＲＡＭの高速動作を実現できる。
ード選択線１４１〜１４６をメインワード線１〜６と平
行に配置すると共に、これ等両配線の負荷をほぼ均等と
したので、メインワード線１〜６と主サブワード選択線
１４１〜１４６との間の信号伝搬遅延差を極めて小さく
でき、ＤＲＡＭの高速動作を実現できる。
【００４５】また、サブワード選択線ドライバ１６１〜
１７２をセンスアンプ列１３１〜１３６とサブワードド
ライバ列１１１〜１１４との交差点に配置したので、サ
ブワード選択線ドライバ１６１〜１７２の配置に伴うレ
イアウトの面積増加を防止できる。
１７２をセンスアンプ列１３１〜１３６とサブワードド
ライバ列１１１〜１１４との交差点に配置したので、サ
ブワード選択線ドライバ１６１〜１７２の配置に伴うレ
イアウトの面積増加を防止できる。
【００４６】更に、サブワード選択線ドライバ１６１〜
１７２内にレベルシフタ１７０を配置したので、主サブ
ワード選択線１４１〜１４６を副サブワード選択線１５
１〜１５８の電圧レベル（昇圧レベルＶPP）よりも低い
電圧レベルとして信号伝搬することができる。従って、
主サブワード選択線１４１〜１４６での消費電流を低減
させることができ、ＤＲＡＭの低消費電力化が可能であ
る。
１７２内にレベルシフタ１７０を配置したので、主サブ
ワード選択線１４１〜１４６を副サブワード選択線１５
１〜１５８の電圧レベル（昇圧レベルＶPP）よりも低い
電圧レベルとして信号伝搬することができる。従って、
主サブワード選択線１４１〜１４６での消費電流を低減
させることができ、ＤＲＡＭの低消費電力化が可能であ
る。
【００４７】
【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明の半導体メモリ装置によれば、各サ
ブワード選択線をメインワード線に対して平行に配置し
たので、メインワード線とサブワード選択線との間の信
号伝搬の遅延時間差を減少させて、どの位置にあるサブ
アレイに対しても、メインワード線とサブワード選択線
との間の信号のタイミングマージンを短く設定でき、従
来よりも高速動作するＤＲＡＭ等の半導体メモリ装置を
実現できる。
求項１１記載の発明の半導体メモリ装置によれば、各サ
ブワード選択線をメインワード線に対して平行に配置し
たので、メインワード線とサブワード選択線との間の信
号伝搬の遅延時間差を減少させて、どの位置にあるサブ
アレイに対しても、メインワード線とサブワード選択線
との間の信号のタイミングマージンを短く設定でき、従
来よりも高速動作するＤＲＡＭ等の半導体メモリ装置を
実現できる。
【００４８】また、特に請求項４及び請求項８に記載の
発明の半導体メモリ装置によれば、レイアウト面積の増
加を招かずにサブワード選択線を配置できる。
発明の半導体メモリ装置によれば、レイアウト面積の増
加を招かずにサブワード選択線を配置できる。
【００４９】更に、請求項９記載の発明の半導体メモリ
装置によれば、メインワード線と、これと平行な主サブ
ワード選択線との信号負荷を近似させたので、各サブメ
モリについてメインワード線とサブワード選択線との信
号間で確保すべきタイミングマージンをより一層短くで
き、ＤＲＡＭ等の半導体メモリ装置のより一層の高速動
作を実現できる。
装置によれば、メインワード線と、これと平行な主サブ
ワード選択線との信号負荷を近似させたので、各サブメ
モリについてメインワード線とサブワード選択線との信
号間で確保すべきタイミングマージンをより一層短くで
き、ＤＲＡＭ等の半導体メモリ装置のより一層の高速動
作を実現できる。
【００５０】加えて、本発明の請求項１０記載の発明の
半導体メモリ装置によれば、サブワード選択線ドライバ
を、レイアウト面積の増加を招かずに配置できる。
半導体メモリ装置によれば、サブワード選択線ドライバ
を、レイアウト面積の増加を招かずに配置できる。
【００５１】また、本発明の請求項１１記載の発明の半
導体メモリ装置によれば、主サブワード選択線の信号レ
ベルをサブワード線の信号レベル未満の電圧に設定でき
るので、主サブワード選択線の活性化又は非活性化に要
する消費電流が減少でき、ＤＲＡＭ等の半導体メモリ装
置の低消費電力化が実現される。
導体メモリ装置によれば、主サブワード選択線の信号レ
ベルをサブワード線の信号レベル未満の電圧に設定でき
るので、主サブワード選択線の活性化又は非活性化に要
する消費電流が減少でき、ＤＲＡＭ等の半導体メモリ装
置の低消費電力化が実現される。
【図１】本発明の第１の実施の形態における半導体メモ
リ装置の概略構成を示す図である。
リ装置の概略構成を示す図である。
【図２】同実施の形態における半導体メモリ装置の詳細
構成を示す図である。
構成を示す図である。
【図３】同実施の形態における半導体メモリ装置に使用
するサブワードドライバの構成を示す図である。
するサブワードドライバの構成を示す図である。
【図４】（ａ）は同実施の形態における半導体メモリ装
置の正常動作時の各波形を示す図、（ｂ）はメインワー
ド線とサブワード線との間のタイミングマージンが無い
場合の各波形を示す図である。
置の正常動作時の各波形を示す図、（ｂ）はメインワー
ド線とサブワード線との間のタイミングマージンが無い
場合の各波形を示す図である。
【図５】本発明の第２の実施の形態における半導体メモ
リ装置の詳細構成を示す図である。
リ装置の詳細構成を示す図である。
【図６】同実施の形態における半導体メモリ装置のサブ
ワード選択線ドライバ内に配置するレベルシフタの構成
を示す図である。
ワード選択線ドライバ内に配置するレベルシフタの構成
を示す図である。
【図７】従来の半導体メモリ装置の概略構成を示す図で
ある。
ある。
１〜６ メインワード線 １１〜３４ サブワード線 ４１〜４６ サブワード選択線 ４１ａ〜４６ａ サブワード選択線の平行部分 ４１ｂ〜４６ｂ サブワード選択線の直交部分 ５１〜５６ 行デコーダ ６１〜８４ サブワードドライバ ９１〜９３ サブワード選択回路 １０１、１０２ 行デコーダ列 １１１〜１１４ サブワードドライバ列 Ｂ サブアレイ １３１〜１３６ センスアンプ列 １４１〜１４６ 主サブワード選択線 １５１〜１５８ 副サブワード選択線 １６１〜１７２ サブワード選択線ドライバ １７０ レベルシフト回路
Claims (11)
- 【請求項１】 複数のサブアレイに分割されたメモリセ
ルアレイと、 前記複数のサブアレイのうち同一行に位置する複数のサ
ブアレイ上を通過する複数のメインワード線と、 複数のサブワード選択線と、 前記各サブアレイ毎に複数備えられ、前記メインワード
線の所定の１本及び前記サブワード選択線の所定の１本
で選択されるサブワードドライバと、 前記各サブワードドライバに対応して設けられ、対応す
るサブワードドライバにより駆動されると共に、所定の
メモリセルに接続される複数のサブワード線とを備えた
半導体メモリ装置において、 前記複数のサブワード選択線は、 前記同一行に位置する複数のサブアレイをブロックとし
て、各ブロック毎に複数備えられると共に、各サブワー
ド選択線は、 前記メインワード線に対して平行に配置された平行部分
と、 この平行部分に接続され、且つ前記メインワード線に対
して直交し、前記サブアレイ毎に配置された複数の直交
部分とを有することを特徴とする半導体メモリ装置。 - 【請求項２】 前記複数のメインワード線に対して直交
する方向に配列され、これ等メインワード線を駆動する
複数の行デコーダと、 前記行デコーダの配列方向と同一方向に配列されると共
に各ブロック別に設けられ、自己のブロック内の前記複
数のサブワード選択線のうち１本を選択して駆動する複
数のサブワード選択回路とを備えることを特徴とする請
求項１記載の半導体メモリ装置。 - 【請求項３】 各ブロックのサブワード選択回路は、ア
ドレス信号により選択され、前記アドレス信号は、 複数のブロックのうち１つを選択する信号及び同一ブロ
ック内の複数のサブワード選択線のうち１本を選択する
信号より成ることを特徴とする請求項２記載の半導体メ
モリ装置。 - 【請求項４】 各メモリセルに記憶された信号を増幅す
る複数のセンスアンプの配列を各サブアレイ毎に有し、 前記各サブワード選択線の前記平行部分は、前記センス
アンプ列上に配置されることを特徴とする請求項１、２
又は３記載の半導体メモリ装置。 - 【請求項５】 複数のサブアレイに分割されたメモリセ
ルアレイと、 前記複数のサブアレイのうち同一行に位置する複数のサ
ブアレイ上を通過する複数のメインワード線と、 複数のサブワード選択線と、 前記各サブアレイ毎に複数備えられ、前記メインワード
線の所定の１本及び前記サブワード選択線の所定の１本
で選択されるサブワードドライバと、 前記各サブワードドライバに対応して設けられ、対応す
るサブワードドライバにより駆動されると共に、所定の
メモリセルに接続される複数のサブワード線とを備えた
半導体メモリ装置において、 前記複数のサブワード選択線は、 前記同一行に位置する複数のサブアレイをブロックとし
て、各ブロック毎に複数備えられると共に、各サブワー
ド選択線は、 前記メインワード線に対して平行に配置された主サブワ
ード選択線と、 前記主サブワード選択線の駆動に応じて駆動されると共
に、前記メインワード線に対して直交し、且つ前記サブ
アレイ毎に複数設けられ、前記複数のサブワードドライ
バに接続された複数の副サブワード選択線とを有するこ
とを特徴とする半導体メモリ装置。 - 【請求項６】 前記複数のメインワード線に対して直交
する方向に配列され、これ等メインワード線を駆動する
複数の行デコーダと、 前記行デコーダの配列方向と同一方向に配列されると共
に各ブロック別に設けられ、自己のブロック内の前記複
数のサブワード選択線のうち１本の前記主サブワード選
択線を選択して駆動する複数のサブワード選択回路とを
備えることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項７】 各ブロックのサブワード選択回路は、ア
ドレス信号により選択され、前記アドレス信号は、 複数のブロックのうち１つを選択する信号及び同一ブロ
ック内の複数のサブワード選択線のうち１本を選択する
信号より成ることを特徴とする請求項６記載の半導体メ
モリ装置。 - 【請求項８】 各メモリセルに記憶された信号を増幅す
る複数のセンスアンプの配列を各サブアレイ毎に有し、 前記各サブワード選択線の前記主サブワード選択線は、
前記センスアンプ列上に配置されることを特徴とする請
求項５、６又は７記載の半導体メモリ装置。 - 【請求項９】 前記複数の主サブワード選択線に対応し
て設けられ、対応する主サブワード選択線によって選択
されると共に、各サブアレイ毎に設けられたサブワード
選択線ドライバを有し、 前記各サブワード選択線ドライバは、対応するサブアレ
イの前記副サブワード選択線を駆動することを特徴とす
る請求項６記載の半導体メモリ装置。 - 【請求項１０】 各メモリセルに記憶された信号を増幅
する複数のセンスアンプの配列を各サブアレイ毎に有
し、 前記複数のサブワード選択線ドライバは、自己のサブア
レイの前記センスアンプ列と前記複数のサブワードドラ
イバの配列との交差点に配置されることを特徴とする請
求項９記載の半導体メモリ装置。 - 【請求項１１】 前記各サブワード選択線ドライバは、
前記主サブワード選択線の信号レベルを昇圧するレベル
シフト回路を含み、 前記レベルシフト回路により、対応する前記副サブワー
ド選択線の信号レベルを前記主サブワード選択線の信号
レベルよりも高くすることを特徴とする請求項９記載の
半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160936A JPH11354744A (ja) | 1998-06-09 | 1998-06-09 | 半導体メモリ装置 |
| US09/326,230 US6118723A (en) | 1998-06-09 | 1999-06-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10160936A JPH11354744A (ja) | 1998-06-09 | 1998-06-09 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354744A true JPH11354744A (ja) | 1999-12-24 |
Family
ID=15725450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10160936A Withdrawn JPH11354744A (ja) | 1998-06-09 | 1998-06-09 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6118723A (ja) |
| JP (1) | JPH11354744A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407564B1 (ko) * | 2000-10-30 | 2003-12-01 | 삼성전자주식회사 | 반도체 메모리 장치의 서브-워드 라인 구동 회로 |
| JP2004192778A (ja) * | 2002-12-09 | 2004-07-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置 |
| KR100535814B1 (ko) * | 2004-05-31 | 2005-12-09 | 삼성전자주식회사 | 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 |
| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
| US7852703B2 (en) | 2007-08-03 | 2010-12-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device and layout structure of sub-word line control signal generator |
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| US6646949B1 (en) * | 2000-03-29 | 2003-11-11 | International Business Machines Corporation | Word line driver for dynamic random access memories |
| JP3534681B2 (ja) * | 2000-06-01 | 2004-06-07 | 松下電器産業株式会社 | 半導体記憶装置 |
| IT1318158B1 (it) * | 2000-07-13 | 2003-07-23 | St Microelectronics Srl | Dispositivo circuitale per effettuare una decodifica gerarchica diriga in dispositivi di memoria non-volatile. |
| US6684298B1 (en) * | 2000-11-09 | 2004-01-27 | University Of Rochester | Dynamic reconfigurable memory hierarchy |
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| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| JP5249394B2 (ja) * | 2011-09-28 | 2013-07-31 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| KR20170068163A (ko) * | 2015-12-09 | 2017-06-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US20240004786A1 (en) * | 2022-06-30 | 2024-01-04 | Advanced Micro Devices, Inc. | Allocating memory for processing-in-memory (pim) devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
| JP2785717B2 (ja) * | 1994-09-30 | 1998-08-13 | 日本電気株式会社 | 半導体記憶装置 |
| KR100200724B1 (ko) * | 1996-08-21 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 서브 워드라인 드라이버 |
| US5860281A (en) * | 1997-02-14 | 1999-01-19 | Igloo Products Corporation | Thermoelectric cooler and warmer for food with table top tray |
| JP3228319B2 (ja) * | 1997-04-07 | 2001-11-12 | 日本電気株式会社 | 半導体装置 |
-
1998
- 1998-06-09 JP JP10160936A patent/JPH11354744A/ja not_active Withdrawn
-
1999
- 1999-06-04 US US09/326,230 patent/US6118723A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100407564B1 (ko) * | 2000-10-30 | 2003-12-01 | 삼성전자주식회사 | 반도체 메모리 장치의 서브-워드 라인 구동 회로 |
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| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
| US7852703B2 (en) | 2007-08-03 | 2010-12-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device and layout structure of sub-word line control signal generator |
| US8203904B2 (en) | 2007-08-03 | 2012-06-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device and layout structure of sub-word line control signal generator |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118723A (en) | 2000-09-12 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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