JPH08321191A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH08321191A JPH08321191A JP13202196A JP13202196A JPH08321191A JP H08321191 A JPH08321191 A JP H08321191A JP 13202196 A JP13202196 A JP 13202196A JP 13202196 A JP13202196 A JP 13202196A JP H08321191 A JPH08321191 A JP H08321191A
- Authority
- JP
- Japan
- Prior art keywords
- read
- memory
- write
- voltage
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 従来より高速読出が可能な不揮発性半導体メ
モリを提供する。 【解決手段】 ＮＡＮＤ構造のメモリセルアレイとした
不揮発性半導体メモリについて、読出動作でメモリブロ
ックのいずれかを選択し、選択メモリブロックＭＢｋ内
のワードラインのいずれか１つに接続されたメモリトラ
ンジスタからデータを読出すようにワードラインに読出
駆動電圧を提供する読出駆動手段３０，３６，ＲＤｋ
と、プログラム動作でメモリブロックのいずれかを選択
し、選択メモリブロックＭＢｋ内のワードラインのいず
れか１つに接続されたメモリトランジスタをプログラム
するようにワードラインに書込駆動電圧を提供する書込
駆動手段３２，３８，ＷＤｋと、を備える。読出駆動手
段に従来のような高電圧トランジスタを用いずにすむの
で、高速動作が可能になる。
モリを提供する。 【解決手段】 ＮＡＮＤ構造のメモリセルアレイとした
不揮発性半導体メモリについて、読出動作でメモリブロ
ックのいずれかを選択し、選択メモリブロックＭＢｋ内
のワードラインのいずれか１つに接続されたメモリトラ
ンジスタからデータを読出すようにワードラインに読出
駆動電圧を提供する読出駆動手段３０，３６，ＲＤｋ
と、プログラム動作でメモリブロックのいずれかを選択
し、選択メモリブロックＭＢｋ内のワードラインのいず
れか１つに接続されたメモリトランジスタをプログラム
するようにワードラインに書込駆動電圧を提供する書込
駆動手段３２，３８，ＷＤｋと、を備える。読出駆動手
段に従来のような高電圧トランジスタを用いずにすむの
で、高速動作が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリで使用される行駆動回路に関するもので、特に、Ｎ
ＡＮＤ構造のセルを有する不揮発性半導体メモリに適し
た行駆動回路に関するものである。
モリで使用される行駆動回路に関するもので、特に、Ｎ
ＡＮＤ構造のセルを有する不揮発性半導体メモリに適し
た行駆動回路に関するものである。
【０００２】
【従来の技術】電気的消去可能でプログラム可能な不揮
発性半導体メモリ（ＥＥＰＲＯＭ）は、メモリ容量増加
のためにＮＡＮＤ構造のメモリセルアレイをもつものが
主流になっている。このようなＥＥＰＲＯＭでは、ビッ
トライン（又は列ライン）とメモリセルとの間のコンタ
クトホール数を減らすことができるので、メモリ容量を
増加しやすい。
発性半導体メモリ（ＥＥＰＲＯＭ）は、メモリ容量増加
のためにＮＡＮＤ構造のメモリセルアレイをもつものが
主流になっている。このようなＥＥＰＲＯＭでは、ビッ
トライン（又は列ライン）とメモリセルとの間のコンタ
クトホール数を減らすことができるので、メモリ容量を
増加しやすい。
【０００３】図１は、ＥＥＰＲＯＭのメモリセルアレイ
とその行駆動回路を示す概略的回路図である。図示の便
宜上、２つのメモリブロックＭＢｋ，ＭＢｋ＋１に関連
した部分を示してある。
とその行駆動回路を示す概略的回路図である。図示の便
宜上、２つのメモリブロックＭＢｋ，ＭＢｋ＋１に関連
した部分を示してある。
【０００４】メモリセルアレイはＰ形半導体基板に形成
されたＮ形ウェル内のＰ形ウェルに形成され、行と列の
マトリックス形で配列された多数のメモリトランジスタ
を備えている。多数のメモリトランジスタは複数のメモ
リストリングに区分され、各メモリストリングは、所定
数ずつメモリトランジスタを直列接続したものである。
即ち、各メモリストリングは、第１選択トランジスタＳ
Ｔ１と複数のメモリトランジスタＭ１〜Ｍ１６と第２選
択トランジスタＳＴ２との直列接続で構成されている。
各メモリトランジスタは、Ｐ形ウェル内にチャネル領域
を通じて相互に離隔形成されたドレイン及びソースと、
チャネル領域上にトンネル酸化膜を介して形成されたフ
ローティングゲートと、このフローティングゲート上に
中間絶縁膜を介して形成された制御ゲートと、を有す
る。各メモリストリングの一端つまり第１選択トランジ
スタＳＴ１のドレインはビットラインＢＬ１〜ＢＬｎの
うちの対応ラインに接続され、その他端つまり第２選択
トランジスタＳＴ２のソースは共通ソースラインＣＳＬ
に接続されている。
されたＮ形ウェル内のＰ形ウェルに形成され、行と列の
マトリックス形で配列された多数のメモリトランジスタ
を備えている。多数のメモリトランジスタは複数のメモ
リストリングに区分され、各メモリストリングは、所定
数ずつメモリトランジスタを直列接続したものである。
即ち、各メモリストリングは、第１選択トランジスタＳ
Ｔ１と複数のメモリトランジスタＭ１〜Ｍ１６と第２選
択トランジスタＳＴ２との直列接続で構成されている。
各メモリトランジスタは、Ｐ形ウェル内にチャネル領域
を通じて相互に離隔形成されたドレイン及びソースと、
チャネル領域上にトンネル酸化膜を介して形成されたフ
ローティングゲートと、このフローティングゲート上に
中間絶縁膜を介して形成された制御ゲートと、を有す
る。各メモリストリングの一端つまり第１選択トランジ
スタＳＴ１のドレインはビットラインＢＬ１〜ＢＬｎの
うちの対応ラインに接続され、その他端つまり第２選択
トランジスタＳＴ２のソースは共通ソースラインＣＳＬ
に接続されている。
【０００５】各メモリブロック内で、第１選択トランジ
スタＳＴ１のゲートはストリング選択ラインＳＳＬと接
続され、第２選択トランジスタＳＴ２のゲートは接地選
択ラインＧＳＬと接続され、そしてメモリトランジスタ
Ｍ１〜Ｍ１６のゲートはワードラインＷＬ１〜ＷＬ１６
とそれぞれ接続されている。各メモリブロックに関連し
たワードラインＷＬ１〜ＷＬ１６と接地選択ラインＧＳ
Ｌの一端は伝送トランジスタＴ１〜Ｔ１６，ＴＧのドレ
インへそれぞれ接続されている。これら伝送トランジス
タＴ１〜Ｔ１６，ＴＧのゲートはメモリブロックを選択
する対応ブロック選択ライン１１と接続されている。各
メモリブロックと関連した伝送トランジスタＴ１〜Ｔ１
６，ＴＧのソースはワード駆動ラインＳ１〜Ｓ１６及び
接地駆動ラインＧＳとそれぞれ接続されている。ワード
駆動ラインＳ１〜Ｓ１６と接地駆動ラインＧＳは、行駆
動回路をなすワードライン駆動回路（図示せず）に接続
され、各種動作モード、例えば消去、プログラム、読出
等の動作モードに従って予め設定された駆動電圧が提供
される。
スタＳＴ１のゲートはストリング選択ラインＳＳＬと接
続され、第２選択トランジスタＳＴ２のゲートは接地選
択ラインＧＳＬと接続され、そしてメモリトランジスタ
Ｍ１〜Ｍ１６のゲートはワードラインＷＬ１〜ＷＬ１６
とそれぞれ接続されている。各メモリブロックに関連し
たワードラインＷＬ１〜ＷＬ１６と接地選択ラインＧＳ
Ｌの一端は伝送トランジスタＴ１〜Ｔ１６，ＴＧのドレ
インへそれぞれ接続されている。これら伝送トランジス
タＴ１〜Ｔ１６，ＴＧのゲートはメモリブロックを選択
する対応ブロック選択ライン１１と接続されている。各
メモリブロックと関連した伝送トランジスタＴ１〜Ｔ１
６，ＴＧのソースはワード駆動ラインＳ１〜Ｓ１６及び
接地駆動ラインＧＳとそれぞれ接続されている。ワード
駆動ラインＳ１〜Ｓ１６と接地駆動ラインＧＳは、行駆
動回路をなすワードライン駆動回路（図示せず）に接続
され、各種動作モード、例えば消去、プログラム、読出
等の動作モードに従って予め設定された駆動電圧が提供
される。
【０００６】アドレス信号によって選択されたメモリブ
ロックＭＢｋ内のすべてのメモリセルを消去する場合、
ワードライン駆動回路はワード駆動ラインＳ１〜Ｓ１６
に接地電圧を提供し、行駆動回路をなすブロック選択回
路１０はスイッチ回路ＤＴｋ内の伝送トランジスタＴ１
〜Ｔ１６，ＴＧが導通するようにブロック選択信号ＢＳ
ｋを出力する。一方、選択対象外のメモリブロックと関
連したスイッチ回路内の伝送トランジスタは対応ブロッ
ク選択回路からのブロック選択信号によって非導通化さ
れ、従って、非選択のメモリブロックと関連したワード
ラインはフローティングとされる。その後、Ｐ形ウェル
に消去電圧として例えば２０Ｖを印加する。それによ
り、メモリブロックＭＢｋ内のすべてのメモリトランジ
スタでは、そのフローティングゲートからＦ−Ｎ(Fowle
r-Nordheium)トンネリングにより電子が放出され、負の
しきい値電圧を有するデプレションモードのトランジス
タに変更される。一方、非選択のメモリブロック内のワ
ードラインはフローティング状態にあるので、消去電圧
が印加されると容量カップリングによりほぼ消去電圧に
なることにより、消去が防止される。
ロックＭＢｋ内のすべてのメモリセルを消去する場合、
ワードライン駆動回路はワード駆動ラインＳ１〜Ｓ１６
に接地電圧を提供し、行駆動回路をなすブロック選択回
路１０はスイッチ回路ＤＴｋ内の伝送トランジスタＴ１
〜Ｔ１６，ＴＧが導通するようにブロック選択信号ＢＳ
ｋを出力する。一方、選択対象外のメモリブロックと関
連したスイッチ回路内の伝送トランジスタは対応ブロッ
ク選択回路からのブロック選択信号によって非導通化さ
れ、従って、非選択のメモリブロックと関連したワード
ラインはフローティングとされる。その後、Ｐ形ウェル
に消去電圧として例えば２０Ｖを印加する。それによ
り、メモリブロックＭＢｋ内のすべてのメモリトランジ
スタでは、そのフローティングゲートからＦ−Ｎ(Fowle
r-Nordheium)トンネリングにより電子が放出され、負の
しきい値電圧を有するデプレションモードのトランジス
タに変更される。一方、非選択のメモリブロック内のワ
ードラインはフローティング状態にあるので、消去電圧
が印加されると容量カップリングによりほぼ消去電圧に
なることにより、消去が防止される。
【０００７】メモリブロックＭＢｋ内のビットラインＢ
Ｌ１と関連したメモリセルＭ２のみをプログラムする場
合、ワードライン駆動回路は、ワード駆動ラインＳ２に
プログラム電圧として例えば１８Ｖを提供し、ワード駆
動ラインＳ１，Ｓ３〜Ｓ１６にはパス電圧として例えば
１０Ｖを提供する。そして、メモリブロックＭＢｋと関
連したブロック選択回路１０はストリング選択ラインＳ
ＳＬにパス電圧として例えば電源供給電圧Ｖｃｃを提供
する。またブロック選択回路１０は、スイッチ回路ＤＴ
ｋ内の伝送トランジスタを通じてプログラム電圧とパス
電圧を対応ワードラインへ提供すべくブロック選択ライ
ン１１に、プログラム電圧としたブロック選択信号ＢＳ
ｋを提供する。更に、ページバッファからビットライン
ＢＬ１に接地電圧が提供され、他のビットラインＢＬ２
〜ＢＬｎにはプログラム防止電圧として例えば電源供給
電圧Ｖｃｃが提供される。その結果、メモリブロックＭ
Ｂｋ内のトランジスタＳＴ１，Ｍ１が導通し、ビットラ
インＢＬ１に関連したメモリトランジスタＭ２のドレイ
ンには接地電圧が伝達され、また、ビットラインＢＬ２
〜ＢＬｎに関連したメモリトランジスタＭ２のドレイン
にはプログラム防止電圧が伝達される。従って、ビット
ラインＢＬ１と関連したメモリトランジスタＭ２の制御
ゲートに印加されるプログラム電圧により、該メモリト
ランジスタＭ２のフローティングゲートに電子が注入さ
れ、これにより該メモリトランジスタＭ２は、正のしき
い値電圧を有するエンハンスメントモードのトランジス
タに変更される。一方、ビットラインＢＬ２〜ＢＬｎと
関連したメモリトランジスタは、プログラム防止電圧に
よってプログラムが防止され、消去状態つまりデプレシ
ョンモードを維持する。
Ｌ１と関連したメモリセルＭ２のみをプログラムする場
合、ワードライン駆動回路は、ワード駆動ラインＳ２に
プログラム電圧として例えば１８Ｖを提供し、ワード駆
動ラインＳ１，Ｓ３〜Ｓ１６にはパス電圧として例えば
１０Ｖを提供する。そして、メモリブロックＭＢｋと関
連したブロック選択回路１０はストリング選択ラインＳ
ＳＬにパス電圧として例えば電源供給電圧Ｖｃｃを提供
する。またブロック選択回路１０は、スイッチ回路ＤＴ
ｋ内の伝送トランジスタを通じてプログラム電圧とパス
電圧を対応ワードラインへ提供すべくブロック選択ライ
ン１１に、プログラム電圧としたブロック選択信号ＢＳ
ｋを提供する。更に、ページバッファからビットライン
ＢＬ１に接地電圧が提供され、他のビットラインＢＬ２
〜ＢＬｎにはプログラム防止電圧として例えば電源供給
電圧Ｖｃｃが提供される。その結果、メモリブロックＭ
Ｂｋ内のトランジスタＳＴ１，Ｍ１が導通し、ビットラ
インＢＬ１に関連したメモリトランジスタＭ２のドレイ
ンには接地電圧が伝達され、また、ビットラインＢＬ２
〜ＢＬｎに関連したメモリトランジスタＭ２のドレイン
にはプログラム防止電圧が伝達される。従って、ビット
ラインＢＬ１と関連したメモリトランジスタＭ２の制御
ゲートに印加されるプログラム電圧により、該メモリト
ランジスタＭ２のフローティングゲートに電子が注入さ
れ、これにより該メモリトランジスタＭ２は、正のしき
い値電圧を有するエンハンスメントモードのトランジス
タに変更される。一方、ビットラインＢＬ２〜ＢＬｎと
関連したメモリトランジスタは、プログラム防止電圧に
よってプログラムが防止され、消去状態つまりデプレシ
ョンモードを維持する。
【０００８】メモリブロックＭＢｋ内のワードラインＷ
Ｌ２と接続したメモリトランジスタからデータを読出す
場合、ワードライン駆動回路は、ワード駆動ラインＳ２
に接地電圧を提供し、また各ワード駆動ラインＳ１，Ｓ
３〜Ｓ１６と接地駆動ラインＧＳに電源供給電圧Ｖｃｃ
を提供する。そして、ブロック選択回路１０は、選択メ
モリブロックＭＢｋと関連したストリング選択ラインＳ
ＳＬに電源供給電圧Ｖｃｃを出力し、また電源供給電圧
Ｖｃｃとしたブロック選択信号ＢＳｋを、選択メモリブ
ロックＭＢｋと関連したスイッチ回路ＤＴｋ内の伝送ト
ランジスタＴ１〜Ｔ１６，ＴＧのゲートに出力する。従
って、選択メモリブロックＭＢｋ内の選択ワードライン
ＷＬ２に接地電圧が供給され、非選択ワードラインＷＬ
１，ＷＬ３〜ＷＬ１６と接地選択ラインＧＳＬには電源
供給電圧Ｖｃｃが供給される。その結果、選択ワードラ
インＷＬ２と接続したメモリトランジスタがデプレショ
ンモードのトランジスタ（消去トランジスタ）である場
合は、これらに接続したビットラインは接地状態にある
共通ソースラインＣＳＬによって接地電圧へ引かれ、一
方、エンハンスメントモードのトランジスタ（プログラ
ムトランジスタ）である場合は、これらに接続したビッ
トラインは電源供給電圧Ｖｃｃとされる。
Ｌ２と接続したメモリトランジスタからデータを読出す
場合、ワードライン駆動回路は、ワード駆動ラインＳ２
に接地電圧を提供し、また各ワード駆動ラインＳ１，Ｓ
３〜Ｓ１６と接地駆動ラインＧＳに電源供給電圧Ｖｃｃ
を提供する。そして、ブロック選択回路１０は、選択メ
モリブロックＭＢｋと関連したストリング選択ラインＳ
ＳＬに電源供給電圧Ｖｃｃを出力し、また電源供給電圧
Ｖｃｃとしたブロック選択信号ＢＳｋを、選択メモリブ
ロックＭＢｋと関連したスイッチ回路ＤＴｋ内の伝送ト
ランジスタＴ１〜Ｔ１６，ＴＧのゲートに出力する。従
って、選択メモリブロックＭＢｋ内の選択ワードライン
ＷＬ２に接地電圧が供給され、非選択ワードラインＷＬ
１，ＷＬ３〜ＷＬ１６と接地選択ラインＧＳＬには電源
供給電圧Ｖｃｃが供給される。その結果、選択ワードラ
インＷＬ２と接続したメモリトランジスタがデプレショ
ンモードのトランジスタ（消去トランジスタ）である場
合は、これらに接続したビットラインは接地状態にある
共通ソースラインＣＳＬによって接地電圧へ引かれ、一
方、エンハンスメントモードのトランジスタ（プログラ
ムトランジスタ）である場合は、これらに接続したビッ
トラインは電源供給電圧Ｖｃｃとされる。
【０００９】上記のような消去、プログラム、及び読出
の技術は、１９９３年１月１３日付出願の韓国特許出願
番号第９３−３９０号に開示されている。
の技術は、１９９３年１月１３日付出願の韓国特許出願
番号第９３−３９０号に開示されている。
【００１０】以上から分かるように、例えばプログラム
モード中の１８Ｖのプログラム電圧のような高電圧がワ
ードライン駆動回路及び各ブロック選択回路内のチャー
ジポンプ回路から発生され、伝送トランジスタＴ１〜Ｔ
１６，ＴＧのゲートや伝送トランジスタＴ１〜Ｔ１６の
ドレイン及びソースに印加される。従って、ワードライ
ン駆動回路及び各ブロック選択回路は、チャージポンプ
回路の出力高電圧に耐えられるような高電圧トランジス
タを持たなければならない。また、伝送トランジスタＴ
１〜Ｔ１６，ＴＧのそれぞれも、高電圧印加時の絶縁破
壊、ソース・ドレインのＰＮ接合ブレークダウン等に耐
えられる高電圧トランジスタ構造を有しなければならな
い。
モード中の１８Ｖのプログラム電圧のような高電圧がワ
ードライン駆動回路及び各ブロック選択回路内のチャー
ジポンプ回路から発生され、伝送トランジスタＴ１〜Ｔ
１６，ＴＧのゲートや伝送トランジスタＴ１〜Ｔ１６の
ドレイン及びソースに印加される。従って、ワードライ
ン駆動回路及び各ブロック選択回路は、チャージポンプ
回路の出力高電圧に耐えられるような高電圧トランジス
タを持たなければならない。また、伝送トランジスタＴ
１〜Ｔ１６，ＴＧのそれぞれも、高電圧印加時の絶縁破
壊、ソース・ドレインのＰＮ接合ブレークダウン等に耐
えられる高電圧トランジスタ構造を有しなければならな
い。
【００１１】図２は、通常の高電圧トランジスタの断面
構造を示すものである。この高電圧トランジスタはＰ形
半導体基板１２の一表面に形成されている。ドレインと
ソースのＰＮ接合ブレークダウン電圧を高めるために低
濃度のｎ形ドレイン領域１４及びソース領域１８がチャ
ネル領域２６を挟んで形成されており、そしてそのドレ
イン領域１４及びソース領域１８内に高濃度のｎ形ドレ
イン領域１６及びソース領域２０が形成されている。チ
ャネル領域２６の上にはゲート絶縁膜２４を介してポリ
シリコン、ポリサイド、高融点シリサイド等のゲート電
極２２が形成されている。この場合、高電圧の印加によ
るゲート絶縁膜の破壊を防止するために、ゲート絶縁膜
は十分な厚さ、例えば少なくとも３５０Åで形成され
る。
構造を示すものである。この高電圧トランジスタはＰ形
半導体基板１２の一表面に形成されている。ドレインと
ソースのＰＮ接合ブレークダウン電圧を高めるために低
濃度のｎ形ドレイン領域１４及びソース領域１８がチャ
ネル領域２６を挟んで形成されており、そしてそのドレ
イン領域１４及びソース領域１８内に高濃度のｎ形ドレ
イン領域１６及びソース領域２０が形成されている。チ
ャネル領域２６の上にはゲート絶縁膜２４を介してポリ
シリコン、ポリサイド、高融点シリサイド等のゲート電
極２２が形成されている。この場合、高電圧の印加によ
るゲート絶縁膜の破壊を防止するために、ゲート絶縁膜
は十分な厚さ、例えば少なくとも３５０Åで形成され
る。
【００１２】
【発明が解決しようとする課題】上記構造から分かるよ
うに高電圧トランジスタは、その絶縁膜の厚さからスイ
ッチング速度の低下が避けられない。また、ドレイン・
ソースのＰＮ接合ブレークダウン電圧を高めるために低
濃度の不純物領域１４，１８が要求されるので、これら
領域が短絡しないようにチャネル長が長くされる。これ
も、高電圧トランジスタのスイッチング速度低下に影響
している。
うに高電圧トランジスタは、その絶縁膜の厚さからスイ
ッチング速度の低下が避けられない。また、ドレイン・
ソースのＰＮ接合ブレークダウン電圧を高めるために低
濃度の不純物領域１４，１８が要求されるので、これら
領域が短絡しないようにチャネル長が長くされる。これ
も、高電圧トランジスタのスイッチング速度低下に影響
している。
【００１３】一般に、ＮＡＮＤ構造のセルを有するＥＥ
ＰＲＯＭのプログラム時間には約１００〜２００μｓｅ
ｃを要し、読出時間は約３μｓｅｃである。もし、ＥＥ
ＰＲＯＭの読出時間を１００ｎｓｅｃ以下に短縮するこ
とができれば、高速に又は頻繁に書込を要しないＤＲＡ
Ｍの代わりにＥＥＰＲＯＭを使用することが可能とな
る。そこで、高電圧トランジスタのスイッチング速度を
改善できれば、或いは、高電圧トランジスタを使用せず
にすめば、それを実現することも可能である。
ＰＲＯＭのプログラム時間には約１００〜２００μｓｅ
ｃを要し、読出時間は約３μｓｅｃである。もし、ＥＥ
ＰＲＯＭの読出時間を１００ｎｓｅｃ以下に短縮するこ
とができれば、高速に又は頻繁に書込を要しないＤＲＡ
Ｍの代わりにＥＥＰＲＯＭを使用することが可能とな
る。そこで、高電圧トランジスタのスイッチング速度を
改善できれば、或いは、高電圧トランジスタを使用せず
にすめば、それを実現することも可能である。
【００１４】即ち本発明の目的は、高速読出動作を行え
るＥＥＰＲＯＭを提供することにある。
るＥＥＰＲＯＭを提供することにある。
【００１５】
【課題を解決するための手段】本発明では、上記目的の
ために、読出動作で使用される読出用の駆動回路と、プ
ログラム動作でのみ使用されるプログラム（書込）用の
駆動回路と、に区別した行駆動回路を設け、読出用には
高電圧トランジスタを使用せずにすむようにする。
ために、読出動作で使用される読出用の駆動回路と、プ
ログラム動作でのみ使用されるプログラム（書込）用の
駆動回路と、に区別した行駆動回路を設け、読出用には
高電圧トランジスタを使用せずにすむようにする。
【００１６】即ち、本発明によれば、フローティングゲ
ート形メモリトランジスタを直列接続してなるメモリス
トリングを配列したメモリブロックと、各行に配列され
たメモリトランジスタの制御ゲートに接続されるワード
ラインと、各列に配列されたメモリストリングの一端と
接続されるビットラインと、を有するメモリセルアレイ
をもつ不揮発性半導体メモリにおいて、読出動作でアド
レス信号に応答してメモリブロックのいずれかを選択
し、この選択メモリブロック内のワードラインのいずれ
か１つに接続されたメモリトランジスタからデータを読
出すように該選択メモリブロック内のワードラインに読
出駆動電圧を提供する読出駆動手段と、プログラム動作
でアドレス信号に応答してメモリブロックのいずれかを
選択し、この選択メモリブロック内のワードラインのい
ずれか１つに接続されたメモリトランジスタをプログラ
ムするように該選択メモリブロック内のワードラインに
書込駆動電圧を提供する書込駆動手段と、を備えること
を特徴とする。
ート形メモリトランジスタを直列接続してなるメモリス
トリングを配列したメモリブロックと、各行に配列され
たメモリトランジスタの制御ゲートに接続されるワード
ラインと、各列に配列されたメモリストリングの一端と
接続されるビットラインと、を有するメモリセルアレイ
をもつ不揮発性半導体メモリにおいて、読出動作でアド
レス信号に応答してメモリブロックのいずれかを選択
し、この選択メモリブロック内のワードラインのいずれ
か１つに接続されたメモリトランジスタからデータを読
出すように該選択メモリブロック内のワードラインに読
出駆動電圧を提供する読出駆動手段と、プログラム動作
でアドレス信号に応答してメモリブロックのいずれかを
選択し、この選択メモリブロック内のワードラインのい
ずれか１つに接続されたメモリトランジスタをプログラ
ムするように該選択メモリブロック内のワードラインに
書込駆動電圧を提供する書込駆動手段と、を備えること
を特徴とする。
【００１７】そして、読出駆動手段はメモリブロックご
との読出伝送スイッチを有し、また、書込駆動手段はメ
モリブロックごとの書込伝送スイッチを有し、読出動作
で選択メモリブロックの前記読出伝送スイッチが読出駆
動電圧をワードラインへ伝送するように活性化され、ま
た、プログラム動作で選択メモリブロックの前記書込伝
送スイッチが書込駆動電圧をワードラインへ伝送するよ
うに活性化されるようにすることを特徴とする。このと
きに、読出駆動手段は、読出駆動電圧を供給する読出駆
動回路を有し、また、書込駆動手段は、書込駆動電圧を
供給する書込駆動回路を有することを特徴とする。
との読出伝送スイッチを有し、また、書込駆動手段はメ
モリブロックごとの書込伝送スイッチを有し、読出動作
で選択メモリブロックの前記読出伝送スイッチが読出駆
動電圧をワードラインへ伝送するように活性化され、ま
た、プログラム動作で選択メモリブロックの前記書込伝
送スイッチが書込駆動電圧をワードラインへ伝送するよ
うに活性化されるようにすることを特徴とする。このと
きに、読出駆動手段は、読出駆動電圧を供給する読出駆
動回路を有し、また、書込駆動手段は、書込駆動電圧を
供給する書込駆動回路を有することを特徴とする。
【００１８】更に、読出駆動手段は、読出動作でアドレ
ス信号に応答してメモリブロックのいずれかを選択する
読出ブロック選択回路を有し、また、書込駆動手段は、
プログラム動作でアドレス信号に応答してメモリブロッ
クのいずれかを選択する書込ブロック選択回路を有する
ことを特徴とする。この場合に、読出ブロック選択回路
と書込ブロック選択回路はメモリセルアレイの端部に位
置させることができる。
ス信号に応答してメモリブロックのいずれかを選択する
読出ブロック選択回路を有し、また、書込駆動手段は、
プログラム動作でアドレス信号に応答してメモリブロッ
クのいずれかを選択する書込ブロック選択回路を有する
ことを特徴とする。この場合に、読出ブロック選択回路
と書込ブロック選択回路はメモリセルアレイの端部に位
置させることができる。
【００１９】また、本発明の場合、読出駆動電圧と書込
駆動電圧は、ワードラインの中央部から提供すること
も、ワードラインの端部から提供することもできる。
駆動電圧は、ワードラインの中央部から提供すること
も、ワードラインの端部から提供することもできる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。図中の同じ構成要素
には共通の符号を付して説明する。
付図面を参照して詳細に説明する。図中の同じ構成要素
には共通の符号を付して説明する。
【００２１】図３に、本発明に従って読出経路とプログ
ラム経路が分離された行駆動回路を有するＥＥＰＲＯＭ
を示す。メモリアレイ３４を構成するメモリストリング
ＭＳ、各メモリストリングの第１及び第２選択トランジ
スタＳＴ１，ＳＴ２、メモリトランジスタＭ１〜Ｍ１６
の配列構造は、図１に示したメモリアレイ３４と同様で
ある。従って、これに関連する重複説明は省略する。ま
た、便宜上、１つのメモリブロックＭＢｋのみを示して
いるが、列方向に配列された同様の多数のメモリブロッ
クがあることは勿論である。また、各メモリストリング
は１６の直列メモリトランジスタを有しているが、この
個数に限定されるものではない。
ラム経路が分離された行駆動回路を有するＥＥＰＲＯＭ
を示す。メモリアレイ３４を構成するメモリストリング
ＭＳ、各メモリストリングの第１及び第２選択トランジ
スタＳＴ１，ＳＴ２、メモリトランジスタＭ１〜Ｍ１６
の配列構造は、図１に示したメモリアレイ３４と同様で
ある。従って、これに関連する重複説明は省略する。ま
た、便宜上、１つのメモリブロックＭＢｋのみを示して
いるが、列方向に配列された同様の多数のメモリブロッ
クがあることは勿論である。また、各メモリストリング
は１６の直列メモリトランジスタを有しているが、この
個数に限定されるものではない。
【００２２】ワードラインＷＬ１〜ＷＬ１６及び接地選
択ラインＧＳＬの一端は、読出伝送スイッチＲＤｋを構
成する読出伝送ゲート４１〜４４のソースとそれぞれ接
続され、そして読出伝送ゲート４１〜４４のドレイン
は、ビットラインＢＬ１〜ＢＬｎに平行とした読出駆動
ラインＲ１〜Ｒ１６，ＲＧにそれぞれ接続される。読出
伝送ゲート４１〜４４のゲートは、読出ブロック選択回
路３０により制御される。この読出ブロック選択回路３
０は、読出動作において読出駆動ラインＲ１〜Ｒ１６，
ＲＧの読出駆動電圧を選択メモリブロックＭＢｋ内のワ
ードラインＷＬ１〜ＷＬ１６及び接地選択ラインＧＳＬ
へ伝送するための読出選択信号ＸBRE を発生し、また、
選択メモリブロックＭＢｋ内の第１選択トランジスタＳ
Ｔ１を導通化するストリング選択信号を発生する。読出
駆動ラインＲ１〜Ｒ１６，ＲＧは、読出駆動回路３６へ
接続されている。読出伝送スイッチＲＤｋは、各メモリ
ブロックに対応させてメモリアレイ３４の一端部に配列
されている。
択ラインＧＳＬの一端は、読出伝送スイッチＲＤｋを構
成する読出伝送ゲート４１〜４４のソースとそれぞれ接
続され、そして読出伝送ゲート４１〜４４のドレイン
は、ビットラインＢＬ１〜ＢＬｎに平行とした読出駆動
ラインＲ１〜Ｒ１６，ＲＧにそれぞれ接続される。読出
伝送ゲート４１〜４４のゲートは、読出ブロック選択回
路３０により制御される。この読出ブロック選択回路３
０は、読出動作において読出駆動ラインＲ１〜Ｒ１６，
ＲＧの読出駆動電圧を選択メモリブロックＭＢｋ内のワ
ードラインＷＬ１〜ＷＬ１６及び接地選択ラインＧＳＬ
へ伝送するための読出選択信号ＸBRE を発生し、また、
選択メモリブロックＭＢｋ内の第１選択トランジスタＳ
Ｔ１を導通化するストリング選択信号を発生する。読出
駆動ラインＲ１〜Ｒ１６，ＲＧは、読出駆動回路３６へ
接続されている。読出伝送スイッチＲＤｋは、各メモリ
ブロックに対応させてメモリアレイ３４の一端部に配列
されている。
【００２３】メモリアレイ３４は、図１と関連して説明
したように、Ｐ形単結晶シリコン基板の一表面に形成さ
れたｎ形ウェル内のＰ形ウェルに形成され、そして、読
出伝送スイッチＲＤｋを構成する読出伝送ゲート４１〜
４４は、そのＰ形基板の一表面に形成される。この読出
伝送スイッチＲＤｋを構成する各読出伝送ゲート４１〜
４４は、ワードラインＷＬ１〜ＷＬ１６及び接地選択ラ
インＧＳＬに接続されるソースのみが耐高電圧用に２重
拡散領域構造とされる。上記の読出伝送スイッチＲＤ
ｋ、読出駆動回路３６、及び読出ブロック選択回路３０
から読出駆動手段が構成されている。
したように、Ｐ形単結晶シリコン基板の一表面に形成さ
れたｎ形ウェル内のＰ形ウェルに形成され、そして、読
出伝送スイッチＲＤｋを構成する読出伝送ゲート４１〜
４４は、そのＰ形基板の一表面に形成される。この読出
伝送スイッチＲＤｋを構成する各読出伝送ゲート４１〜
４４は、ワードラインＷＬ１〜ＷＬ１６及び接地選択ラ
インＧＳＬに接続されるソースのみが耐高電圧用に２重
拡散領域構造とされる。上記の読出伝送スイッチＲＤ
ｋ、読出駆動回路３６、及び読出ブロック選択回路３０
から読出駆動手段が構成されている。
【００２４】ワードラインＷＬ１〜ＷＬ１６及び接地選
択ラインＧＳＬの他端は、書込伝送スイッチＷＤｋを構
成する書込伝送ゲート５１〜５４のソースとそれぞれ接
続され、これら書込伝送ゲート５１〜５４のドレインは
書込駆動ラインＷ１〜Ｗ１６，ＷＧとそれぞれ接続され
る。書込伝送ゲート５１〜５４のゲートは、書込ブロッ
ク選択回路３２により制御される。この書込ブロック選
択回路３２は、書込動作（プログラム動作）において書
込駆動ラインＷ１〜Ｗ１６，ＷＧの書込駆動電圧を選択
メモリブロックＭＢｋ内のワードラインＷＬ１〜ＷＬ１
６及び接地選択ラインＧＳＬへ伝送するための書込ブロ
ック選択信号ＸBWを発生する。また、書込駆動ラインＷ
１〜Ｗ１６，ＷＧは書込駆動回路３８へ接続される。書
込動作では、選択メモリブロックＭＢｋ内のワードライ
ンＷＬ１〜ＷＬ１６のうちのいずれか１つの選択ワード
ラインと関連した書込駆動ラインに、書込駆動回路３８
からプログラム電圧として例えば１８Ｖが提供され、そ
して残りの非選択ワードラインと関連した書込駆動ライ
ンにはパス電圧として例えば１０Ｖが提供される。ま
た、書込駆動回路３８は書込駆動ラインＷＧに電源供給
電圧Ｖｃｃを提供する。書込伝送スイッチＷＤｋは、メ
モリブロックに対応させてメモリアレイ３４の他端部に
配列されている。
択ラインＧＳＬの他端は、書込伝送スイッチＷＤｋを構
成する書込伝送ゲート５１〜５４のソースとそれぞれ接
続され、これら書込伝送ゲート５１〜５４のドレインは
書込駆動ラインＷ１〜Ｗ１６，ＷＧとそれぞれ接続され
る。書込伝送ゲート５１〜５４のゲートは、書込ブロッ
ク選択回路３２により制御される。この書込ブロック選
択回路３２は、書込動作（プログラム動作）において書
込駆動ラインＷ１〜Ｗ１６，ＷＧの書込駆動電圧を選択
メモリブロックＭＢｋ内のワードラインＷＬ１〜ＷＬ１
６及び接地選択ラインＧＳＬへ伝送するための書込ブロ
ック選択信号ＸBWを発生する。また、書込駆動ラインＷ
１〜Ｗ１６，ＷＧは書込駆動回路３８へ接続される。書
込動作では、選択メモリブロックＭＢｋ内のワードライ
ンＷＬ１〜ＷＬ１６のうちのいずれか１つの選択ワード
ラインと関連した書込駆動ラインに、書込駆動回路３８
からプログラム電圧として例えば１８Ｖが提供され、そ
して残りの非選択ワードラインと関連した書込駆動ライ
ンにはパス電圧として例えば１０Ｖが提供される。ま
た、書込駆動回路３８は書込駆動ラインＷＧに電源供給
電圧Ｖｃｃを提供する。書込伝送スイッチＷＤｋは、メ
モリブロックに対応させてメモリアレイ３４の他端部に
配列されている。
【００２５】書込伝送スイッチＷＤｋは読出伝送スイッ
チＲＤｋと同様にＰ形基板に形成され、書込伝送スイッ
チＷＤｋを構成する各書込伝送ゲート５１〜５４は図２
に示した高電圧トランジスタの構造をもつ。上記の書込
伝送スイッチＷＤｋ、書込駆動回路３８、及び書込ブロ
ック選択回路３２から書込駆動手段が構成される。
チＲＤｋと同様にＰ形基板に形成され、書込伝送スイッ
チＷＤｋを構成する各書込伝送ゲート５１〜５４は図２
に示した高電圧トランジスタの構造をもつ。上記の書込
伝送スイッチＷＤｋ、書込駆動回路３８、及び書込ブロ
ック選択回路３２から書込駆動手段が構成される。
【００２６】図４には、読出伝送ゲートとして使用可能
なトランジスタの断面構造を示す。図示のトランジスタ
（ＮＭＯＳ）は、ソースとして２重拡散領域６０，６２
を有している。半導体基板１２は１×１０12イオン／ｃ
ｍ3 ほどのＰ形不純物濃度を有し、接地選択ラインＧＳ
Ｌ及びワードラインＷＬ１〜ＷＬ１６と接続される高濃
度のｎ+ 領域６０は６×１０15イオン／ｃｍ3 ほどの濃
度を有する。このｎ+領域６０は、１×１０14イオン／
ｃｍ3 ほどの濃度を有する低濃度のｎ- 領域６２内に形
成される。ｎ- 領域６２は、高電圧に対する接合ブレー
クダウン電圧を高めるために１×１０12イオン／ｃｍ3
ほどの濃度を有するＰ形半導体基板１２とＰＮ接合を形
成する。ｎ+ 領域６０と同じ濃度を有するｎ+ 領域６４
はドレインとなり、チャネル領域６８を挟んでソースと
離隔されている。チャネル領域６８上にはゲート絶縁膜
を介してゲート電極６６が形成される。
なトランジスタの断面構造を示す。図示のトランジスタ
（ＮＭＯＳ）は、ソースとして２重拡散領域６０，６２
を有している。半導体基板１２は１×１０12イオン／ｃ
ｍ3 ほどのＰ形不純物濃度を有し、接地選択ラインＧＳ
Ｌ及びワードラインＷＬ１〜ＷＬ１６と接続される高濃
度のｎ+ 領域６０は６×１０15イオン／ｃｍ3 ほどの濃
度を有する。このｎ+領域６０は、１×１０14イオン／
ｃｍ3 ほどの濃度を有する低濃度のｎ- 領域６２内に形
成される。ｎ- 領域６２は、高電圧に対する接合ブレー
クダウン電圧を高めるために１×１０12イオン／ｃｍ3
ほどの濃度を有するＰ形半導体基板１２とＰＮ接合を形
成する。ｎ+ 領域６０と同じ濃度を有するｎ+ 領域６４
はドレインとなり、チャネル領域６８を挟んでソースと
離隔されている。チャネル領域６８上にはゲート絶縁膜
を介してゲート電極６６が形成される。
【００２７】図４から分かるように、ドレインはｎ+ 領
域６４のみで形成され、図２に示したように２重拡散領
域を有していない。従って、チャネル長を短くすること
ができること等により、読出伝送ゲート４１〜４４は、
従来の伝送ゲートＴ１〜Ｔ１６，ＴＧに比べ伝送速度に
優れている。
域６４のみで形成され、図２に示したように２重拡散領
域を有していない。従って、チャネル長を短くすること
ができること等により、読出伝送ゲート４１〜４４は、
従来の伝送ゲートＴ１〜Ｔ１６，ＴＧに比べ伝送速度に
優れている。
【００２８】図５は、読出ブロック選択回路３０と書込
ブロック選択回路３２の回路図である。同図に示す読出
ブロック選択回路３０は、ＮＡＮＤゲート７０、ＮＡＮ
Ｄゲート７０の出力と読出制御信号バーＲＢＥを入力す
るＮＯＲゲート７２、ＮＡＮＤゲート７０の出力を反転
するインバータ７４、及び、読出動作中にインバータ７
４の出力をストリング選択ラインＳＳＬへ通過させるト
ランジスタ７６で構成されている。ＮＡＮＤゲート７０
は、入力されるブロック選択アドレス信号をプリデコー
ディングした信号Ｐｉ，Ｑｉ，Ｒｉを論理演算し、いず
れかのメモリブロックの選択を決定する。ＮＯＲゲート
７２は、このＮＡＮＤゲート７０のデコーディング結果
と読出制御信号バーＲＢＥに従って、読出動作で選択さ
れたメモリブロックの読出伝送スイッチを活性化する読
出選択信号ＸBRE を出力ライン３１から出力する。イン
バータ７４とトランジスタ７６で構成された部分は、読
出動作中に“ハイ”レベル（電源供給電圧Ｖｃｃ）にあ
る消去制御信号バーＥＲＳに従って、選択メモリブロッ
ク内のストリング選択ラインＳＳＬに電源供給電圧Ｖｃ
ｃを供給する。
ブロック選択回路３２の回路図である。同図に示す読出
ブロック選択回路３０は、ＮＡＮＤゲート７０、ＮＡＮ
Ｄゲート７０の出力と読出制御信号バーＲＢＥを入力す
るＮＯＲゲート７２、ＮＡＮＤゲート７０の出力を反転
するインバータ７４、及び、読出動作中にインバータ７
４の出力をストリング選択ラインＳＳＬへ通過させるト
ランジスタ７６で構成されている。ＮＡＮＤゲート７０
は、入力されるブロック選択アドレス信号をプリデコー
ディングした信号Ｐｉ，Ｑｉ，Ｒｉを論理演算し、いず
れかのメモリブロックの選択を決定する。ＮＯＲゲート
７２は、このＮＡＮＤゲート７０のデコーディング結果
と読出制御信号バーＲＢＥに従って、読出動作で選択さ
れたメモリブロックの読出伝送スイッチを活性化する読
出選択信号ＸBRE を出力ライン３１から出力する。イン
バータ７４とトランジスタ７６で構成された部分は、読
出動作中に“ハイ”レベル（電源供給電圧Ｖｃｃ）にあ
る消去制御信号バーＥＲＳに従って、選択メモリブロッ
ク内のストリング選択ラインＳＳＬに電源供給電圧Ｖｃ
ｃを供給する。
【００２９】この読出ブロック選択回路３０において
は、トランジスタ７６として図４の構造のトランジスタ
を使用するだけで、その他の論理回路には通常のトラン
ジスタを使用する。従って、動作速度が早くなり読出速
度が向上する。一方、読出ブロック選択回路３０は、消
去動作で消去ブロック選択回路として使用することがで
きる。即ち、消去動作で各制御信号バーＲＢＥ，バーＥ
ＲＳがすべて“ロウ”レベルになれば、選択メモリブロ
ックと関連した読出ブロック選択回路３０は、電源供給
電圧Ｖｃｃの読出選択信号ＸBRE （この場合には消去選
択信号となる）を出力し、ストリング選択ラインＳＳＬ
をフローティングさせる。一方、非選択のメモリブロッ
クと関連した読出ブロック選択回路３０は、接地電圧の
読出選択信号ＸBRE を出力し、ストリング選択ラインＳ
ＳＬをフローティングさせる。
は、トランジスタ７６として図４の構造のトランジスタ
を使用するだけで、その他の論理回路には通常のトラン
ジスタを使用する。従って、動作速度が早くなり読出速
度が向上する。一方、読出ブロック選択回路３０は、消
去動作で消去ブロック選択回路として使用することがで
きる。即ち、消去動作で各制御信号バーＲＢＥ，バーＥ
ＲＳがすべて“ロウ”レベルになれば、選択メモリブロ
ックと関連した読出ブロック選択回路３０は、電源供給
電圧Ｖｃｃの読出選択信号ＸBRE （この場合には消去選
択信号となる）を出力し、ストリング選択ラインＳＳＬ
をフローティングさせる。一方、非選択のメモリブロッ
クと関連した読出ブロック選択回路３０は、接地電圧の
読出選択信号ＸBRE を出力し、ストリング選択ラインＳ
ＳＬをフローティングさせる。
【００３０】書込ブロック選択回路３２は、前記ＮＡＮ
Ｄゲート７０（別途設けてもよい）の出力を反転するイ
ンバータ８０と、このインバータ８０の出力とプログラ
ム制御信号ＰＧＭとを入力するＮＡＮＤゲート８２と、
このＮＡＮＤゲート８２の出力を反転するインバータ８
４と、このインバータ８４と書込ブロック選択用の出力
ライン３３との間に接続されたチャージポンプ回路８６
と、ゲートにＮＡＮＤゲート８２の出力を受け、これに
従って出力ライン３３を接地電圧ＶｓｓとつなぐＮＭＯ
Ｓ形プルダウントランジスタ８８と、から構成されてい
る。チャージポンプ回路８６は、ＮＭＯＳトランジスタ
９０，９２，９４とチャージポンプキャパシタ９６とで
構成される通常の構成である。
Ｄゲート７０（別途設けてもよい）の出力を反転するイ
ンバータ８０と、このインバータ８０の出力とプログラ
ム制御信号ＰＧＭとを入力するＮＡＮＤゲート８２と、
このＮＡＮＤゲート８２の出力を反転するインバータ８
４と、このインバータ８４と書込ブロック選択用の出力
ライン３３との間に接続されたチャージポンプ回路８６
と、ゲートにＮＡＮＤゲート８２の出力を受け、これに
従って出力ライン３３を接地電圧ＶｓｓとつなぐＮＭＯ
Ｓ形プルダウントランジスタ８８と、から構成されてい
る。チャージポンプ回路８６は、ＮＭＯＳトランジスタ
９０，９２，９４とチャージポンプキャパシタ９６とで
構成される通常の構成である。
【００３１】プログラム中に、アドレスに従って選択さ
れるメモリブロックと関連した書込ブロック選択回路３
２のインバータ８４は“ハイ”レベル（例えば電源供給
電圧Ｖｃｃ）を出力し、これと関連したチャージポンプ
回路８６は、リング発振器（図示略）からのクロックφ
による昇圧で出力ライン３３へ例えば１８Ｖのプログラ
ム電圧Ｖｐｇｍを提供する。一方、非選択メモリブロッ
クに関連した書込ブロック選択回路３２のＮＡＮＤゲー
ト８２の出力は“ハイ”レベルにあり、従って、プルダ
ウントランジスタ８８の導通により当該出力ライン３３
は接地レベルにされる。これにより、非選択メモリブロ
ックに接続された書込伝送スイッチはオフ状態にある。
れるメモリブロックと関連した書込ブロック選択回路３
２のインバータ８４は“ハイ”レベル（例えば電源供給
電圧Ｖｃｃ）を出力し、これと関連したチャージポンプ
回路８６は、リング発振器（図示略）からのクロックφ
による昇圧で出力ライン３３へ例えば１８Ｖのプログラ
ム電圧Ｖｐｇｍを提供する。一方、非選択メモリブロッ
クに関連した書込ブロック選択回路３２のＮＡＮＤゲー
ト８２の出力は“ハイ”レベルにあり、従って、プルダ
ウントランジスタ８８の導通により当該出力ライン３３
は接地レベルにされる。これにより、非選択メモリブロ
ックに接続された書込伝送スイッチはオフ状態にある。
【００３２】図６Ａ及び図６Ｂは、読出駆動回路３６の
一例を示す回路図である。図６Ａに示す回路の１６個と
図６Ｂに示す回路の１個で図３の読出駆動回路３６が構
成される。
一例を示す回路図である。図６Ａに示す回路の１６個と
図６Ｂに示す回路の１個で図３の読出駆動回路３６が構
成される。
【００３３】図６Ａに示すワードライン用の駆動回路に
おいて、ＮＡＮＤゲート１０２は、アドレス信号Ａｏ又
はアドレス信号バーＡｏ（相補信号）とアドレス信号Ａ
1 又はアドレス信号バーＡ1 を入力し、ＮＡＮＤゲート
１０４は、アドレス信号Ａ2又はアドレス信号バーＡ2
とアドレス信号Ａ3 又はアドレス信号バーＡ3 を入力す
る。ＮＯＲゲート１０６は、ＮＡＮＤゲート１０２，１
０４の各出力を演算し、その出力をインバータ１７が反
転する。このインバータ１０７の出力が図３の対応する
読出駆動ラインＲ１〜Ｒ１６へ送られる。
おいて、ＮＡＮＤゲート１０２は、アドレス信号Ａｏ又
はアドレス信号バーＡｏ（相補信号）とアドレス信号Ａ
1 又はアドレス信号バーＡ1 を入力し、ＮＡＮＤゲート
１０４は、アドレス信号Ａ2又はアドレス信号バーＡ2
とアドレス信号Ａ3 又はアドレス信号バーＡ3 を入力す
る。ＮＯＲゲート１０６は、ＮＡＮＤゲート１０２，１
０４の各出力を演算し、その出力をインバータ１７が反
転する。このインバータ１０７の出力が図３の対応する
読出駆動ラインＲ１〜Ｒ１６へ送られる。
【００３４】読出動作で、アドレス信号Ａｏ／バーＡｏ
〜Ａ3 ／バーＡ3 に従って１６本のワードラインのうち
いずれか１つが選択される。即ち、選択ワードラインに
関連した読出駆動ラインと接続されたＮＯＲゲート１０
６は“ハイ”レベルを出力し、インバータ１０７は“ロ
ウ”レベルを出力する。従って、選択ワードラインが
“ロウ”レベル例えば０Ｖの接地レベルとなる。一方、
非選択のワードラインに関連した読出駆動ラインと接続
されたＮＯＲゲート１０６は“ロウ”レベルを出力し、
インバータ１０７は“ハイ”レベルを出力する。従っ
て、非選択ワードラインは例えば５Ｖの“ハイ”レベル
になる。
〜Ａ3 ／バーＡ3 に従って１６本のワードラインのうち
いずれか１つが選択される。即ち、選択ワードラインに
関連した読出駆動ラインと接続されたＮＯＲゲート１０
６は“ハイ”レベルを出力し、インバータ１０７は“ロ
ウ”レベルを出力する。従って、選択ワードラインが
“ロウ”レベル例えば０Ｖの接地レベルとなる。一方、
非選択のワードラインに関連した読出駆動ラインと接続
されたＮＯＲゲート１０６は“ロウ”レベルを出力し、
インバータ１０７は“ハイ”レベルを出力する。従っ
て、非選択ワードラインは例えば５Ｖの“ハイ”レベル
になる。
【００３５】図６Ｂに示す接地選択ライン用の駆動回路
は、読出制御信号ＲＥＡＤ（バーＲＥＡＤの相補信号）
と消去制御信号ＥＲＳ（バーＥＲＳの相補信号）を入力
するＮＯＲゲート１０８と、その出力を反転するインバ
ータ１０９とで構成される。そしてインバータ１０９の
出力が読出駆動ラインＲＧへ送られる。このＮＯＲゲー
ト１０８とインバータ１０９で構成された駆動回路は、
読出又は消去動作で電源供給電圧Ｖｃｃを読出駆動ライ
ンＲＧへ供給する。
は、読出制御信号ＲＥＡＤ（バーＲＥＡＤの相補信号）
と消去制御信号ＥＲＳ（バーＥＲＳの相補信号）を入力
するＮＯＲゲート１０８と、その出力を反転するインバ
ータ１０９とで構成される。そしてインバータ１０９の
出力が読出駆動ラインＲＧへ送られる。このＮＯＲゲー
ト１０８とインバータ１０９で構成された駆動回路は、
読出又は消去動作で電源供給電圧Ｖｃｃを読出駆動ライ
ンＲＧへ供給する。
【００３６】図７Ａ及び図７Ｂは、書込駆動回路３８の
一例を示す回路図である。図７Ａに示す回路の１６個と
図７Ｂに示す回路の１個で図３の書込駆動回路３８が構
成される。
一例を示す回路図である。図７Ａに示す回路の１６個と
図７Ｂに示す回路の１個で図３の書込駆動回路３８が構
成される。
【００３７】図７Ａに示すワードライン用の駆動回路に
おいて、ＮＡＮＤゲート１１０とＮＯＲゲート１１２
は、図６Ａの対応するＮＯＲゲート１０６の出力信号Ｔ
ｊを受けて、ＮＡＮＤゲート１１０はプログラム制御信
号ＰＧＭと論理演算し、ＮＯＲゲート１１２はその相補
信号バーＰＧＭと論理演算する。勿論、図６Ａのような
回路構成を専用に備えることもできる。ＮＡＮＤゲート
１１０の出力はインバータ１１３で反転され、プログラ
ムチャージポンプ回路１１５で昇圧された後、プログラ
ム電圧Ｖｐｇｍとして書込駆動ライン１１７（Ｗ１〜Ｗ
１６のいずれか）へ送られる。また、ＮＯＲゲート１１
２の出力は、パスチャージポンプ回路１１６の昇圧でパ
ス電圧Ｖｐａｓｓとされ、書込駆動ライン１１７へ送ら
れる。書込駆動ライン１１７は、プログラム制御信号バ
ーＰＧＭに制御されるプルダウントランジスタ１１４に
より接地される。
おいて、ＮＡＮＤゲート１１０とＮＯＲゲート１１２
は、図６Ａの対応するＮＯＲゲート１０６の出力信号Ｔ
ｊを受けて、ＮＡＮＤゲート１１０はプログラム制御信
号ＰＧＭと論理演算し、ＮＯＲゲート１１２はその相補
信号バーＰＧＭと論理演算する。勿論、図６Ａのような
回路構成を専用に備えることもできる。ＮＡＮＤゲート
１１０の出力はインバータ１１３で反転され、プログラ
ムチャージポンプ回路１１５で昇圧された後、プログラ
ム電圧Ｖｐｇｍとして書込駆動ライン１１７（Ｗ１〜Ｗ
１６のいずれか）へ送られる。また、ＮＯＲゲート１１
２の出力は、パスチャージポンプ回路１１６の昇圧でパ
ス電圧Ｖｐａｓｓとされ、書込駆動ライン１１７へ送ら
れる。書込駆動ライン１１７は、プログラム制御信号バ
ーＰＧＭに制御されるプルダウントランジスタ１１４に
より接地される。
【００３８】従って、選択ワードラインと関連した書込
駆動ラインにはプログラムチャージポンプ回路１１５の
活性化によってプログラム電圧Ｖｐｇｍが提供され、非
選択ワードラインと関連した書込駆動ラインにはパスチ
ャージポンプ回路１１６の活性化によってパス電圧Ｖｐ
ａｓｓが提供される。
駆動ラインにはプログラムチャージポンプ回路１１５の
活性化によってプログラム電圧Ｖｐｇｍが提供され、非
選択ワードラインと関連した書込駆動ラインにはパスチ
ャージポンプ回路１１６の活性化によってパス電圧Ｖｐ
ａｓｓが提供される。
【００３９】図７Ｂに示す接地選択ライン用の駆動回路
は、直列接続したインバータ１１８，１１９で構成さ
れ、プログラム制御信号ＰＧＭに応答して書込駆動ライ
ンＷＧへ電源供給電圧Ｖｃｃを供給する。
は、直列接続したインバータ１１８，１１９で構成さ
れ、プログラム制御信号ＰＧＭに応答して書込駆動ライ
ンＷＧへ電源供給電圧Ｖｃｃを供給する。
【００４０】以下、上記実施形態による動作について詳
細に説明する。
細に説明する。
【００４１】読出動作では、読出駆動回路３６が動作
し、ワードラインのうちいずれか１つを指定するアドレ
ス信号Ａｏ／バーＡｏ〜Ａ3 ／バーＡ3 に応答して、そ
れによる選択対象のワードラインと関連した読出駆動ラ
インに０Ｖの読出電圧が提供される。同時に、読出駆動
回路３６は、非選択のワードラインと関連した読出駆動
ラインに電源供給電圧Ｖｃｃを提供する。例えば、図３
のメモリブロックＭＢｋ内のワードラインＷＬ２が選択
されると仮定すれば、読出駆動回路３６は、読出駆動ラ
インＲ２に０Ｖを提供し、読出駆動ラインＲ１，Ｒ３〜
Ｒ１６，ＲＧには“ハイ”レベルつまり電源供給電圧Ｖ
ｃｃを提供する。一方、読出ブロック選択回路３０はブ
ロック選択信号Ｐｉ，Ｑｉ，Ｒｉに応答して、メモリブ
ロックＭＢｋを選択する読出選択信号ＸBRE を出力し、
またストリング選択信号をストリング選択ラインＳＳＬ
に提供する。従って、選択メモリブロックＭＢｋと関連
した読出伝送スイッチＲＤｋを構成する読出伝送ゲート
４１〜４４が導通し、読出駆動ラインＲ１〜Ｒ１６，Ｒ
Ｇの電圧とストリング選択信号が、メモリブロックＭＢ
ｋ内のワードラインＷＬ１〜ＷＬ１６、接地選択ライン
ＧＳＬ、及びストリング選択ラインＳＳＬに提供され
る。これにより、選択メモリブロックＭＢｋ内の第１及
び第２選択トランジスタＳＴ１，ＳＴ２と、ワードライ
ンＷＬ１，ＷＬ３〜ＷＬ１６と接続したメモリトランジ
スタＭ１，Ｍ３〜Ｍ１６が導通状態になる。そして、ワ
ードラインＷ２と接続したメモリトランジスタＭ２の制
御ゲートには０Ｖの読出電圧が印加され、これらメモリ
トランジスタＭ２のうち、デプレションモードのものは
導通し、これに接続するビットラインが共通ソースライ
ンへつながれる。その一方、エンハンスメントモードの
ものは非導通となるので、これに対応するビットライン
は充電電圧を維持する。その後、ビットラインＢＬ１〜
ＢＬｎの電圧状態が感知されて読出される。このとき、
読出駆動回路３６、読出ブロック選択回路３０、読出伝
送ゲート４１〜４４には、従来のような高電圧トランジ
スタを使用していないので、高速の読出動作が行われ
る。
し、ワードラインのうちいずれか１つを指定するアドレ
ス信号Ａｏ／バーＡｏ〜Ａ3 ／バーＡ3 に応答して、そ
れによる選択対象のワードラインと関連した読出駆動ラ
インに０Ｖの読出電圧が提供される。同時に、読出駆動
回路３６は、非選択のワードラインと関連した読出駆動
ラインに電源供給電圧Ｖｃｃを提供する。例えば、図３
のメモリブロックＭＢｋ内のワードラインＷＬ２が選択
されると仮定すれば、読出駆動回路３６は、読出駆動ラ
インＲ２に０Ｖを提供し、読出駆動ラインＲ１，Ｒ３〜
Ｒ１６，ＲＧには“ハイ”レベルつまり電源供給電圧Ｖ
ｃｃを提供する。一方、読出ブロック選択回路３０はブ
ロック選択信号Ｐｉ，Ｑｉ，Ｒｉに応答して、メモリブ
ロックＭＢｋを選択する読出選択信号ＸBRE を出力し、
またストリング選択信号をストリング選択ラインＳＳＬ
に提供する。従って、選択メモリブロックＭＢｋと関連
した読出伝送スイッチＲＤｋを構成する読出伝送ゲート
４１〜４４が導通し、読出駆動ラインＲ１〜Ｒ１６，Ｒ
Ｇの電圧とストリング選択信号が、メモリブロックＭＢ
ｋ内のワードラインＷＬ１〜ＷＬ１６、接地選択ライン
ＧＳＬ、及びストリング選択ラインＳＳＬに提供され
る。これにより、選択メモリブロックＭＢｋ内の第１及
び第２選択トランジスタＳＴ１，ＳＴ２と、ワードライ
ンＷＬ１，ＷＬ３〜ＷＬ１６と接続したメモリトランジ
スタＭ１，Ｍ３〜Ｍ１６が導通状態になる。そして、ワ
ードラインＷ２と接続したメモリトランジスタＭ２の制
御ゲートには０Ｖの読出電圧が印加され、これらメモリ
トランジスタＭ２のうち、デプレションモードのものは
導通し、これに接続するビットラインが共通ソースライ
ンへつながれる。その一方、エンハンスメントモードの
ものは非導通となるので、これに対応するビットライン
は充電電圧を維持する。その後、ビットラインＢＬ１〜
ＢＬｎの電圧状態が感知されて読出される。このとき、
読出駆動回路３６、読出ブロック選択回路３０、読出伝
送ゲート４１〜４４には、従来のような高電圧トランジ
スタを使用していないので、高速の読出動作が行われ
る。
【００４２】プログラム動作は次のように行われる。ま
ず、プログラム動作においては読出制御信号バーＲＢＥ
の“ハイ”レベルで各メモリブロックと関連した読出伝
送スイッチＲＤｋがオフ状態とされ、そして、選択メモ
リブロックＭＢｋと関連したストリング選択ラインＳＳ
Ｌには、消去制御信号バーＥＲＳにより読出ブロック選
択回路３０から電源供給電圧Ｖｃｃが印加される。書込
駆動回路３８は、アドレス信号Ａｏ／バーＡｏ〜Ａ3 ／
バーＡ3 に従って選択される１つのワードラインと関連
した書込駆動ラインにプログラム電圧Ｖｐｇｍを提供
し、非選択のワードラインと関連した書込駆動ラインに
はパス電圧Ｖｐａｓｓを提供する。そして、選択メモリ
ブロックＭＢｋと関連した書込ブロック選択回路３２は
プログラム電圧Ｖｐｇｍの書込ブロック選択信号ＸBWを
提供し、これにより選択メモリブロックＭＢｋと関連し
た書込伝送スイッチＷＤｋは導通化される。従って、プ
ログラム電圧Ｖｐｇｍが選択ワードラインに提供され、
パス電圧Ｖｐａｓｓが非選択ワードラインに提供され
る。一方、プログラム対象のメモリセルと関連したビッ
トラインには、ページバッファ（図示略）から０Ｖの電
圧が提供され、プログラムを防止するメモリセルと関連
したビットラインには、例えば電源供給電圧Ｖｃｃのプ
ログラム防止電圧がページバッファから提供される。そ
の結果、選択ワードラインのプログラム電圧によって、
プログラムセルはエンハンスメントモードのトランジス
タに変更され、プログラム対象外のセルは消去状態つま
りデプレションモードを維持する。このようなプログラ
ム動作は前述した韓国特許出願番号第９３−３９０号に
詳しい。
ず、プログラム動作においては読出制御信号バーＲＢＥ
の“ハイ”レベルで各メモリブロックと関連した読出伝
送スイッチＲＤｋがオフ状態とされ、そして、選択メモ
リブロックＭＢｋと関連したストリング選択ラインＳＳ
Ｌには、消去制御信号バーＥＲＳにより読出ブロック選
択回路３０から電源供給電圧Ｖｃｃが印加される。書込
駆動回路３８は、アドレス信号Ａｏ／バーＡｏ〜Ａ3 ／
バーＡ3 に従って選択される１つのワードラインと関連
した書込駆動ラインにプログラム電圧Ｖｐｇｍを提供
し、非選択のワードラインと関連した書込駆動ラインに
はパス電圧Ｖｐａｓｓを提供する。そして、選択メモリ
ブロックＭＢｋと関連した書込ブロック選択回路３２は
プログラム電圧Ｖｐｇｍの書込ブロック選択信号ＸBWを
提供し、これにより選択メモリブロックＭＢｋと関連し
た書込伝送スイッチＷＤｋは導通化される。従って、プ
ログラム電圧Ｖｐｇｍが選択ワードラインに提供され、
パス電圧Ｖｐａｓｓが非選択ワードラインに提供され
る。一方、プログラム対象のメモリセルと関連したビッ
トラインには、ページバッファ（図示略）から０Ｖの電
圧が提供され、プログラムを防止するメモリセルと関連
したビットラインには、例えば電源供給電圧Ｖｃｃのプ
ログラム防止電圧がページバッファから提供される。そ
の結果、選択ワードラインのプログラム電圧によって、
プログラムセルはエンハンスメントモードのトランジス
タに変更され、プログラム対象外のセルは消去状態つま
りデプレションモードを維持する。このようなプログラ
ム動作は前述した韓国特許出願番号第９３−３９０号に
詳しい。
【００４３】消去動作において、選択メモリブロックＭ
Ｂｋと関連した読出ブロック選択回路３０は電源供給電
圧Ｖｃｃの読出選択信号ＸBRE を出力し、また、“ロ
ウ”レベルの消去制御信号バーＥＲＳによりストリング
選択ラインＳＳＬがフローティングにされる。更に、読
出駆動回路３６から０Ｖの接地レベルが読出駆動ライン
Ｒ１〜Ｒ１６，ＲＧに提供される。そして、基板に約２
０Ｖの消去電圧を印加すると、選択メモリブロックＭＢ
ｋ内の全メモリセルＭ１〜Ｍ１６が前述したように消去
される。一方、非選択メモリブロック内のワードライン
ＷＬ１〜ＷＬ１６はすべてフローティングとされている
ので、消去電圧との容量カップリングによって自動的に
消去が防止される。このような消去動作についても韓国
特許出願番号第９３−３９０に詳しい。
Ｂｋと関連した読出ブロック選択回路３０は電源供給電
圧Ｖｃｃの読出選択信号ＸBRE を出力し、また、“ロ
ウ”レベルの消去制御信号バーＥＲＳによりストリング
選択ラインＳＳＬがフローティングにされる。更に、読
出駆動回路３６から０Ｖの接地レベルが読出駆動ライン
Ｒ１〜Ｒ１６，ＲＧに提供される。そして、基板に約２
０Ｖの消去電圧を印加すると、選択メモリブロックＭＢ
ｋ内の全メモリセルＭ１〜Ｍ１６が前述したように消去
される。一方、非選択メモリブロック内のワードライン
ＷＬ１〜ＷＬ１６はすべてフローティングとされている
ので、消去電圧との容量カップリングによって自動的に
消去が防止される。このような消去動作についても韓国
特許出願番号第９３−３９０に詳しい。
【００４４】図８は、図３に示したアレイ構成の変形例
についてのブロック図である。図３の実施形態と異なる
点は、メモリブロックＭＢｋの中央部に読出伝送スイッ
チＲＤｋ及び書込伝送スイッチＷＤｋが位置し、読出伝
送ゲート４１〜４４と書込伝送ゲート５１〜５４の各ソ
ースがそれぞれ共通に接続されて対応するワードライン
ＷＬ１〜ＷＬ１６及び接地選択ラインＧＳＬへ接続され
ている点である。この場合、読出駆動電圧とプログラム
駆動電圧（書込駆動電圧）がワードラインの中央部から
供給されるので、読出駆動電圧とプログラム駆動電圧の
より迅速な伝達が可能で、また、アレイ中央部に位置し
たメモリストリングとアレイ端部に位置したメモリスト
リングとの間で、駆動電圧の電圧降下が防止され得ると
いう利点をもつ。
についてのブロック図である。図３の実施形態と異なる
点は、メモリブロックＭＢｋの中央部に読出伝送スイッ
チＲＤｋ及び書込伝送スイッチＷＤｋが位置し、読出伝
送ゲート４１〜４４と書込伝送ゲート５１〜５４の各ソ
ースがそれぞれ共通に接続されて対応するワードライン
ＷＬ１〜ＷＬ１６及び接地選択ラインＧＳＬへ接続され
ている点である。この場合、読出駆動電圧とプログラム
駆動電圧（書込駆動電圧）がワードラインの中央部から
供給されるので、読出駆動電圧とプログラム駆動電圧の
より迅速な伝達が可能で、また、アレイ中央部に位置し
たメモリストリングとアレイ端部に位置したメモリスト
リングとの間で、駆動電圧の電圧降下が防止され得ると
いう利点をもつ。
【００４５】この他にも本発明は多様な形態で実施され
得る。例えば、読出伝送スイッチＲＤｋと書込伝送スイ
ッチＷＤｋは分割されたワードラインを有する各メモリ
セルアレイの中央部に位置可能である。また、ストリン
グ選択ラインに供給されるストリング選択信号は読出ブ
ロック選択回路３０から供給されない例もある。この場
合、各ストリング選択ラインを読出伝送ゲートを通じて
別途の読出駆動ラインと接続し、その読出伝送ゲートの
制御端子に読出ブロック選択回路３０からの読出ブロッ
ク選択回路ＸBRE を印加することもできる。
得る。例えば、読出伝送スイッチＲＤｋと書込伝送スイ
ッチＷＤｋは分割されたワードラインを有する各メモリ
セルアレイの中央部に位置可能である。また、ストリン
グ選択ラインに供給されるストリング選択信号は読出ブ
ロック選択回路３０から供給されない例もある。この場
合、各ストリング選択ラインを読出伝送ゲートを通じて
別途の読出駆動ラインと接続し、その読出伝送ゲートの
制御端子に読出ブロック選択回路３０からの読出ブロッ
ク選択回路ＸBRE を印加することもできる。
【００４６】
【発明の効果】本発明によれば、読出動作において従来
のような高電圧トランジスタを使用せずにすみ、通常の
論理回路によるデコーディングで実行することができる
ので、読出速度の高速化が実現可能である。また、ワー
ドラインの長いメモリセルアレイに対しては、所望の位
置に読出スイッチと書込伝送スイッチを位置させること
ができるので、均一の駆動電圧をワードラインに提供可
能である。
のような高電圧トランジスタを使用せずにすみ、通常の
論理回路によるデコーディングで実行することができる
ので、読出速度の高速化が実現可能である。また、ワー
ドラインの長いメモリセルアレイに対しては、所望の位
置に読出スイッチと書込伝送スイッチを位置させること
ができるので、均一の駆動電圧をワードラインに提供可
能である。
【図１】従来の不揮発性半導体メモリにおけるメモリセ
ルアレイと行駆動回路を示す概略回路図。
ルアレイと行駆動回路を示す概略回路図。
【図２】従来の高電圧トランジスタの断面図。
【図３】本発明によるメモリセルアレイと行駆動回路を
示す概略回路図。
示す概略回路図。
【図４】本発明に使用可能なトランジスタの断面図。
【図５】読出ブロック選択回路と書込ブロック選択回路
の回路図。
の回路図。
【図６】読出駆動回路の回路図。
【図７】書込駆動回路の回路図。
【図８】本発明によるメモリセルアレイと行駆動回路の
他の例を示す概略回路図。
他の例を示す概略回路図。
３０ 読出ブロック選択回路 ３２ 書込ブロック選択回路 ３６ 読出駆動回路 ３８ 書込駆動回路 ＭＢｋ メモリブロック ＲＤｋ 読出伝送スイッチ ＷＤｋ 書込伝送スイッチ
Claims (7)
- 【請求項１】 フローティングゲート形メモリトランジ
スタを直列接続してなるメモリストリングを配列したメ
モリブロックと、各行に配列されたメモリトランジスタ
の制御ゲートに接続されるワードラインと、各列に配列
されたメモリストリングの一端と接続されるビットライ
ンと、を有するメモリセルアレイをもつ不揮発性半導体
メモリにおいて、 読出動作でアドレス信号に応答してメモリブロックのい
ずれかを選択し、この選択メモリブロック内のワードラ
インのいずれか１つに接続されたメモリトランジスタか
らデータを読出すように該選択メモリブロック内のワー
ドラインに読出駆動電圧を提供する読出駆動手段と、プ
ログラム動作でアドレス信号に応答してメモリブロック
のいずれかを選択し、この選択メモリブロック内のワー
ドラインのいずれか１つに接続されたメモリトランジス
タをプログラムするように該選択メモリブロック内のワ
ードラインに書込駆動電圧を提供する書込駆動手段と、
を備えたことを特徴とする不揮発性半導体メモリ。 - 【請求項２】 読出駆動手段はメモリブロックごとの読
出伝送スイッチを有し、また、書込駆動手段はメモリブ
ロックごとの書込伝送スイッチを有し、読出動作で選択
メモリブロックの前記読出伝送スイッチが読出駆動電圧
をワードラインへ伝送するように活性化され、また、プ
ログラム動作で選択メモリブロックの前記書込伝送スイ
ッチが書込駆動電圧をワードラインへ伝送するように活
性化される請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 読出駆動手段は、読出駆動電圧を供給す
る読出駆動回路を有し、また、書込駆動手段は、書込駆
動電圧を供給する書込駆動回路を有する請求項２記載の
不揮発性半導体メモリ。 - 【請求項４】 読出駆動手段は、読出動作でアドレス信
号に応答してメモリブロックのいずれかを選択する読出
ブロック選択回路を有し、また、書込駆動手段は、プロ
グラム動作でアドレス信号に応答してメモリブロックの
いずれかを選択する書込ブロック選択回路を有する請求
項１〜３のいずれか１項に記載の不揮発性半導体メモ
リ。 - 【請求項５】 読出ブロック選択回路と書込ブロック選
択回路がメモリセルアレイの端部に位置する請求項４記
載の不揮発性半導体メモリ。 - 【請求項６】 読出駆動電圧と書込駆動電圧がワードラ
インの中央部から提供される請求項１〜５のいずれか１
項に記載の不揮発性半導体メモリ。 - 【請求項７】 読出駆動電圧と書込駆動電圧がワードラ
インの端部から提供される請求項１〜５のいずれか１項
に記載の不揮発性半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P13571 | 1995-05-27 | ||
| KR1019950013571A KR0145224B1 (ko) | 1995-05-27 | 1995-05-27 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321191A true JPH08321191A (ja) | 1996-12-03 |
| JP2944512B2 JP2944512B2 (ja) | 1999-09-06 |
Family
ID=19415659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13202196A Expired - Fee Related JP2944512B2 (ja) | 1995-05-27 | 1996-05-27 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5740107A (ja) |
| JP (1) | JP2944512B2 (ja) |
| KR (1) | KR0145224B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| KR100921962B1 (ko) * | 2001-09-17 | 2009-10-15 | 쌘디스크 코포레이션 | 메모리 셀을 위한 기본 작동 |
| US7660156B2 (en) | 2001-09-17 | 2010-02-09 | Sandisk Corporation | NAND flash memory with a programming voltage held dynamically in a NAND chain channel region |
| JP2011044222A (ja) * | 2009-07-22 | 2011-03-03 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP2013073657A (ja) * | 2011-09-28 | 2013-04-22 | Winbond Electronics Corp | 半導体記憶装置 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5777924A (en) * | 1997-06-05 | 1998-07-07 | Aplus Integrated Circuits, Inc. | Flash memory array and decoding architecture |
| WO1998056002A1 (en) * | 1997-06-05 | 1998-12-10 | Peter Wung Lee | Novel flash memory array and decoding architecture |
| JP3765163B2 (ja) * | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
| JP3281304B2 (ja) * | 1997-11-28 | 2002-05-13 | 株式会社東芝 | 半導体集積回路装置 |
| JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| US6327183B1 (en) | 2000-01-10 | 2001-12-04 | Advanced Micro Devices, Inc. | Nonlinear stepped programming voltage |
| US6269025B1 (en) | 2000-02-09 | 2001-07-31 | Advanced Micro Devices, Inc. | Memory system having a program and erase voltage modifier |
| US6246610B1 (en) * | 2000-02-22 | 2001-06-12 | Advanced Micro Devices, Inc. | Symmetrical program and erase scheme to improve erase time degradation in NAND devices |
| US6295228B1 (en) | 2000-02-28 | 2001-09-25 | Advanced Micro Devices, Inc. | System for programming memory cells |
| US6246611B1 (en) | 2000-02-28 | 2001-06-12 | Advanced Micro Devices, Inc. | System for erasing a memory cell |
| US6304487B1 (en) | 2000-02-28 | 2001-10-16 | Advanced Micro Devices, Inc. | Register driven means to control programming voltages |
| KR100454144B1 (ko) * | 2001-11-23 | 2004-10-26 | 주식회사 하이닉스반도체 | 멀티 뱅크 구조의 플래쉬 메모리 장치 |
| JP4157065B2 (ja) * | 2004-03-29 | 2008-09-24 | 株式会社東芝 | 半導体記憶装置 |
| US7379333B2 (en) * | 2004-10-28 | 2008-05-27 | Samsung Electronics Co., Ltd. | Page-buffer and non-volatile semiconductor memory including page buffer |
| ES2852549T3 (es) * | 2005-02-09 | 2021-09-13 | Sarepta Therapeutics Inc | Composición antisentido para tratamiento de la atrofia muscular |
| KR100687424B1 (ko) * | 2005-08-29 | 2007-02-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
| KR100704021B1 (ko) * | 2005-11-08 | 2007-04-04 | 삼성전자주식회사 | 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 |
| DE602006011005D1 (de) * | 2006-08-24 | 2010-01-21 | St Microelectronics Srl | Speichervorrichtung mit einem Zeilenselektor mit in Serie geschalteten Mittelspannungstransistoren |
| KR100855962B1 (ko) * | 2006-10-31 | 2008-09-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법 |
| JP2008192708A (ja) * | 2007-02-01 | 2008-08-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5491741B2 (ja) | 2009-01-30 | 2014-05-14 | 株式会社東芝 | 半導体記憶装置 |
| US9324440B2 (en) | 2010-02-09 | 2016-04-26 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
| KR101691088B1 (ko) | 2010-02-17 | 2016-12-29 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| KR101691092B1 (ko) | 2010-08-26 | 2016-12-30 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| KR101658479B1 (ko) | 2010-02-09 | 2016-09-21 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
| US9378831B2 (en) | 2010-02-09 | 2016-06-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, operating methods thereof and memory systems including the same |
| US8923060B2 (en) | 2010-02-17 | 2014-12-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and operating methods thereof |
| JP5788183B2 (ja) * | 2010-02-17 | 2015-09-30 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム |
| US8908431B2 (en) | 2010-02-17 | 2014-12-09 | Samsung Electronics Co., Ltd. | Control method of nonvolatile memory device |
| JP2011170956A (ja) | 2010-02-18 | 2011-09-01 | Samsung Electronics Co Ltd | 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム |
| US8792282B2 (en) | 2010-03-04 | 2014-07-29 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices, memory systems and computing systems |
| US8553466B2 (en) | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
| KR101762828B1 (ko) | 2011-04-05 | 2017-07-31 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 |
| US8699277B2 (en) | 2011-11-16 | 2014-04-15 | Qualcomm Incorporated | Memory configured to provide simultaneous read/write access to multiple banks |
| KR102242022B1 (ko) | 2013-09-16 | 2021-04-21 | 삼성전자주식회사 | 불휘발성 메모리 및 그것의 프로그램 방법 |
| KR102424371B1 (ko) * | 2016-01-19 | 2022-07-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373497A (ja) * | 1989-05-02 | 1991-03-28 | Toshiba Corp | 不揮発性半導体メモリ装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224197A (ja) * | 1990-01-30 | 1991-10-03 | Toshiba Corp | 多ポートｒａｍ及び情報処理装置 |
| US5299158A (en) * | 1992-06-16 | 1994-03-29 | Hewlett-Packard Company | Memory device with multiple read ports |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| JP3204799B2 (ja) * | 1993-04-28 | 2001-09-04 | 株式会社東芝 | 半導体メモリ装置 |
| GB2278698B (en) * | 1993-05-05 | 1997-09-03 | Hewlett Packard Co | Multi-ported data storage device with improved cell stability |
| KR960008823B1 (en) * | 1993-11-30 | 1996-07-05 | Samsung Electronics Co Ltd | Non-volatile semiconductor memory device |
| JP3192861B2 (ja) * | 1994-03-14 | 2001-07-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1995
- 1995-05-27 KR KR1019950013571A patent/KR0145224B1/ko not_active IP Right Cessation
-
1996
- 1996-05-24 US US08/653,344 patent/US5740107A/en not_active Expired - Lifetime
- 1996-05-27 JP JP13202196A patent/JP2944512B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373497A (ja) * | 1989-05-02 | 1991-03-28 | Toshiba Corp | 不揮発性半導体メモリ装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100921962B1 (ko) * | 2001-09-17 | 2009-10-15 | 쌘디스크 코포레이션 | 메모리 셀을 위한 기본 작동 |
| US7660156B2 (en) | 2001-09-17 | 2010-02-09 | Sandisk Corporation | NAND flash memory with a programming voltage held dynamically in a NAND chain channel region |
| US7978533B2 (en) | 2001-09-17 | 2011-07-12 | Sandisk Corporation | NAND flash memory with a programming voltage held dynamically in a NAND chain channel region |
| JP2009531798A (ja) * | 2006-03-29 | 2009-09-03 | モスエイド テクノロジーズ インコーポレイテッド | ページ消去を有する不揮発性半導体メモリ |
| JP2011044222A (ja) * | 2009-07-22 | 2011-03-03 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP2013073657A (ja) * | 2011-09-28 | 2013-04-22 | Winbond Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5740107A (en) | 1998-04-14 |
| KR0145224B1 (ko) | 1998-08-17 |
| JP2944512B2 (ja) | 1999-09-06 |
| KR960042756A (ko) | 1996-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2944512B2 (ja) | 不揮発性半導体メモリ | |
| JP3167919B2 (ja) | Ｎａｎｄ構造の不揮発性半導体メモリとそのプログラム方法 | |
| US5313432A (en) | Segmented, multiple-decoder memory array and method for programming a memory array | |
| EP0525678B1 (en) | Nonvolatile semiconductor memory device having row decoder | |
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| US5541879A (en) | Nonvolatile semiconductor memory having program verifying circuit | |
| US5126808A (en) | Flash EEPROM array with paged erase architecture | |
| KR960005359B1 (ko) | 불휘발성 반도체 기억장치 | |
| KR100331563B1 (ko) | 낸드형 플래쉬 메모리소자 및 그 구동방법 | |
| US6233198B1 (en) | High density flash memory device with improved row decoding structure | |
| US6798683B2 (en) | Pattern layout of transfer transistors employed in row decoder | |
| EP0052566A2 (en) | Electrically erasable programmable read-only memory | |
| US6738290B2 (en) | Semiconductor memory device | |
| JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
| EP1214715B1 (en) | 1 transistor cell for eeprom application | |
| JP6122478B1 (ja) | 不揮発性半導体記憶装置 | |
| EP0731470A2 (en) | Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells | |
| EP0376290A2 (en) | Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state | |
| JPH0982923A (ja) | 不揮発性半導体記憶装置 | |
| US7046551B2 (en) | Nonvolatile memories with asymmetric transistors, nonvolatile memories with high voltage lines extending in the column direction, and nonvolatile memories with decoding circuits sharing a common area | |
| JP3615046B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0660679A (ja) | 不揮発性半導体記憶装置 | |
| JP3190082B2 (ja) | 半導体記憶装置 | |
| EP0365721B1 (en) | Programmable semiconductor memory | |
| JPH10302491A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080625 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110625 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110625 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120625 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |