JPH03224197A - 多ポートｒａｍ及び情報処理装置 - Google Patents

多ポートｒａｍ及び情報処理装置

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JPH03224197A
JPH03224197A JP2017907A JP1790790A JPH03224197A JP H03224197 A JPH03224197 A JP H03224197A JP 2017907 A JP2017907 A JP 2017907A JP 1790790 A JP1790790 A JP 1790790A JP H03224197 A JPH03224197 A JP H03224197A
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signal
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JP2017907A
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Kenji Sakagami
健二 坂上
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、読み出し動作と書込み動作がそれぞれ独立
して非同期に行える多ポートＲＡＭ及びこのＲＡＭを介
してデータ転送を行なう情報処理装置に関する。
（従来の技術） 情報処理装置に含まれる装置Ａと装置８間てデータ転送
を行なう場合に、装置Ａから出力されたデータを一旦多
ポートＲＡＭに格納し、格納されたデータを装置Ｂに供
給するような場合がある。
このようなデータ転送を実施する従来構成としては、例
えば第９図に示すようなものがある。
第９図は、それぞれ異なるクロック信号によって動作す
る一方の装置Ａから他方の装置Ｂに含まれる２ポ一トＲ
ＡＭＩにデータを転送して格納し、格納されたデータを
装置Ｂでの処理に供する構成を示すブロック図であり、
第１０図は第９図に示す構成のタイミングチャートであ
る。
第９図において、装置Ａはクロック信号ＣＫＩに同期し
て１６ビツト幅のデータを装置Ｂに対して出力し、装置
Ｂは３２ビツト×１６ワード構成の２ボ一トＲＡＭ１を
レジスタファイルとし、クロック信号ＣＫＩを２分周し
たクロック信号ＣＫ２に同期してデータを３２ビツト幅
で処理する。
すなわち、装置Ｂは装置Ａに比して２倍のデータ幅のデ
ータを１／２の処理速度で処理している。
このような両装置Ａ、Ｂ間におけるデータ転送の整合を
とるために、データ幅と動作タイミングを整合させるた
めのバッファ用レジスタＲ１，Ｒ２が装置Ｂに設けられ
ている。
装置Ａの出力側に設けられたレジスタＲＡにセットされ
た１６ビツト幅のデータは、クロック信号ＣＫＩに同期
して装置Ｂの入力側に並設されたレジスタＲ１，Ｒ２に
与えられる。レジスタＲ１゜Ｒ２は、クロック信号ＣＫ
Ｉを分周器２によって２分周したクロック信号ＣＫ２と
同周期で互いに逆相として制御部３から与えられる書込
み信号Ｗ１、Ｗ２にしたがって、レジスタＲＡの出力を
交互に取り込んで保持する。それぞれのレジスタＲ１、
Ｒ２に保持されたデータは、書込み信号Ｗｌ。
Ｗ２に同期して出力され、それぞれのデータが連結され
て３２ビツトのデータとして２ポ一トＲＡＭ１の入力ポ
ートに与えられる。
ＲＡＭ１の入力ポートに与えられた３２ビツト幅のデー
タは、クロック信号ＣＫ２に同期して、制御部３から与
えられる書込み許可信号ＷＥ及び書込みアドレスＷＡに
したがって順次書込まれる。
ＲＡＭＩに書込まれたデータは、クロック信号ＣＫ２に
同期して、制御部３から与えられる読み出し信号ＲＥ及
び読み出しアドレスＲＡにしたがって読出され、装置Ｂ
での処理に供される。
このように、異なる動作クロック信号により駆動される
装置Ａ、Ｂ間で２ボ一トＲＡＭＩを介してデータ転送を
行なう場合には、データ転送の整合をとるための構成が
必要となる。
第１１図は第１０図に示したと同様に、異なるタイミン
グのクロック信号によって動作する装置Ａ、Ｂ間で２ポ
一トＲＡＭＩを介してデータ転送を行なう他の従来構成
を示したブロック図であり、第１２図及び第１３図はそ
のタイミングチャートである。
第１１図に示す構成では、第１０図に示した構成に対し
て、装置Ａ、装置Ｂが同周期で非同期なりロック信号Ｃ
ＫＡ、ＣＫＢで駆動されている。
このような装置Ａ、Ｂ間におけるデータ転送の整合をと
るために、第１１図に示す構成では、ＲＡＭ１の前段に
整合用プリバッファＦＢＩ、ＰＢ２が縦続接続されて設
けられ、ハンドシェーキング方式によってデータの転送
が行なわれている。
装置Ａでは、レジスタＲＡにセットされた３２ビツト幅
のデータを装置Ｂへ転送するタイミングでプリバッファ
ＦＢＩへのデータの書込みを要求する要求信号ＷＧが、
制御部Ａから装置Ｂの制御部Ｂに与えられる。制御部Ｂ
は、クロック信号ＣＫＡ、ＣＫＢ間の位相ずれを検出す
るためにクロック信号ＣＫＡ、ＣＫＢを４分周した高周
波のクロック信号ＣＫＢ４により要求信号ＷＧをサンプ
リングし、要求信号ＷＧの送出を検出すると、書込み信
号Ｗ１をプリバッファＦＢＩに与える。プリバッファＦ
ＢＩは、この書込み信号Ｗ１の供給によりクロック信号
ＣＫＢ４に同期して、レジスタＲＡから与えられる出力
を取り込む。
また、書込み信号Ｗ１が制御部Ｂから出力されて所定の
タイミング後に、要求信号ＷＧを受は入れたことを示す
アクノリッジ信号ＡＫが制御部Ｂから制御部Ａに与えら
れるとともに、書込み許可信号ＷＥが制御部Ｂから２ポ
一トＲＡＭ１に与えられる。これにより、プリバッファ
ＦＢＩに取り込まれた後プリバッファＰＢ２に与えられ
、クロック信号ＣＫＢに同期して２ポ一トＲＡＭＩの入
力ポートに与えられたデータが、制御部Ｂから与えられ
る書込みアドレスＷＡにしたがってＲＡＭ］に書込まれ
る。なお、書込み許可信号ＷＥがＲＡＭＩに送出される
タイミングは、要求信号ＷＧをサンプリングして検出し
たタイミングにより異なり、第１２図と第１３図では、
それぞれ異なるタイミングで要求信号ＷＧをサンプリン
グ検出したタイミング例を示している。
このように、処理するデータの幅が同一であっても、非
同期なりロック信号によって動作する同装置Ａ、Ｂ間で
２ポ一トＲＡＭ１を介してデータの転送を行なう場合に
は、転送タイミングを整合するための整合用の構成が必
要となる。
（発明が解決しようとする課題） 以上説明したように、異なる動作クロックにより駆動さ
れる装置間で多ポートＲＡＭを介してデータ転送を行な
う場合には、多ポートＲＡＭの入力側にバッファ等のタ
イミング整合用の構成を必要としていた。このことは、
多ポートＲＡＭ７５＜、単一のクロック信号にもとづい
て入出力制御されているため、入力動作（書込み動作）
と出力動作（読み出し動作）をそれぞれ独立なタイミン
グで制御することができず、データの入出力タイミング
の自由度が低いことに寄因している。
したがって、上述したようなデータ転送において、レジ
スタファイルとして多ポートＲＡＭをバイブライン処理
で用いる情報処理装置では、パイプライン処理のステー
ジ数が整合用の構成を追加する分増加することになる。
このため、処理速度が低下するとともに構成の大型化を
招き、かつタイミング設計が複雑化していた。
ゆえに、上記したような情報処理装置におけるデータ転
送にあっては、従来から用いられている単一のクロック
信号によって入出力動作が制御される多ポートＲＡＭは
適していなかった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、異なる動作クロック信号に
より駆動される装置間でのデータ転送に好適な多ポート
ＲＡＭ及び、この多ポートＲＡＭを用いることにより、
構成の大型化、処理速度の低下、タイミング設計の複雑
化を招くことなくデータ転送を行なうことを可能にした
情報処理装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、第１の発明は、単位メモリ
セルに対して書込み専用ビット線及び読み出し専用ビッ
ト線と、単位メモリセルに対して書込み専用ワード線及
び読み出し専用ワード線と、書込みセル及び読み出しセ
ルをそれぞれ独立に選択指定する書込指定手段及び読出
指定手段と、相互に非同期で独立した１対のクロック信
号のうち、一方のクロック信号により前記セルの書込み
動作を制御し、他方のクロック信号により前記セルの読
み出し動作を制御し、書込み動作と読み出し動作をそれ
ぞれ独立に行なわしめる制御手段とから構成される。
一方、第２の発明は、前記一方のクロック信号に同期し
てデータを出力する第１の装置と、前記第１の装置から
出力されるデータを前記一方のクロック信号に同期して
書込み、書込んだデータを前記他方のクロック信号に同
期して出力する前記多ポートＲＡＭと、前記多ポートＲ
ＡＭから出力されるデータを前記他方のクロック信号に
同期して受ける第２の装置とから構成される。
（作用） 上記第１の構成において、第１の発明は、書込み系の構
成と読み出し系の構成とをそれぞれ独立した非同期のク
ロック信号により制御し、書込み動作と読み出し動作を
それぞれ独立して非同期に行なうようにしている。
一方、上記第２の構成において、第２の発明は、動作ク
ロック信号が異なる装置間のデータ転送を前記第１の構
成で示した多ポートＲＡＭを介して行なうようにしてい
る。
（実施例） 以下、図面を用いてこの発明の詳細な説明する。
第１図は第１の発明の一実施例に係わる多ポートＲＡＭ
の構成を示す図である。第１図に示す実施例の多ポート
ＲＡＭは、それぞれ１つの入出力ポートを備えた３２ビ
ツト×１６ワード構成の２ポ一トＲＡＭＩにおいて、書
込み動作専用のクロック信号に基づいて書込み動作を制
御し、読み出し動作専用のクロック信号に基づいて読み
出し動作を制御するようにしたものである。
第１図において、ＲＡＭ１はメモリセル１ｏが３２ビツ
ト幅のデータを一括して受は入れられるべく列方向に３
２個、３２ビツト幅のデータを１ワードとして１６ワー
ドのデータを格納できるように行方向に１６個、行列状
に配列されている。
メモリセル１０は、相互の入力と出力が接続されたイン
バータ１１．Ｉ２からなるフリップフロップにデータを
保持する。それぞれのインバータ１１、Ｉ２の接続点ｄ
ｌ、ｄ２は、同行に共通な書込み専用ワード線ＷＷに与
えられる信号で導通制御されるトランスファ用のＮチャ
ネルＦ　ＥＴＮＴＩ、ＮＴ２を介して書込み専用ビット
線ＷＢＩ。
ＷＢ２に接続されている。
書込み専用ビット線ＷＢＩ、ＷＢ２は、書込み専用クロ
ック信号ＷＣＫの反転信号で導通制御されるＰチャネル
ＦＥＴＰＰＩ、ＰＰ２を介して電源レベルにプリチャー
ジされる。また、書込みデータＤＩは、書込み専用ビッ
ト線の選択用のＮチャネルＦＥＴＮ５Ｉ、ＮＳ２を介し
て選択された書込み専用ビット線ＷＢＩ、ＷＢ２に与え
られ、選択されたメモリセル１０に書込まれる。
選択用のＮチャネルＦＥＴＮ５Ｉ、ＮＳ２は、それぞれ
の書込み専用ビット線ＷＢＩ、ＷＢ２に対応して設けら
れているが、下位１６ビツトのビット列に対応したＮチ
ャネルＦＥＴＮ５Ｉ　　ＮＳ２は下位ビット選択線ＬＳ
に与えられる下位書込信号ＷＬにより導通制御され、上
位１６ビツトのビット列に対応したＮチャネルＦＥＴＮ
５Ｉ、ＮＳ２は上位ビット選択線Ｈ３に与えられる上位
書込信号ＷＨにより導通制御される。これにより、メモ
リセル１０への書込み動作は、上位及び下位書込信号Ｗ
Ｌ、ＷＨに基づいて、上位側１６ビツトあるいは下位側
１６ビツトを書込み単位として書込み動作が制御される
。
一方、メモリセル１０は、その接続点ｄｌ、ｄ２に与え
られて保持されたデータによりＰチャネルＦＥＴＰＴ３
．ＰＴ４を導通制御することによって、同行のメモリセ
ル１０に共通な読み出し専用ワード線ＲＷに与えられる
信号により導通制御されるＰチャネルＦＥＴＰＴ１．Ｐ
Ｔ２を介して１対の読み出し専用ビット線ＲＢＩ、ＲＢ
２にメモリセル１０に保持されたデータが読出される。
同列のメモリセル１０に共通なそれぞれ３２対の読み出
し専用ビット線ＲＢＩ、ＲＢ２は、それぞれの列毎に設
けられたセンスアンプＳ／Ａに接続され、読み出し専用
ビット線ＲＢＩ、ＲＢ２に読出されたデータは、センス
アンプＳ／Ａを介して読み出しデータＤｏとして出力さ
れる。
それぞれの読み出し専用ビット線ＲＢＩ、ＲＢ２は、読
み出し専用クロック信号ＲＣＫにより導通制御されるＮ
チャネルＦＥＴＮＰＩ、ＮＦ２を介してグランドレベル
にブリディスチャージされる。
次に、制御系の周辺回路について説明する。
それぞれの書込み専用ワード線ＷＷは、それぞれ対応す
る論理積（ＡＮＤ）ゲート１１の出力に接続されている
。ＡＮＤゲート１１は、書込み許可信号ＷＥと書込みデ
コーダＷＤの出力と書込み専用クロック信号ＷＣＫの反
転信号とを入力としている。
書込みデコーダＷＤは、４ビツトの書込みアドレスＷＡ
をデコードして、１６ワードのメモリセル行を択一的に
選択すべく１６ビツトのデコード出力をそれぞれ対応す
るＡＮＤゲート１１に与える。
それぞれの読み出し専用ワード線ＲＷは、それぞれ対応
する否定論理積（ＮＡＮＤ）ゲート１２の出力に接続さ
れている。ＮＡＮＤゲート１２は、読み出し専用クロッ
ク信号ＲＣＫの反転信号と読み出しデコーダＲＤの出力
と読み出し許可信号ＲＥとを入力としている。
読み出しデコーダＲＤは、４ビツトの読み出しアドレス
ＲＡをデコードして、１６ワードのメモリセル行を択一
的に選択すべく１６ビツトのデコド出力をそれぞれ対応
するＮＡＮＤゲート１２に与える。
下位ビット選択線ＬＳは、書込み専用クロック信号ＷＣ
Ｋの反転信号と、データを書込むビットを選択する書込
み選択信号ｗｓを入力とするＡＮＤゲート１３の出力に
接続されている。上位ビット選択線Ｈ５は、書込み専用
クロック信号ＷＣＫの反転信号と書込み選択信号ＷＳの
反転信号を入力とするＡＮＤゲート１４の出力に接続さ
れている。
次に、第１図に示す２ポ一トＲＡＭの動作を、第２図に
示すタイミングチャートを参照して説明する。
まずはじめに、書込み動作について説明する。
書込み専用クロック信号ＷＣＫの反転信号がロウレベル
状態において、下位置込み信号ＷＬ、上位置込み信号Ｗ
Ｈはともにロウレベルとなり、それぞれの書込み専用ビ
ット線ＷＢＩ、ＷＢ２へのデータの入出力を制御するＮ
チャネルＦＥＴＮ５１、ＮＳ２は非導通状態となる。こ
の状態において、ブリチャージャ用のＦＥＴＰＰＩ、Ｐ
Ｐ２が導通状態となり、すべての書込み専用ビット線Ｗ
Ｂｌ、ＷＢ２が電源レベルにプリチャージされる。
書込み専用クロック信号ＷＣＫの反転信号がロウレベル
状態からハイレベル状態になると、プリチャージが終了
する。この時に、書込み専用クロック信号ＷＣＫを２分
周した書込み選択信号ｗｓはハイレベル状態にあると、
ＡＮＤゲート１３の出力である下位置込み信号ＷＬがハ
イレベルとなり、０ビツト〜１５ビツトの下位側ビット
のメモリセル１０に対応したＮチャネルＦＥＴＮ５Ｉ。
ＮＳ２が導通状態となる。これにより、データを書込も
うとするメモリセル１０の列方向が指定されたことにな
る。
一方、書込み許可信号ＷＥが書込み状態を指示し、書込
みアドレスＷＡが書込みデコーダに与えられると、書込
みアドレスＷＡがデコードされて書込みデコーダの出力
の１つがハイレベル状態となる。これにより、書込み許
可信号ＷＥ及び下位置込み信号ＷＬがハイレベル状態に
あるので、ハイレベル状態のデコード出力が与えられた
ＡＮＤゲート１１の出力のみが択一的にハイレベル状態
となる。したがって、このＡＮＤゲート１１の出力に接
続された書込み専用ワード線ＷＷがハイレベル状態とな
り選択され、このワード線に接続されているメモリセル
１０のＮチャネルＦＥＴＮＴ１、ＮＴ２が導通状態とな
る。これにより、データを書込もうとするメモリセル１
０の行方向が指定されたことになる。このようにして、
データを書込もうとする下位１６ビツトに対応するメモ
リセル１０が選択される。
このような状態において、書込みデータＤＩ（データ１
）が入力ポートに与えられると、書込みデータ１は導通
状態のＮチャネルＦＥＴＮ５Ｉ。
ＮＳ２を介して書込み専用ビット線ＷＢＩ、ＷＢ２に与
えられ、書込み専用ビット線ＷＢＩ、ＷＢ２から導通状
態のＮチャネルＦＥＴＮＴ１．ＮＴ２を介してメモリセ
ル１０の接続点ｄｉ、ｄ２に与えられて保持される。こ
の時に、接続点ｄ１には書込みデータ１と同相の値、接
続点ｄ２にには書込みデータ１と逆相の値が与えられる
ことになる。
このようにして、書込みデータ１が書込みアドレスで指
定されたワードにおける下位１６ビツトのメモリセル１
０に書込まれた後、書込み選択信号ＷＳがハイレベル状
態からロウレベル状態になると、ＡＮＤゲート１４の出
力である上位置込み信号ＷＨがハイレベルとなる。これ
により、同一ワードの上位１６ビツトに対応するＮチャ
ネルＦＥＴＮ５１．ＮＳ２が導通状態となり、同一ワー
ドの上位１６ビツトのメモリセル１０が選択される。こ
のような状態において、書込みデータ２が入力ポートに
与えられると、上述したと同様にして同一ワードの上位
１６ビツトのメモリセル１０に書込みデータ２が書込ま
れる。
このように、書込み専用クロック信号ＷＣＫが２サイク
ルタイム、書込み選択信号ＷＳが１サイクルタイムの期
間に、書込みアドレス信号ＷＡで指定されたワードに、
下位１６ビツトと上位１６ビツトで２分割して１６ビツ
ト単位でデータを書込むことが可能となる。したがって
、書込み専用クロック信号ＷＣＫに対応して書込みアド
レスＷＡを与え、また、書込みアドレスＷＡに対応して
書込みデータを与えることによって、所望のアドレスに
所望のデータを書込み専用クロック信号ＷＣＫに制御さ
れて順次書込んでいくことができる。
次に、読み出し動作について説明する。
読み出し動作は、書込み専用クロック信号ｗｃＫを２分
周した読み出し専用クロック信号ＲＣＫを基本クロック
信号として行なわれる。読み出し専用クロック信号ＲＣ
Ｋがハイレベル状態にあっては、読み出し専用ビット線
ＲＢＩ、ＲＢ２に接続されているＮチャネルＦＥＴＮＰ
１．ＮＦ２が導通状態となり、すべての読み出し専用ビ
ット線ＲＢＩ、ＲＢ２がグランドレベルにプリディスチ
ャージされる。この後、読み出し専用クロック信号ＲＣ
Ｋがハイレベル状態からロウレベル状態になり、プリデ
ィスチャージが終了する。
一方、読み出しアドレスＲＡが読み出し専用クロック信
号ＲＣＫと同期して読み出しデコーダＲＤに与えられる
と、読み出しアドレスＲＡはデコードされて、読み出し
アドレスに対応したデコード出力が択一的にハイレベル
状態となる。
これにより、読み出し許可信号ＲＥが読み出し専用クロ
ック信号ＲＣＫに同期してハイレベル状態にあり、プリ
ディスチャージが終了して読み出し専用クロック信号Ｒ
ＣＫの反転信号がハイレベル状態にあると、読み出しデ
コーダＲＤのハイレベルのデコード出力が与えられたＮ
ＡＮＤゲート１２の出力のみみが択一的にロウレベル状
態となる。したがって、このＮＡＮＤゲート１２に接続
された読み出し専用ワード線ＲＷがロウレベルとなり、
このワード線ＲＷに接続されているＰチャ＊ルＦＥＴＰ
ＴＩ、ＰＴ２が導通状態となる。これにより、読出そう
とするデータが保持されて読み出しアドレスＲＡで指定
された１ワードの３２ビット分のメモリセル１０が選択
されることになる。
メモリセル１０が選択されてＰチャネルＦＥＴＰＴＩ、
ＰＴ２が導通状態になると、メモリセル１０の接続点ｄ
ｌ、ｄ２に保持されたデータの値にしたがってＰチャネ
ルＦＥＴＰ３．Ｐ４の導通／非導通が決定される。これ
により、接続点ｄ１に保持されたデータの値は読み出し
専用ビット線ＲＢ２に与えられ、接続点ｄ２に保持され
たデータの値は読み出し専用ビット線ＲＢ１に与えられ
る。両読み出し専用ビット線ＲＢＩ、ＲＢ２に与えられ
たそれぞれのデータはセンスアンプＳ／Ａに与えられて
センス増幅され、読み出しデータＤＯとして出力ポート
から読出される。
このように、読み出し動作にあっては、読み出し専用ク
ロック信号ＲＣＫにのみ同期して行なわれ、書込み系の
制御信号に依存することなく行なわれる。したがって、
異なる書込みアドレスＷＡと読み出しアドレスをそれぞ
れ独立に与えるようにすれば、書込み動作と読み出し動
作をそれぞれ専用のクロック信号に基づいて、それぞれ
独立かつ並行して行なうことが可能となる。これにより
、単一のクロック信号によって書込み動作と読み出し動
作をともに制御していた従来の２ポ一トＲＡＭに比して
、入出力動作の自由度を高めることができるようになる
。
第３図は第２の発明の一実施例に係わる情報処理装置の
要部構成を示すブロック図であり、第４図はそのタイミ
ングチャートである。
第２の発明は、第１の発明の多ポートＲＡＭを介してデ
ータ転送を行なう情報処理装置に関し、第３図に示す第
２の発明の一実施例は、第１図に示した２ボ一トＲＡＭ
を介して前述したような装置Ａ、Ｂ間でデータ転送を行
なうものであり、第９図に示す構成に対応したものであ
る。
第３図において、装置Ａの動作クロック信号となるクロ
ック信号ＣＫＩが２ボ一トＲＡＭ３０の書込み専用クロ
ック信号ＷＣＫとして与えられ、装置Ｂの動作クロック
信号としてクロック信号ＣＫ１を分周器２により２分周
して得られるクロック信号ＣＫ２が読み出し専用クロッ
ク信号ＲＣＫとして与えられている。また、書込み及び
読み出し動作の他の制御信号及びアドレス信号は、クロ
ック信号ＣＫＩ、ＣＫ２を入力とする制御部３１により
生成されて２ポ一トＲＡＭ３０に供給されている。
このように、第１図に示したＲＡＭを用いることにより
、装置Ａからクロック信号ＣＫＩに同期してＲＡＭ３１
の入力ポートに供給される１６ビツト単位のデータは、
書込み選択信号ｗｓにしたがって下位側と上位側とが連
結され３２ビツトのデータとして１ワードに書込まれ、
３２ビツトのデータとして読出すことが可能となる。
したがって、第９図に示した整合用のバッファレジスタ
Ｒ１，Ｒ２が不要となり、パイプライン処理におけるス
テージ数を１段削減することができる。さらに、ステー
ジ数が１段削減されたことによって、第４図及び第１０
図から明らかなように、データ４の書込みは、従来に比
べて１サイクルタイム速く終了しているので、処理時間
を短縮することができるようになる。
第５図は第１の発明の他の実施例に係わる２ポ一トＲＡ
Ｍの構成を示す図である。
同図に示す実施例の特徴とするところは、第１図に示し
たＲＡＭに対して、書込み専用クロック信号ＷＣＫの反
転信号ですべての書込み専用ビット線ＷＢＩ、ＷＢ２へ
の書込みデータの入出力を制御することにより、書込み
データを３２ビット単位で一括して１ワードに書込むこ
ようにしたものであり、他は第１図に示したものと同様
である。
なお、第５図において、第１図と同符号のものは同一機
能を有するものであり、その説明は省略する。
このような構成にあっても、第１図に示したと同様に書
込み動作と読み出し動作とをそれぞれ独立にかつ並行し
て行なうことができる。
第６図は第２の発明の他の実施例に係わる情報処理装置
の要部構成を示すブロック図であり、第７図はその動作
タイミングチャートである。
第６図に示す実施例は、第５図に示した構成の２ポ一ト
ＲＡＭを第１１図に示した構成の情報処理装置に適用し
たものであり、第７図の動作タイミングチャートは第１
３図に示す動作タイミングチャートに対応したものであ
る。
第６図において、装置Ａの動作クロック信号となるクロ
ック信号ＣＫＡが２ポ一トＲＡＭ６０の書込み専用クロ
ック信号ＷＣＫとして与えられ、装置Ｂの動作クロック
信号となるクロック信号ＣＫＢが２ボ一トＲＡＭ６０の
読み出し専用クロック信号ＲＣＫとして与えられている
。また、書込み動作及び読み出し動作の他の制御信号及
びアドレス信号は、クロック信号ＣＫＡ、ＣＫＢを入力
とする制御部６１により生成されて２ボ一トＲＡＭ６０
に供給されている。
このように、第５図に示した２ポ一トＲＡＭを用いるこ
とにより、装置Ａの動作クロックとなるクロック信号Ｃ
ＫＩに同期して、３２ビツトのデータを装置ＡからＲＡ
Ｍ６０の入力ポートに供給して書込み、装置Ｂの動作ク
ロックとなるクロック信号ＣＫ２に同期して、書込まれ
た３２ビツトのデータをＲＡＭ６０の出力ポートから読
出して装置Ｂの処理に供することができる。なお、読み
出し開始のタイミングは、第７図に示すように、書込み
許可信号ＷＥをクロック信号ＣＫＢの立ち上がりで検出
し、検出後の次のクロック信号ＣＫＢのサイクルより開
始するようにしている。
したがって、第１１図に示した整合用のプリバッファＰ
Ｂ１．ＰＢ２が不要になるとともに、ハンドシューキン
グ方式用の構成及びクロック信号ＣＫＡとクロック信号
ＣＫＢの位相ずれを検出する高周波のクロック信号ＣＫ
４Ｂが不要となり、構成を大幅に簡単化することができ
るようになる。
第８図は第１の発明のさらに他の実施例に係わる多ポー
トＲＡＭの構成を示す図である。
同図に示す実施例は、第５図に示す２ポ一トＲＡＭを３
ポート化して出力ポートを２つにしたものである。
第８図において、３ポ一トＲＡＭは読み出し専用ワード
線ＲＷＩ、ＲＷ２を２本とし、メモリセル１０の読み出
し専用ビット線ＲＢＩ、ＲＢ２に接続されるトランスフ
ァ用のＰチャネルＦ　ＥＴＰＴＩ、ＰＴ２をそれぞれ別
のワード線に接続し、それぞれのワード線ＲＷＩ、ＲＷ
２に対応して２つの読み出しデコーダＲＤＩ、ＲＤ２を
設け、それぞれのワード線ＲＷＩ、ＲＷ２を選択制御す
る信号をそれぞれ読み出し許可信号ＲＥＩ、ＲＥ２と、
読み出し専用ビット線ＲＢＩ、ＲＢ２にそれぞれ独立か
つ並行してデータを読出せるようにしている。
このように、書込み動作と読み出し動作がそれぞれ独立
かつ並行に、また、読み出し動作においても２つの出力
ポートに対して読み出し動作がそれぞれ独立かつ並行し
て行なえる３ボ一トＲＡＭにあっては、情報処理装置に
おけるデータ転送に適用した場合に、２ポー）ＲＡＭを
用いた場合に比して、同様の効果を得てより多様なデー
タ転送を実現することが可能となる。
［発明の効果〕 以上説明したように、第１の発明によれば、書込み系の
構成と読み出し系の構成とをそれぞれ独立した非同期の
クロック信号により制御し、書込み動作と読み出し動作
をそれぞれ独立して非同期に行なうようにしたので、デ
ータの入出力動作の自由度を高めることが可能となる。
一方、第２の発明によれば、動作クロック信号が異なる
装置間のデータ転送を前記第１の構成で示した多ポート
ＲＡＭを介して行なうようにしたので、データ転送のタ
イミングを整合するための構成及びタイミング信号が不
要となる。これにより、動作クロック信号が異なる装置
間でデータ転送を行なう情報処理装置において、構成の
大型化、データ転送制御の複雑化を招くことなく処理速
度を向上させることができるようになる。
【図面の簡単な説明】
第１図は第１の発明の一実施例に係わる多ポートＲＡＭ
の構成を示す図、 第２図は第１図に示すＲＡＭの動作タイミングチャート
図、 第３図は第１図に示すＲＡＭを用いた第２の発明の一実
施例に係わる情報処理装置の要部構成を示す図、 第４図は第３図に示す装置の動作タイミングチャート図
、 第５図は第１の発明の他の実施例に係わる多ポートＲＡ
Ｍの構成を示す図、 第６図は第５図に示すＲＡＭを用いた第２の発明の他の
実施例に係わる情報処理装置の要部構成を示す図、 第７図は第６図に示す装置の動作タイミングチャート図
、 第８図は第１の発明のさらに他の実施例に係わる多ポー
トＲＡＭの構成を示す図、 第９図は従来の情報処理装置におけるデータ転送に係わ
る要部構成を示す図、 第１０図は第９図に示す装置の動作タイミングチャート
図、 第１１図は従来の他の情報処理装置におけるデータ転送
に係わる要部構成を示す図、 第１２図及び第１３図は第１１図に示す装置の動作タイ
ミングチャート図である。 １０・・・メモリセル ＲＷ・・・読み出し専用ワード線 ＷＷ・・・書込み専用ワード線 ＲＢＩ、ＲＢ２・・・読み出し専用ビット線ＷＢＩ、Ｗ
Ｂ２・・・書込み専用ビット線ＷＤ・・・書込みデコー
ダ ＲＤ・・・読み出しデコーダ ３０．６０・・・２ポ一トＲＡＭ ３１．６１・・・制御部

Claims (3)

    【特許請求の範囲】
  1. （１）単位メモリセルに対して書込み専用ビット線及び
    読み出し専用ビット線と、 単位メモリセルに対して書込み専用ワード線及び読み出
    し専用ワード線と、 書込みセル及び読み出しセルをそれぞれ独立に選択指定
    する書込指定手段及び読出指定手段と、相互に非同期で
    独立した１対のクロック信号のうち、一方のクロック信
    号により前記セルの書込み動作を制御し、他方のクロッ
    ク信号により前記セルの読み出し動作を制御し、書込み
    動作と読み出し動作をそれぞれ独立に行なわしめる制御
    手段と を有することを特徴とする多ポートＲＡＭ。
  2. （２）同一行に書込まれるデータを分割して書込むこと
    を特徴とする請求項１記載の多ポートＲＡＭ。
  3. （３）前記一方のクロック信号に同期してデータを出力
    する第１の装置と、 前記第１の装置から出力されるデータを前記一方のクロ
    ック信号に同期して書込み、書込んだデータを前記他方
    のクロック信号に同期して出力する前記多ポートＲＡＭ
    と、 前記多ポートＲＡＭから出力されるデータを前記他方の
    クロック信号に同期して受ける第２の装置と を有することを特徴とする情報処理装置。
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EP0440191A3 (en) 1992-09-02
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