JPH03105788A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 読み出しの高速化を達或しつつ、デュアルポートでの並
列読み出しを可能として適用範囲が広く、かつ回路構或
も簡単な半導体記憶装置を提供することを目的とし、 データの書き込み・読み出しが可能なメモリセルアレイ
と、アドレス信号に応じてメモリセルアレイ内の該当す
るメモリセルを選択するデコーダ回路と、メモリセルの
記憶内容を読み出すセンスアンプとを備えた半導体記憶
装置において、前記メモリセルアレイをアドレスに応じ
て複数のブロックに区分するとともに、ブロック毎に第
２のセンスアンプを配置し、高速用と低速用の複数の読
み出しボートを設け、ブロック毎に配置した各センスア
ンプは、読み出しアドレスに応じたセレクタと、クロッ
ク同期で動作する読み出しデータ転送用のフリップフロ
ップ回路とをそれぞれ有し、高速用の読み出しボートは
高速クロックで動作し、低速用の読み出しポートは低速
クロックで動作するように構成する． 〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、詳しくは高速と低速
の２つの読み出しボートを持ち、かつそれぞれのボート
に異なるクロックを有し、読み出しの高速化を図る半導
体記憶装置に関する。

半導体記憶装置は各技術分野で応用されているが、その
うち、例えばグラフィクディスプレイ装置や端末機器の
画像メモリへの応用では、表示の解像度を上げるためや
高速に表示内容を更新するために、価格の次に高いビッ
トレートのメモリが望まれる。この高いビ゛ットレート
に対する要求は、画像メモリへの応用の特徴である。

〔従来の技術〕

従来のこの種の半導体記憶装置としては、例えばクロッ
クに同期して動作するものがあり、このものでは、１サ
イクル内で、（ｉ）ビットラインのプリチャージ、（ｉ
ｉ）アドレスのデコード、（ｉｉｉ）メモリセルの内容
に応じたビットラインのディスチャージ、（ｉｖ）セン
スアンプによるデータのバッファリングとカラムセレク
トという動作をし、これによりデータのアクセスを行っ
ている。

しかしながら、このような方式では上記各プロセスを順
次実行しているために、このままで高速化を図るために
は半導体素子そのものを高速化する必要があり、これは
簡単にできず、実現が困難である。

そのために、これとは別の技術で高速化を図ろうとする
ものも提案されており、例えば特開昭６１−１４８６９
２号公報に記載されたものがある。

この記憶装置では、メモリの各回路ブロック毎にその出
力を一時記憶回路に記憶させ、それらの一時記憶回路を
クロックパルスで同期させながら次段の回路ブロックに
信号の伝達を行うように構戒することにより、読み出し
または書き込みのサイクルタイムを一つの回路ブロック
分の遅延時間にまで高速化できるようにしている。

〔発明が解決しようとする課題〕

しかしながら、上記公報記載の装置にあっては、読み出
しのサイクルタイムを一つの回路ブロック分の遅延時間
にまで高速化できる、すなわちいわゆるパイプライン制
御による高速化ができるのみで、そのために特に画像メ
モリなどで高速と低速の並列読み出しを行いたいような
場合に、その適用が困難であるという問題点があった。

具体的に説明すると、画像処理ではあるメモリを高速用
の読み出しに用い、他のメモリを低速用に用いて高速用
は表示画像の速やかな更新に、また低速用は表示内容を
更新するとき等に信号段階で再びライト側にデータを戻
すことが行われる。

したがって、高速と低速で並列にデータの読み出しを行
う必要があるが、従来は高速化を達成しつつ単一のメモ
リ素子でデュアルボート化されたものは提案されていな
い。したがって、この要求を実現するためには、例えば
メモリ素子（ＲＡＭ）を２つ用いて、一方は高速用、他
方は低速用と使い分けられているが、この場合にはＲＡ
Ｍを２つ必要とするのみならず、制御回路や他の周辺回
路もそれぞれに対応して２つ必要で、結局、チップとし
て２つのものを要し、かつ回路構威も複雑化するという
欠点がある。

これに対して、１つのＲＡＭでデュアルボート化された
ものもあるが、これは単にデュアルポート化したのみで
クロックは低速であり、かつ読み出し処理もパイプライ
ン化されていない。したがって、このものでは高速化の
要求を満足できない。

そこで本発明は、読み出しの高速化を達威しつつ、デュ
アルボートでの並列読み出しを可能として適用範囲が広
く、かつ回路構戒も簡単な半導体記憶装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達或のため、デ
ータの書き込み・読み出しが可能なメモリセルアレイと
、アドレス信号に応じてメモリセルアレイ内の該当する
メモリセルを選択するデコーダ回路と、メモリセルの記
憶内容を読み出すセンスアンプとを備えた半導体記憶装
置において、前記メモリセルアレイをアドレスに応じて
複数のブロックに区分するとともに、ブロック毎に第２
のセンスアンプを配置し、高速用と低速用の複数の読み
出しボートを設け、ブロック毎に配置した各センスアン
プは、読み出しアドレスに応じたセレクタと、クロック
同期で動作する読み出しデータ転送用のフリップフロッ
プ回路とをそれぞれ有し、高速用の読み出しポートは高
速クロックで動作し、低速用の読み出しボートは低速ク
ロックで動作するように構威している． 〔作用〕 本発明では、高速用と低速用の複数の読み出しポートが
あり、かつメモリセルアレイがアドレスに応じた複数の
ブロックに区分され、また、ブロック毎に第２のセンス
アンプが配置される。そして、データの読み出し時には
第２のセンスアンプのあるフリップフロップ回路から転
送されたデータは次の読み出しアドレスに対応したセン
スアンプのフリップフロップ回路に入力され、以後同様
にして次段に転送され、これが必要なアドレスに関して
連続して行われ、データが読み出される。

したがって、特に高速用読み出しボートにあっては、パ
イプライン処理がなされて読み出しが高速化する．また
、低速読み出しポートにより通常の速度での読み出しも
行われ、高速化とデュアルポートでの読み出しの双方を
満足でき、適用範囲が広く、かつ１つのメモリセルアレ
イでよいから回路構成も簡単になる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜５図は本発明に係る半導体記憶装置の一実施例を
示す図であり、例えば高速Ｄ／Ａ変換器を有する画像処
理半導体装置（通称、カラーパレット）内で、Ｄ／Ａ変
換器に高速にデータを転送するためのメモリとして適用
されるものである。

第１図は本装置の全体ブロック図であり、この図におい
て、１は低速読出／書込デコーダ、２は高速続出ロ−デ
コーダ、３は高速続出フリップフロップ回路、４はメモ
リセルアレイである。メモリセルアレイ４のメモリ容量
は２５６　ＷＸ１２ｂであり、内部は複数のブロックに
区分され、これらはメモリセル５ａ〜５ｎとなっている
。また、コラム側では〔４〕→〔１〕のコラムデコード
を行い、物理的には６４ＷＸ４８ｂの構戒となっている
。

６は高速読み出しのための〔４〕→〔１〕のセレクタ、
７は高速続出フリップフロップ回路、８は低速読出しの
ための〔４〕→〔１〕のセレクタ、９は書き込みデータ
のための〔４〕→〔１〕のセレクダ、ＩＯは低速続出ア
ドレスレジスク、１１は高速続出アドレスレジスタであ
る。上記回路中、低速読出／書込デコーダ１、低速続出
アドレスレジスタ１０、セレクタ８およびセレクタ９は
低速の読出／書込ボートに対応し、高速続出ロ−デコー
ダ２、高速続出フリップフロップ回路３、高速続出アド
レスレジスタ１１、セレクタ６および高速続出フリップ
フロップ回路７は高速の読み出しボートに対応し、本装
置はデュアルポート構或となっている。また、図中の各
信号は、次の通りである。

ＡＣＫ　：低速読出／書込クロック ＢＣＫ：高速続出クロック Ａ：低速続出書込アドレス Ｂ：高速続出アドレス ＷＥ：書込イネーブル信号 Ａｏｕ？：低速読出データ Ｂｏｕｔ　　：高速読出データ Ｃ：書込データ メモリセルアレイ４における各メモリセル５ａ〜５ｎの
うちの１つ、例えばメモリセル５ａの詳細は第２図のよ
うに示される。同図において、２１ａ〜２１ｐは１６Ｗ
Ｘ　１　ｂのメモリセル、２２　ａ　〜２２　１は読み
出しアドレスに応じて〔２〕→（１）へと切り換えるセ
レクタ、２３ａ〜２３１は読み出しデータ転送用のフリ
ップフロップ回路である。また、図中の各信号は、次の
通りである。

Ｄ：高速続出ビットライン Ｅ：低速続出ビットライン Ｆ：書込ビットライン Ｇ：高速続出デコード信号 Ｈ：低速読出／書込信号 Ｊ：高速続出デコード信号 Ｋ：高速続出デコード信号 また、１つのメモリセル（例えば、２１ａ）の詳細な構
成は第３図のように示される。同図において、Ｌは低速
読出／書込ワードライン、Ｍ，Ｍは高速続出ワードライ
ン、３ｌはアドレス信号のデコードによってワードライ
ンＬが選択されるとデータを入力するＭＯＳ｝ランジス
タ、３２は書込イネープル信号ＷＥに応答してデータを
入力するＭＯＳトランジスタ、３３はスタティックメモ
リセル、３４、３５はインバータ、３６はアドレス信号
のデコードによってワードラインＬが選択されるとスタ
ティックメモリセル３３から低速読出ビットラインＥに
データを読み出すためのＭＯＳトランジスタ、３７はワ
ードラインＭ，Ｍが選択されるとスタティックメモリセ
ル３３から高速読出ビットラインＤにデータを読み出す
ためのトランスファゲートである。

高速続出用トランスミッシゴンゲート３７は、Ｎチャネ
ル、Ｐチャネルトランジスタの両方を使用し、Ｈデータ
、Ｌデータどちらのデータも高速に読み出すことが可能
である。スピードのあまり要求されない低速続出用トラ
ンスミッションゲートはＮチャネルトランジスタのみで
構威し、メモリセルのトランジスタ数を減らしている．
上記のセレクタ６、高速続出フリップフロップ回路７、
セレクタ８およびセレクタ９は第ｌのセンスアンプ３８
を構威し、セレクタ２２ａ〜２２ｌおよびフリップフロ
ップ回路２３ａ〜２３２は第２のセンスアンプ３９を構
或する。

以上の構或において、第４図は高速／低速のデータの流
れを説明するためのブロック図であり、また、第５図は
動作のタイミングチャートである．図中、■〜■は高速
読み出しの場合の各部の信号、Ｄｉｎは入力データを示
し、ｔ，〜ｔ４は同じく高速読み出しの場合のフリップ
フロップ回路間の伝達時間を示す．また、ｔ．は低速読
み出しの場合の伝達時間である。

まず、高速読み出しの場合はこれに関連する各部が高速
続出クロックＢＣＫに同期して動作する．高速続出アド
レスＢが高速続出アドレスレジスタｌ１に入力すると、
これが高速続出フリップフロップ回路３を介してメモリ
セルアレイ４に送られる。

メモリセルアレイ４内ではメモリセル２１ａとメモリセ
ル２１ｅの２つのデータがセレクタ２２ａに送られてセ
レクトされ、その後フリップフロップ回路２３ａに送ら
れる。また、このときメモリセル２１ｉとメモリセル２
１ｍの２つのデータが２２ｉに送られてセレクトされ、
その後フリップフロップ回路２３１に送られる。次いで
、フリップフロップ回路２３ａとフリップフロップ回路
２３ｉのデータはセレクタ２２ｅでセレクトされた後、
フリップフロンプ回路２３ｅに送られ、さらにセレクタ
６で同様の４つのデータの１つがセレクトされ、その後
高速続出フリップフロップ回路７に送られ、高速続出フ
リップフロップ回路７から高速読出データＢ。ｕｔとし
て読み出される。この場合、各フリップフロップ回路間
における信号■〜＠は第５図に示すようにパイプライン
処理されており、データの高速読出しが実現する． 一方、低速読み出しの場合はこれに関連する各部が低速
読み出クロックＡＣＫに同期して動作する．低速続出ア
ドレスＡが低速続出アドレスレジスタ１０に入力すると
、第４図では図示を略しているが、同アドレスＡに基づ
き低速読出／書込デコーダ１によりデコードされてメモ
リセルアレイ４の富亥当するアドレスのメモリセノレが
選択され、データが読み出されて同様の４つのデータの
１つがセレクタ８でセレクトされ、低速読出データＡ。

ｕ７として読み出される。この場合の伝達時間はｔ．と
なる。

このように、本実施例ではデータの高速読出しをパイプ
ライン化して高速用の読み出しボートから読み出すこと
ができるとともに、低速用の読み出しポートからはデー
タの低速読み出しを行うことができる。したがって、高
速化を達威しつつデュアルポートでの並列読出しを行っ
て特に画像メモリへの応用を容易なものとすることがで
きる。

また、１つのメモリセルアレイ４を用いているので、回
路構戒も簡単なものとすることができる．なお、本発明
は画像メモリへの適用が代表例であるが、これに限らず
、高速と低速の並列読み出しを行って、かつ回路構或も
簡単なものがよいという要求の分野であれば他にも適用
が可能なことは勿論である。

また、メモリセルアレイのブロック化は上記実施例のよ
うな態様に限るものではなく、ブロック化のサイズを変
更することにより、用途に応じたスピードメモリを実現
できる． 〔発明の効果〕 本発明によれば、高速読み出しボートによりデータ読出
しの高速化を達威しつつ、低速読出しポートにより通常
速度で低速読み出しも行うことができ、デュアルボート
での読み出しにより適用範囲が広く、かつ回路構威も簡
単な半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１〜５図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその全体ブロック図、 第２図はそのメモリセルアレイの構威図、第３図はその
メモリセルの回路図、 第４図はそのデータの流れを説明するブロソク図、 第５図はその動作のタイミングチャートである。 ｌ・・・・・・低速読出／書込デコーダ、２・・・・・
・高速読出口−デコーダ、３・・・・・・高速続出フリ
ソプフロップ回路、４・・・・・・メモリセルアレイ、 ５ａ〜５ｎ・・・・・・メモリセル、 ６、８、９・・・・・・セレクタ、 ７・・・・・・高速続出フリップフロツブ回路、１０・
・・・・・低速続出アドレスレジスタ、ｌ１・・・・・
・高速続出アドレスレジスタ、２１ａ〜２１ｐ・・・・
・・メモリセル、２２ａ〜２２Ｉｌ・・・・・・セレク
タ、２３ａ〜２３ｌ・・・・・・フリップフロツブ回路
、３１、３２、３６・・・・・・ＭＯＳ｝ランジスタ、
３３・・・・・・スタティックメモリセル、３４、３５
・・・・・・インバータ、 ３７・・・・・・トランスファゲート、３８・・・・・
・第１のセンスアンプ、３９・・・・・・第２のセンス
アンプ。 一Ｘ施例のメモリセルの回路図 第３図

Claims (1)

1. 【特許請求の範囲】 データの書き込み・読み出しが可能なメモリセルアレイ
   と、 アドレス信号に応じてメモリセルアレイ内の該当するメ
   モリセルを選択するデコーダ回路と、メモリセルの記憶
   内容を読み出すセンスアンプとを備えた半導体記憶装置
   において、 前記メモリセルアレイをアドレスに応じて複数のブロッ
   クに区分するとともに、ブロック毎に第２のセンスアン
   プを配置し、 高速用と低速用の複数の読み出しポートを設け、ブロッ
   ク毎に配置した各センスアンプは、読み出しアドレスに
   応じたセレクタと、クロック同期で動作する読み出しデ
   ータ転送用のフリップフロップ回路とをそれぞれ有し、 高速用の読み出しポートは高速クロックで動作し、低速
   用の読み出しポートは低速クロックで動作するように構
   成したことを特徴とする半導体記憶装置。