JP3035995B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JP3035995B2 JP3035995B2 JP2173327A JP17332790A JP3035995B2 JP 3035995 B2 JP3035995 B2 JP 3035995B2 JP 2173327 A JP2173327 A JP 2173327A JP 17332790 A JP17332790 A JP 17332790A JP 3035995 B2 JP3035995 B2 JP 3035995B2
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- Japan
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- register
- memory
- port
- shift
- registers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像処理に適用できるマルチポートメモ
リに関する。
リに関する。
従来の半導体メモリについて、第３図を参照して説明
する。（Ｍ列×Ｎ行）素子のメモリ１は、アドレスの上
位ビットAUと対応するデコーダ２の出力により行が選択
される。メモリ１の列の接続線がセレクタ５と接続さ
れ、セレクタ５がアドレスの下位ビットALで制御される
ことにより、セレクタ５から読み出しデータDOが得られ
る。上位ビットAUがlogNビット、下位ビットALがlogMビ
ットである。第３図は、簡単のために、読み出しの場合
のみを示している。
する。（Ｍ列×Ｎ行）素子のメモリ１は、アドレスの上
位ビットAUと対応するデコーダ２の出力により行が選択
される。メモリ１の列の接続線がセレクタ５と接続さ
れ、セレクタ５がアドレスの下位ビットALで制御される
ことにより、セレクタ５から読み出しデータDOが得られ
る。上位ビットAUがlogNビット、下位ビットALがlogMビ
ットである。第３図は、簡単のために、読み出しの場合
のみを示している。
最近では、ラスタ走査の順序のビデオ信号に適したデ
ュアルポートメモリ或いはビデオメモリと称されるもの
が提案されている。このタイプのメモリは、第４図に示
すように、シリアル出力データSOのポートを持つもので
ある。つまり、デコーダ２から行アドレスのみを与え、
SAMと称されるシフトレジスタ６により１行の読み出し
データをシリアルに出力し、シリアル出力データSOが取
り出されるものである。通常、行のデータは、シフトレ
ジスタ６にパラレルロードされ、このポートのみの独立
した速度で出力ができる。
ュアルポートメモリ或いはビデオメモリと称されるもの
が提案されている。このタイプのメモリは、第４図に示
すように、シリアル出力データSOのポートを持つもので
ある。つまり、デコーダ２から行アドレスのみを与え、
SAMと称されるシフトレジスタ６により１行の読み出し
データをシリアルに出力し、シリアル出力データSOが取
り出されるものである。通常、行のデータは、シフトレ
ジスタ６にパラレルロードされ、このポートのみの独立
した速度で出力ができる。
第３図の出力データDOのポートをランダムアクセスポ
ート、第４図の出力データSOのポートをシリアルポート
と称し、両者を同一メモリに持たせたものがデュアルポ
ートメモリ或いはビデオメモリである。
ート、第４図の出力データSOのポートをシリアルポート
と称し、両者を同一メモリに持たせたものがデュアルポ
ートメモリ或いはビデオメモリである。
画像処理回路でデュアルポートメモリは、有用なもの
であるが、複数のシリアルポートが必要なことがある。
従来では、第４図において、破線で示す位置に他のシフ
トレジスタ６′を設けることで、二つのシリアルポート
を持つことが可能である。しかし、３個以上のシリアル
ポートを設けることは、難しかった。
であるが、複数のシリアルポートが必要なことがある。
従来では、第４図において、破線で示す位置に他のシフ
トレジスタ６′を設けることで、二つのシリアルポート
を持つことが可能である。しかし、３個以上のシリアル
ポートを設けることは、難しかった。
複数のシリアルポートを設けるために、第５図に示す
ように、メモリ１の列の接続線に対して、パラレルにシ
フトレジスタSR1、SR2、SR3を接続し、各シフトレジス
タからシリアル出力SO1、SO2、SO3のポートを取り出す
構成が考えられる。シフトレジスタSR1、SR2、SR3に
は、シフトクロックSCK1、SCK2、SCK3が供給され、ま
た、コントロール回路４からパラレルロード信号LD1、L
D2、LD3が供給される。更に、各ポートと対応するアド
レスの上位ビットAU1、AU2、AU3がセレクタ３に供給さ
れ、コントロール回路４からの制御信号で一つの上位ビ
ットが選択される。
ように、メモリ１の列の接続線に対して、パラレルにシ
フトレジスタSR1、SR2、SR3を接続し、各シフトレジス
タからシリアル出力SO1、SO2、SO3のポートを取り出す
構成が考えられる。シフトレジスタSR1、SR2、SR3に
は、シフトクロックSCK1、SCK2、SCK3が供給され、ま
た、コントロール回路４からパラレルロード信号LD1、L
D2、LD3が供給される。更に、各ポートと対応するアド
レスの上位ビットAU1、AU2、AU3がセレクタ３に供給さ
れ、コントロール回路４からの制御信号で一つの上位ビ
ットが選択される。
例えば上位ビットAU1がセクレタ３で選択される時
に、ロード信号LD1がシフトレジスタSR1に供給され、AU
1でアクセスされた行からのデータがシフトレジスタSR1
にパラレルロードされる。このシフトレジスタSR1のデ
ータは、シフトクロックSCK1でシリアルデータSO1とし
て出力される。
に、ロード信号LD1がシフトレジスタSR1に供給され、AU
1でアクセスされた行からのデータがシフトレジスタSR1
にパラレルロードされる。このシフトレジスタSR1のデ
ータは、シフトクロックSCK1でシリアルデータSO1とし
て出力される。
第５図に示す構成は、列の接続線が３個のシフトレジ
スタSR1、SR2、SR3をドライブする必要があり、一つの
シフトレジスタをドライブする場合と比して、負荷が重
くなる。強力なドライバ（バッファ回路）は、第６図Ａ
に示すように、面積が大きいものとなる。また、第６図
Ｂ或いは第６図Ｃに示すように、中程度の一つのドライ
バと３個のドライバとを使用して、ドライブ能力を増す
ことが可能である。しかしながら、第６図に示す何れの
構成も、回路規模が大きくなり、メモリ１の中に設ける
ことが難しい。この結果、多数のシリアルポートを持つ
マルチポートメモリを実現することができなかった。
スタSR1、SR2、SR3をドライブする必要があり、一つの
シフトレジスタをドライブする場合と比して、負荷が重
くなる。強力なドライバ（バッファ回路）は、第６図Ａ
に示すように、面積が大きいものとなる。また、第６図
Ｂ或いは第６図Ｃに示すように、中程度の一つのドライ
バと３個のドライバとを使用して、ドライブ能力を増す
ことが可能である。しかしながら、第６図に示す何れの
構成も、回路規模が大きくなり、メモリ１の中に設ける
ことが難しい。この結果、多数のシリアルポートを持つ
マルチポートメモリを実現することができなかった。
従って、この発明の目的は、多数のシリアルポートを
持つマルチポートメモリを提供することにある。
持つマルチポートメモリを提供することにある。
〔課題を解決するための手段〕 この発明は、半導体メモリ（１）の行又は列の一方の
接続線と接続され、接続線と同一線上においてシフトが
可能な複数段の第１のレジスタ（R1、R2、R3）と、 複数段の第１のレジスタ（R1、R2、R3）と夫々並列的
に接続され、シリアルシフトが可能な第２のレジスタ
（SR1、SR2、SR3）と、 第２のレジスタ（SR1、SR2、SR3）のシリアル端子に
夫々設けられたポートと、 行又は列の他方に対して、ポートと対応するアドレス
を選択的に与える制御と第１のレジスタ（R1、R2、R3）
又は第２のレジスタ（SR1、SR2、SR3）に対するパラレ
ルロードの制御と第１のレジスタ（R1、R2、R3）のシフ
ト動作の制御を行うための制御手段（４）と からなるマルチポートメモリである。
接続線と接続され、接続線と同一線上においてシフトが
可能な複数段の第１のレジスタ（R1、R2、R3）と、 複数段の第１のレジスタ（R1、R2、R3）と夫々並列的
に接続され、シリアルシフトが可能な第２のレジスタ
（SR1、SR2、SR3）と、 第２のレジスタ（SR1、SR2、SR3）のシリアル端子に
夫々設けられたポートと、 行又は列の他方に対して、ポートと対応するアドレス
を選択的に与える制御と第１のレジスタ（R1、R2、R3）
又は第２のレジスタ（SR1、SR2、SR3）に対するパラレ
ルロードの制御と第１のレジスタ（R1、R2、R3）のシフ
ト動作の制御を行うための制御手段（４）と からなるマルチポートメモリである。
メモリ１のバッファ回路は、第１のレジスタの初段の
ものR1をドライブすれば良く、バッファ回路の負荷が重
くならない。従って、従来と同程度の回路規模のマルチ
ポートメモリが実現できる。
ものR1をドライブすれば良く、バッファ回路の負荷が重
くならない。従って、従来と同程度の回路規模のマルチ
ポートメモリが実現できる。
以下、この発明の一実施例について図面を参照して説
明する。第１図において、１が（Ｎ行×Ｍ列）のマトリ
クス状の素子を有する半導体メモリである。メモリ１の
行は、デコーダ２の出力信号で選択される。この一実施
例は、簡単のため、読み出しに関しての構成及び動作に
限定されており、また、ランダムアクセスポートの図示
が省略されている。
明する。第１図において、１が（Ｎ行×Ｍ列）のマトリ
クス状の素子を有する半導体メモリである。メモリ１の
行は、デコーダ２の出力信号で選択される。この一実施
例は、簡単のため、読み出しに関しての構成及び動作に
限定されており、また、ランダムアクセスポートの図示
が省略されている。
デコーダ２には、セレクタ３で選択されたアドレスの
上位ビットが供給される。セレクタ３には、例えば３個
の上位ビットAU1、AU2、AU3が供給される。各上位ビッ
トのビット数は、logNビットである。セレクタ３は、コ
ントロール回路４からの制御信号で制御される。
上位ビットが供給される。セレクタ３には、例えば３個
の上位ビットAU1、AU2、AU3が供給される。各上位ビッ
トのビット数は、logNビットである。セレクタ３は、コ
ントロール回路４からの制御信号で制御される。
１行の読み出しデータが発生するメモリ１のＭ本の接
続線がレジスタR1の入力端子に接続される。レジスタR1
のＭ個の出力端子に対して、レジスタR2の入力端子が接
続され、レジスタR2のＭ個の出力端子に対して、レジス
タR3の入力端子が接続される。これらのレジスタR1、R
2、R3には、図中縦方向のシフトのためにコントロール
回路４から共通にシフトクロックSFTが供給される。レ
ジスタR1、R2、R3の出力端子に夫々シフトレジスタSR
1、SR2、SR3のパラレル入力端子が接続されている。
続線がレジスタR1の入力端子に接続される。レジスタR1
のＭ個の出力端子に対して、レジスタR2の入力端子が接
続され、レジスタR2のＭ個の出力端子に対して、レジス
タR3の入力端子が接続される。これらのレジスタR1、R
2、R3には、図中縦方向のシフトのためにコントロール
回路４から共通にシフトクロックSFTが供給される。レ
ジスタR1、R2、R3の出力端子に夫々シフトレジスタSR
1、SR2、SR3のパラレル入力端子が接続されている。
コントロール回路４からシフトレジスタSR1、SR2、SR
3に対してパラレルロード信号LD1、LD2、LD3が夫々供給
される。パラレルロード信号のタイミングでレジスタの
出力が各シフトレジスタにロードされる。シフトレジス
タSR1、SR2、SR3には、シフトクロックSCK1、SCK2、SCK
3が夫々供給され、シフトクロックによりシフトレジス
タの内容がシリアル出力SO1、SO2、SO3として出力され
る。シフトクロックSCK1、SCK2、SCK3は、メモリ１のア
クセス動作に比して高い周波数を有している。
3に対してパラレルロード信号LD1、LD2、LD3が夫々供給
される。パラレルロード信号のタイミングでレジスタの
出力が各シフトレジスタにロードされる。シフトレジス
タSR1、SR2、SR3には、シフトクロックSCK1、SCK2、SCK
3が夫々供給され、シフトクロックによりシフトレジス
タの内容がシリアル出力SO1、SO2、SO3として出力され
る。シフトクロックSCK1、SCK2、SCK3は、メモリ１のア
クセス動作に比して高い周波数を有している。
上述の一実施例において、コントロール回路４からの
制御信号でセレクタ３によりアドレスの上位ビットが降
順に（即ち、AU3、AU2、AU1の順序で）選択される。こ
れに応じてレジスタR1、R2、R3が順にシフトするよう
に、シフトクロックSFTがコントロール回路４から発生
する。３系統の行アクセスが終了したタイミングで、レ
ジスタR1、R2、R3の内容がシフトレジスタSR1、SR2、SR
3にパラレルロードされる。そして、シフトレジスタSR
1、SR2、SR3の内容がシリアル出力SO1、SO2、SO3として
出力される。
制御信号でセレクタ３によりアドレスの上位ビットが降
順に（即ち、AU3、AU2、AU1の順序で）選択される。こ
れに応じてレジスタR1、R2、R3が順にシフトするよう
に、シフトクロックSFTがコントロール回路４から発生
する。３系統の行アクセスが終了したタイミングで、レ
ジスタR1、R2、R3の内容がシフトレジスタSR1、SR2、SR
3にパラレルロードされる。そして、シフトレジスタSR
1、SR2、SR3の内容がシリアル出力SO1、SO2、SO3として
出力される。
コントロール回路４の制御は、一巡の手順を繰り返し
て制御信号を発生する。その場合に、アクセスが不要な
ポートに対しては、パラレルロード信号LD1、LD2、LD3
を選択的に出さないようにされる。
て制御信号を発生する。その場合に、アクセスが不要な
ポートに対しては、パラレルロード信号LD1、LD2、LD3
を選択的に出さないようにされる。
この一実施例では、シリアルポートの個数をＰとした
時に、Ｐサイクルに１回のロードしか許されない制約が
ある。しかし、Ｐが通常、あまり大きな数でないこと、
また、シリアルポートのアクセスがある程度連続的であ
れば、かかる制約は、問題とならない。画像処理の用途
では、アクセスの連続性が強いので、アクセスの制約の
影響が少ない。例えば（Ｍ＝100ビット、Ｎ＝100ビッ
ト）の10kビットのメモリ１を使用し、10個のシリアル
ポートを設ける時には、各ポートが100ビットのデータ
をシリアルに出力することになり、10ポートあっても、
各ポートを殆ど自由にアクセスできる。
時に、Ｐサイクルに１回のロードしか許されない制約が
ある。しかし、Ｐが通常、あまり大きな数でないこと、
また、シリアルポートのアクセスがある程度連続的であ
れば、かかる制約は、問題とならない。画像処理の用途
では、アクセスの連続性が強いので、アクセスの制約の
影響が少ない。例えば（Ｍ＝100ビット、Ｎ＝100ビッ
ト）の10kビットのメモリ１を使用し、10個のシリアル
ポートを設ける時には、各ポートが100ビットのデータ
をシリアルに出力することになり、10ポートあっても、
各ポートを殆ど自由にアクセスできる。
メモリ１の下側のみならず、その上側にも、レジス
タ、シフトレジスタを配置するレイアウトを採用しても
良い。
タ、シフトレジスタを配置するレイアウトを採用しても
良い。
第２図は、この発明の他の実施例を示す。メモリ１の
Ｍ本の接続線に対して、その下側には、第１図と同様
に、読み出し出力SO1、SO2、SO3が取り出されるポート
に関連するレジスタR1R、R2R、R3RとシフトレジスタSR1
R、SR2R、SR3Rが接続されている。
Ｍ本の接続線に対して、その下側には、第１図と同様
に、読み出し出力SO1、SO2、SO3が取り出されるポート
に関連するレジスタR1R、R2R、R3RとシフトレジスタSR1
R、SR2R、SR3Rが接続されている。
メモリ１の上側で、列の接続線に対して、シフトレジ
スタSR3Wのパラレル出力端子が接続される。シフトレジ
スタSR3Wのパラレル入力端子に対して、シフトレジスタ
SR2Wのパラレル出力端子が接続され、シフトレジスタSR
2Wのパラレル入力端子に対して、シフトレジスタSR1Wの
パラレル出力端子が接続される。各シフトレジスタに対
しては、レジスタR1W、R2W、R3Wの出力端子が接続さ
れ、パラレルロード信号LDWでレジスタR1W、R2W、R3Wか
らシフトレジスタSR1W、SR1W、SR1Wへの書き込みデータ
の転送がなされる。
スタSR3Wのパラレル出力端子が接続される。シフトレジ
スタSR3Wのパラレル入力端子に対して、シフトレジスタ
SR2Wのパラレル出力端子が接続され、シフトレジスタSR
2Wのパラレル入力端子に対して、シフトレジスタSR1Wの
パラレル出力端子が接続される。各シフトレジスタに対
しては、レジスタR1W、R2W、R3Wの出力端子が接続さ
れ、パラレルロード信号LDWでレジスタR1W、R2W、R3Wか
らシフトレジスタSR1W、SR1W、SR1Wへの書き込みデータ
の転送がなされる。
シリアルな書き込みデータSI1、SI2、SI3がレジスタR
1W、R2W、R3Wに供給される。各レジスタR1W、R2W、R3W
には、コントロール回路４からシフトクロックSFTが供
給される。
1W、R2W、R3Wに供給される。各レジスタR1W、R2W、R3W
には、コントロール回路４からシフトクロックSFTが供
給される。
書き込み動作と読み出し動作とを切り替えるための制
御信号WEがコントロール回路４からメモリ１に供給され
る。コントロール回路４は、シフトクロックSFT、パラ
レルロード信号LDW、LD1、LD2、LD3を発生する。
御信号WEがコントロール回路４からメモリ１に供給され
る。コントロール回路４は、シフトクロックSFT、パラ
レルロード信号LDW、LD1、LD2、LD3を発生する。
第２図に示す他の実施例では、書き込みのためのマル
チポート及び読み出しのためのマルチポートを設けるこ
とができる。
チポート及び読み出しのためのマルチポートを設けるこ
とができる。
なお、ポートの個数は、３個に限定されるものでな
い。また、アドレスの上位ビットを選択するセレクタ３
に代えて、共通バスにバスバッファを介して複数の上位
ビットを供給する構成を使用することができる。
い。また、アドレスの上位ビットを選択するセレクタ３
に代えて、共通バスにバスバッファを介して複数の上位
ビットを供給する構成を使用することができる。
この発明は、メモリ１がドライブするのは、一つのレ
ジスタで良いので、負荷が重くならず、画像処理用に適
したマルチポートメモリを構成することができる。
ジスタで良いので、負荷が重くならず、画像処理用に適
したマルチポートメモリを構成することができる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の他の実施例のブロック図、第３図は従来の半導
体メモリのブロック図、第４図は従来のデュアルポート
メモリのブロック図、第５図はこの発明の説明の参考と
したマルチポートメモリのブロック図、第６図は第５図
の構成の問題点の説明に用いるブロック図である。 図面における主要な符号の説明 1:メモリ、3:セレクタ、4:コントロール回路。
の発明の他の実施例のブロック図、第３図は従来の半導
体メモリのブロック図、第４図は従来のデュアルポート
メモリのブロック図、第５図はこの発明の説明の参考と
したマルチポートメモリのブロック図、第６図は第５図
の構成の問題点の説明に用いるブロック図である。 図面における主要な符号の説明 1:メモリ、3:セレクタ、4:コントロール回路。
Claims (1)
- 【請求項１】半導体メモリの行又は列の一方の接続線と
接続され、上記接続線と同一線上においてシフトが可能
な複数段の第１のレジスタと、 上記複数段の第１のレジスタと夫々並列的に接続され、
シリアルシフトが可能な第２のレジスタと、 上記第２のレジスタのシリアル端子に夫々設けられたポ
ートと、 上記行又は列の他方に対して、上記ポートと対応するア
ドレスを選択的に与える制御と上記第１のレジスタ又は
第２のレジスタに対するパラレルロードの制御と上記第
１のレジスタのシフト動作の制御を行うための制御手段
と からなるマルチポートメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173327A JP3035995B2 (ja) | 1990-06-29 | 1990-06-29 | マルチポートメモリ |
| KR1019910010629A KR100199905B1 (ko) | 1990-06-29 | 1991-06-26 | 다중포트메모리 |
| US07/722,226 US5349561A (en) | 1990-06-29 | 1991-06-27 | Multiport memory and method of operation thereof |
| DE69121809T DE69121809T2 (de) | 1990-06-29 | 1991-06-28 | Multiportspeicher |
| EP91305882A EP0465160B1 (en) | 1990-06-29 | 1991-06-28 | Multiport memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173327A JP3035995B2 (ja) | 1990-06-29 | 1990-06-29 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461094A JPH0461094A (ja) | 1992-02-27 |
| JP3035995B2 true JP3035995B2 (ja) | 2000-04-24 |
Family
ID=15958379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173327A Expired - Lifetime JP3035995B2 (ja) | 1990-06-29 | 1990-06-29 | マルチポートメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5349561A (ja) |
| EP (1) | EP0465160B1 (ja) |
| JP (1) | JP3035995B2 (ja) |
| KR (1) | KR100199905B1 (ja) |
| DE (1) | DE69121809T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3161383B2 (ja) | 1997-09-16 | 2001-04-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100298344B1 (ko) * | 1997-12-31 | 2001-08-07 | 윤종용 | 교환시스템의 배터리 잔량 검출 및 표시 장치 및 방법 |
| KR100618674B1 (ko) * | 1999-03-26 | 2006-09-06 | 주식회사 하이닉스반도체 | 직렬 포트를 가진 메모리 |
| US7571287B2 (en) * | 2003-03-13 | 2009-08-04 | Marvell World Trade Ltd. | Multiport memory architecture, devices and systems including the same, and methods of using the same |
| US8234425B1 (en) | 2007-06-27 | 2012-07-31 | Marvell International Ltd. | Arbiter module |
| US7949817B1 (en) | 2007-07-31 | 2011-05-24 | Marvell International Ltd. | Adaptive bus profiler |
| US8683085B1 (en) | 2008-05-06 | 2014-03-25 | Marvell International Ltd. | USB interface configurable for host or device mode |
| JP2010055719A (ja) | 2008-08-29 | 2010-03-11 | Toshiba Corp | 抵抗変化メモリ装置 |
| US8688922B1 (en) | 2010-03-11 | 2014-04-01 | Marvell International Ltd | Hardware-supported memory management |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| US4649516A (en) * | 1984-06-01 | 1987-03-10 | International Business Machines Corp. | Dynamic row buffer circuit for DRAM |
| JPS63136391A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体メモリ装置 |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| NL8802125A (nl) * | 1988-08-29 | 1990-03-16 | Philips Nv | Geintegreerde geheugenschakeling met parallelle en seriele in- en uitgang. |
-
1990
- 1990-06-29 JP JP2173327A patent/JP3035995B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-26 KR KR1019910010629A patent/KR100199905B1/ko not_active IP Right Cessation
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- 1991-06-28 DE DE69121809T patent/DE69121809T2/de not_active Expired - Fee Related
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