KR920001522A - 다중 포트 메모리 - Google Patents

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KR920001522A
KR920001522A KR1019910010629A KR910010629A KR920001522A KR 920001522 A KR920001522 A KR 920001522A KR 1019910010629 A KR1019910010629 A KR 1019910010629A KR 910010629 A KR910010629 A KR 910010629A KR 920001522 A KR920001522 A KR 920001522A
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KR
South Korea
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register
control
port
port memory
row
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KR1019910010629A
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English (en)
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KR100199905B1 (ko
Inventor
세이이찌로 이와세
Original Assignee
오오가 노리오
소니 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

다중 포트 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 1실시예의 블록도,
제2도는 이 발명의 다른 실시예의 블록도.

Claims (1)

  1. 반도체 메모리의 행 또는 열의 한쪽의 접속선과 접속된 P단의 제1레시스터와, 상기P단의 제1의 레지스터와 각각 병렬적으로 접속되며, 직렬 이동이 가능한 제2의 레지스터와, 상기 제2의 레지스터의 직렬 단자에 각각 설치된 포트와, 상기 행 도는 열의 다른쪽에 대해서 상기 포트와 대응하는 어드레스를 선택적으로 부여하는 제어와 상기 제1의 레지스터 또는 제2의 레지스터에 대한 병렬 로오드의 제어와 상기 제1의 레지스터의 시프트 동작의 제어를 행하기 위한 제어 수단으로 이루어지는 다중 포트 메모리.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임
KR1019910010629A 1990-06-29 1991-06-26 다중포트메모리 KR100199905B1 (ko)

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JP2173327A JP3035995B2 (ja) 1990-06-29 1990-06-29 マルチポートメモリ
JP173327 1990-06-29

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KR920001522A true KR920001522A (ko) 1992-01-30
KR100199905B1 KR100199905B1 (ko) 1999-06-15

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EP (1) EP0465160B1 (ko)
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DE (1) DE69121809T2 (ko)

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EP0465160A3 (en) 1992-08-05
EP0465160B1 (en) 1996-09-04
KR100199905B1 (ko) 1999-06-15
DE69121809T2 (de) 1997-02-06
DE69121809D1 (de) 1996-10-10
EP0465160A2 (en) 1992-01-08
JPH0461094A (ja) 1992-02-27

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