KR870009384A - 반도체 기억 장치 - Google Patents

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KR870009384A
KR870009384A KR860011442A KR860011442A KR870009384A KR 870009384 A KR870009384 A KR 870009384A KR 860011442 A KR860011442 A KR 860011442A KR 860011442 A KR860011442 A KR 860011442A KR 870009384 A KR870009384 A KR 870009384A
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야스노리 야마구지
아기라히고 요시다
마사미 네이
마사미지 이시하라
유기오 야마모도
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미쓰다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초에루 에스 아이엔지니어링 가부시기가이샤
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Abstract

내용 없음

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 다이나믹 메모리를 도시한 블럭도.
제2도는 제1도의 메모리의 랜덤 입출력용 및 시리얼 입출력용의 중요부의 각 회로의 구체적인 1실시예를 도시한 회로도.

Claims (14)

  1. 다음 사항으로 되는 반도체 메모리 장치.
    여러개의 워드선과 이들에 교차하는 여러개의 데이터선과, 상기 워드선과 데이터선과의 교차점에 대응하여 마련된 여러개의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 셀의 데이터를 랜덤에 입출력하기 위한 제1공통 데이터선과,
    상기 데이터의 각각과 상기 제1공통 데이터선과의 사이에 마련된 제1스위치 수단과,
    상기 데이터선의 각각에 대응하여 마련되어, 제2스위치 수단을 통해서 상기 데이터선과 접속된 데이터 유지 수단과,
    상기 메모리 셀의 데이터를 시리얼에 입출력하기 위한 제2공통 데이터선과,
    상기 제2공통 데이터선과 상기 데이터 위치 수단과의 사이에 마련된 제3스위치 수단과,
    상기 시리얼 입출력을 위해서 상기 제3스위치 수단을 차례로 선택하기 위한 선택 수단과,
    외부 어드테스 신호에 따라서 상기 제1스위치 수단을 선택하기 위한 제1어드레스 선택 수단 이것은 상기 시리얼 입출력용 선택 수단이 최초로 선택해야할 상기 제3스위치 수단을 지시한다. 그리고
    외부 어드레스 신호에 따라서 상기 워드선을 선택하기 위한 제2어드레스 선택 수단.
  2. 특허청구의 범위 제1항에 따르는 반도체 메모리에 있어서,
    상기 시리얼 입출력용 선택수단은 시프트 레지스터로 된다.
  3. 특허청구의 범위 제1항에 따르는 반도체 메모리에 있어서,
    상기 시리얼 입출력용 선택수단은, 시프트 레지스터와, 상기 제1어드레스 선택수단에서 출력되는 상기 시리얼 입출력용 선택 수단이 최초로 선택해야 할 상기 제3스위치 수단을 지시하는 신호를 유지하는 래치회로로 된다.
  4. 특허청구의 범위 제1항에 따르는 반도체 메모리에 있어서,
    상기 제1스위치 수단, 제2스위치 수단, 제3스위치 수단, 데이터 유지수단과 시리얼 입출력 선택 수단은, 상기 메모리 어레이와 상기 제1어드레스 선택수단과의 사이에 배치된다.
  5. 특허청구의 범위 제4항에 따르는 반도체 메모리에 있어서,
    상기 제2스위치 수단은, 상기 제1스위치 수단과 상기 데이터 유지수단과의 사이에 배치된다.
  6. 특허청구의 범위 제5항에 따르는 반도체 메모리에 있어서,
    상기 제3스위치 수단과 시리얼 입출력 선택수단은 상기 데이터 유지수단과 상기 제1어드레스 선택수단과의 사이에 배치된다.
  7. 특허청구의 범위 제1항에 따르는 반도체 메모리에 있어서,
    상기 메모리 어레이는 제1과 제2의 메모리 어레이로 된다. 상기 제1스위치 수단, 제2스위치 수단, 제3스위치 수단, 데이터 유지수단, 시리얼 입출력 선택수단, 제1공통 데이터선과 제2공통 데이터선은, 상기 제1과 제2의 메모리 어레이에 각각 대응해서 마련된다. 상기 제1어드레스 선택수단은 상기 제1과 제2의 메모리 어레이에 공통으로, 이들의 중앙에 마련된다. 상기 제1과 제2의 메모리 어레이에 대응하는 상기 제1스위치 수단, 제2스위치 수단, 제3스위치 수단, 데이터 유지수단과 시리얼 입출력 선택수단은, 상기 제1의 메모리 어레이와 상기 제1어드레스 선택수단과의 사이와 상기 제2의 메모리 어레이와 상기 제1어드레스 선택수단과의 사이에 각각 마련된다.
  8. 특허청구의 범위 제1항에 따르는 반도체 메모리에 있어서,
    적어도, 상기 제2스위치 수단이 닫혀져 있는 기간중은 메모리 셀의 데이터의 랜덤인 입출력은 무효로 된다.
  9. 특허청구의 범위 제1항에 따르는 반도체 메모리로서, 다음 사항으로 된다.
    상기 제1어드레스 선택수단과 상기 시리얼 입출력용 선택수단과의 사이에 마련된 제4스위치 수단, 이것에 있어서 적어도 상기 제2와 제4스위치 수단이 닫혀 있는 기간중은 메모리 셀의 데이터의 랜덤인 입출력은 무효로 된다.
  10. 특허청구의 범위 제9항에 따르는 반도체 메모리에 있어서,
    상기 제1과 제3스위치 수단의 선택은 병행해서 행해진다.
  11. 다음 사항으로 되는 반도체 메모리 장치.
    여러개의 워드선과, 이들에 교차하는 여러개의 데이터선과 상기 워드선과 데이터선과의 교차점에 대응하여 마련된 여러개의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 셀의 데이터를 랜덤에 입출력하기 위한 제1공통 데이터선과,
    상기 데이터선의 각각과 제1공통 데이터선과의 사이에 마련된 제1스위치 수단과,
    상기 메모리 셀의 데이터를 시리얼에 입출력하기 위한 제2공통 데이터선과,
    상기 메모리 어레이와 상기 제2공통 데이터선과의 사이에 마련된 데이터의 유지 기능을 가지는 시리얼 입력 수단. 이것은 상기 데이터선의 각각을 통하여 상기 메모리 어레이와의 사이에서 파라렐에 데이터의 주고받음을 행하고, 상기 제2공통 데이터선과의 사이에서 시리얼에 데이터의 주고받음을 행한다.
  12. 다음 사항으로 되는 반도체 메모리 장치.
    여러개의 워드선과 이들에 교차하는 여러개의 데이터선과 상기 워드선과 데이터선과의 교차점에 대응하여 마련된 여러개의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 셀의 데이터를 랜덤에 입출력하기 위한 제1외부단자와,
    상기 메모리 셀의 데이터를 시리얼에 입출력하기 위한 제2외부단자와,
    상기 메모리 셀의 데이터를 상기 제1외부단자를 통해서 랜덤에 입출력하기 위한 제1입출력 수단과,
    상기 메모리 셀의 데이터를 상기 제2외부단자를 통해서 시리얼에 입출력하기 위한 제2입출력수단.
  13. 특허청구의 범위 제12항에 따르는 반도체 메모리로서 다음 사항으로 된다.
    상기 제2입출력 수단과 상기 데이터선의 각각과의 사이에 마련된 스위치수단. 여기에 있어서, 적어도 상기 스위치 수단이 닫혀있는 기간중은 상기 제1외부단자의 데이터는 무효로 된다.
  14. 특허청구의 범위 제13항에 따르는 반도체 메모리에 있어서,
    상기 랜덤 입출력과 시리얼 입출력은 병행하여 행해진다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860011442A 1986-03-07 1986-12-29 반도체 기억 장치 KR950002292B1 (ko)

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JP61048403A JPH07111822B2 (ja) 1986-03-07 1986-03-07 半導体記憶装置
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JP48403 1986-03-07

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