KR960019313A - 반도체 메모리 장치 - Google Patents

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Abstract

노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀로우(또는 컬럼)(1-1a,1-1b,…)를 각각 갖는 다수의 메모리 셀 클럭(1-1~1-4)을 포함하는 반도체 메모리 장치에 있어서, 하나의 제1용장 로우(또는 컬럼) 선택회로(5-1a,5-2a,…)는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제1용장 메모리 셀 로우(또는 컬럼)을 액세스하기 위해 메모리 셀 블럭의 각각에 제공되고, 하나의 제2용장 로우(또는 컬럼) 선택 회로(5-1b′,5-1b′,…)는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제2용장 메모리 셀 로우(또는 컬럼)을 액세스하기 위해 메모리 셀 블럭의 최소한 두 블럭에 제공된다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 용장 메모리 셀을 포함하는 반도체 메모리 장치의 실시예 1를 설명하는 블록도,
제7도는 제6도의 용장 컬럼 디코더의 회로도,
제8도는 제7도의 변경안을 설명하는 회로도.

Claims (12)

  1. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀 컬럼(1-1a,1-2a,…,1-1b,1-2b)을 각각 갖는 다수의 메모리 셀 클럭(1-1~1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제1용장 컬럼 어드레스를 기억하는, 각각의 메모리 셀 블럭 선택 신호(BK1,…) 및 상기 제1용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 컬럼을 각각 액세스하는 다수의 제1용장 컬럼 선택 수단(5-1a,5-2b,…)과; 상기 메모리 셀 블럭중 최소한 하나에 각각 제공되어 제2용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제2용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 컬럼을 각각 액세스 하는 다수의 제2용장 컬럼 선택 수단(5-1b′,5-4b′,…)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1용장 컬럼 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제1프리차징 트랜지스터(Q10,…); 상기 제1프리차징 트랜지스터에 접속된 다수의 제1퓨즈(F11,F11′,…); 상기 제1퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2,Y2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제1스위칭 트랜지스터(Q11,Q11′,…)와; 상기 제1프리차징 트랜지스터와 상기 제1퓨즈 사이의 제1노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 컬럼에 선택 신호(RCS11,…)를 발생하는 출력을 갖는 다수의 제1게이트 회로(G11,…)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제2용장 컬럼 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제2프리차징 트랜지스터(Q20,…); 상기 제2프리차징 트랜지스터에 접속된 다수의 제2퓨즈(F21,F21′,…); 상기 제2퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2,Y2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제2스위칭 트랜지스터(Q21,Q21′,…)와; 상기 제2프리차징 트랜지스터와 상기 제2퓨즈 사이의 제2노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 컬럼에 선택 신호(RCS12,…)를 발생하는 출력을 갖는 다수의 제2게이트 회로(G21,G22,…)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀 컬럼(1-1a,1-2a,…,1-1b,1-2b)을 각각 갖는 다수의 메모리 셀 클럭(1-1~1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제1용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1,…) 및 상기 제1용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 컬럼을 각각 액세스하는 다수의 제1용장 컬럼 선택 수단(5-1a,5-2b,…)과; 상기 메모리 셀 블럭에 제공되어 제2용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제2용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 컬럼을 각각 액세스 하는 단일 제2용장 컬럼 선택 수단(5-b)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1용장 컬럼 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제1프리차징 트랜지스터(Q10,…); 상기 제1프리차징 트랜지스터에 접속된 다수의 제1퓨즈(F11,F11′,…); 상기 제1퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2,Y2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제1스위칭 트랜지스터(Q11,Q11′,…)와; 상기 제1프리차징 트랜지스터와 상기 제1퓨즈 사이의 제1노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 컬럼에 선택 신호(RCS11,…)를 발생하는 출력을 갖는 다수의 제1게이트 회로(G11,…)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제2용장 컬럼 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제2프리차징 트랜지스터(Q20,…); 상기 제2프리차징 트랜지스터에 접속된 다수의 제2퓨즈(F21,F21′,…); 상기 제2퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2,Y2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제2스위칭 트랜지스터(Q21,Q21′,…)와; 상기 제2프리차징 트랜지스터와 상기 제2퓨즈 사이의 제2노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 컬럼에 선택 신호(RCS12,…)를 발생하는 출력을 갖는 다수의 제2게이트 회로(G21,G22,…)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀 컬럼(1-1c,1-2c,…,1-1d,1-2d)을 각각 갖는 다수의 메모리 셀 클럭(1-1~1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제1용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1,…) 및 상기 제1용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 로우를 각각 액세스하는 다수의 제1용장 로우 선택 수단(5-1a,5-2b,…)과; 상기 메모리 셀 블럭중 최소한 하나에 각각 제공되어 제2용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제2용장 로우 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 컬럼을 각각 액세스 하는 다수의 제2용장 로우 선택 수단(5-1d′,5-4d′,…)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1용장 로우 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제1프리차징 트랜지스터; 상기 제1프리차징 트랜지스터에 접속된 다수의 제1퓨즈; 상기 제1퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2,X2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제1스위칭 트랜지스터와; 상기 제1프리차징 트랜지스터와 상기 제1퓨즈 사이의 제1노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 로우에 선택 신호(RRS11,…)를 발생하는 출력을 갖는 다수의 제1게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제2용장 로우 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제2프리차징 트랜지스터(Q20,…); 상기 제2프리차징 트랜지스터에 접속된 다수의 제2퓨즈(F21,F21′,…); 상기 제2퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2,X2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제2스위칭 트랜지스터(Q21,Q21′,…)와; 상기 제2프리차징 트랜지스터와 상기 제2퓨즈 사이의 제2노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 로우에 선택 신호(RRS12,…)를 발생하는 출력을 갖는 다수의 제2게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀 로우(1-1c,1-2c,…,1-1d,1-2d,…)을 각각 갖는 다수의 메모리 셀 클럭(1-1~1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제1용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1,…) 및 상기 제1용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 로우를 각각 액세스하는 다수의 제1용장 로우 선택 수단(5-1c,5-2c,…)과; 상기 메모리 셀 블럭에 제공되어 제2용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제2용장 로우 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 로우를 액세스 하는 단일 제2용장 로우 선택 수단(5-d)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1용장 로우 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제1프리차징 트랜지스터(Q10,…); 상기 제1프리차징 트랜지스터에 접속된 다수의 제1퓨즈(F11,F11′,…); 상기 제1퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2,X2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제1스위칭 트랜지스터(Q11,Q11′,…)와; 상기 제1프리차징 트랜지스터와 상기 제1퓨즈 사이의 제1노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제1용장 메모리 셀 로우에 선택 신호(RRS11,…)를 발생하는 출력을 갖는 다수의 제1게이트 회로(G11,…)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 제2용장 로우 선택 수단 각각은, 제1전원 단자(VDD)에 접속된 제2프리차징 트랜지스터(Q20,…); 상기 제2프리차징 트랜지스터에 접속된 다수의 제2퓨즈(F21,F21′,…); 상기 제2퓨즈 중 한 퓨즈와 제2전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2,X2,…) 및 그들 반전된 신호중 한 신호에 의해 각각 제어되는 다수의 제2스위칭 트랜지스터(Q21,Q21′,…)와; 상기 제2프리차징 트랜지스터와 상기 제2퓨즈 사이의 제2노드에 접속된 제1입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2입력과, 각각의 메모리 셀 블럭의 상기 제2용장 메모리 셀 로우에 선택 신호(RRS12,…)를 발생하는 출력을 갖는 다수의 제2게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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