JP4612139B2 - 入力回路及びその入力回路を利用する半導体装置 - Google Patents
入力回路及びその入力回路を利用する半導体装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、入力回路及びその入力回路を利用する半導体装置に係り、特に、クロックに同期してシリアルデータを供給され、そのシリアルデータをパラレルデータに変換する入力回路及びその入力回路を利用する半導体装置に関する。
【0002】
【従来の技術】
例えば、半導体装置は、外部から供給されるシリアルデータをパラレルデータに変換し、そのパラレルデータをアドレス信号に従ってデータバスに出力する入力回路を有することがある。この入力回路は、1つのコマンド信号に対応して供給される1つのアドレス信号から複数のアドレス信号を生成し、そのアドレス信号に従ってパラレルデータをデータバスに出力する。
【0003】
図1は、入力回路100の一例の構成図を示す。また、図2は入力回路100の動作を説明する図を示す。なお、図1及び図2は、一例として外部クロック周波数の2倍の周波数でデータを供給されるDDR(Double Data Late)方式について記載している。
【0004】
まず、図2(A)に示すように、ライトコマンドと共にアドレス信号A2が供給される。ここで、アドレス信号A2は、アドレス下位2ビットの組み合わせに対応したものであり、例えばアドレス下位2ビット(Y1,Y0)の組み合わせにより表現される4つのアドレス信号A0〜A3のうちの一つである。
【0005】
なお、ライトコマンドと共に供給されたアドレス信号A2は、引き続き供給される4つのデータがA2,A3,A0,A1の順番に入力されることを示すものである。
【0006】
続いて、内部クロックCLK1の周波数でデータがA2,A3,A0,A1の順番で入力バッファ110を介してシフトレジスタ120に供給される。このときのシフトレジスタ120の動作は、図2(B)に示すように、入力されたデータを順次シフトする。
【0007】
例えば、ライトコマンドと共に供給されたアドレス信号がA2である場合、シフトレジスタ120のN0にはデータA2,N1にはA3,N2にはA0,N3にはA1が夫々格納される。
【0008】
シフトレジスタ120のN0〜N3はデータスイッチ部130に含まれるスイッチ131〜スイッチ134に夫々接続されており、スイッチ131〜134を介してデータバスA0〜A3に接続されている。そして、スイッチ131〜134を、供給されるアドレス信号に従って制御することにより、供給されたデータを対応するデータバスに出力していた。
【0009】
例えば、図2(C)に示すように、ライトコマンドと共に供給されたアドレス信号がA2である場合、シフトレジスタ120のNOとデータバスA2,N1とデータバスA3,N2とデータバスA0,N3とデータバスA1とが接続されることになる。
【0010】
このように、アドレスの下位2ビットの組み合わせに対応した4個のアドレス信号(例えば、A0〜A3)を一組とし、入力される4個のデータの順番(例えば、A2,A3,A0,A1)を自動的に認識して、対応するデータバスにデータを出力する動作を4N動作という。
【0011】
図3は、入力回路200の一例の構成図を示す。また、図4は入力回路200の動作を説明する図を示す。図3の入力回路300は、4個のデータA0〜A3に対応して4個の取り込みバッファ140〜143を設け、その取り込みバッファ140〜143に供給するデータ取り込み用クロックを制御することにより4N動作を実現している。
【0012】
まず、図4(A)に示すように、ライトコマンドと共にアドレス信号A2が供給される。アドレスカウンタ150は、そのアドレス信号A2に従って、図4(B)に示すようにデータ取り込み用クロック▲1▼〜▲4▼を発生し、取り込みバッファ140〜143に夫々供給する。
【0013】
ここで、データ取り込み用クロック▲1▼は取り込みバッファ140,データ取り込み用クロック▲2▼は取り込みバッファ141,データ取り込み用クロック▲3▼は取り込みバッファ142,データ取り込み用クロック▲4▼は取り込みバッファ143に夫々供給されている。
【0014】
取り込みバッファ140〜143はデータ取り込み用クロック▲1▼〜▲4▼のタイミングでデータを取り込むので、図4(C)に示すようにデータA0〜A3を取り込む。そして、図4(C)に示すように、取り込みバッファ140〜143は、供給されたデータA0〜A3を対応するデータバスA0〜A3に出力していた。
【0015】
【発明が解決しようとする課題】
しかしながら、図1の入力回路100は、データスイッチ部130を多数のスイッチで構成する必要があった。
【0016】
例えば、アドレスの下位nビットの組み合わせに対応した2n個のアドレス信号を一組とし、入力される2n個のデータの順番を自動的に認識して、対応するデータバスにデータを出力する場合、データスイッチ部130は(2n)2個(例えば4N動作の場合、42個)のスイッチを必要とした。
【0017】
したがって、回路面積が増大し、更に回路構成が複雑になるという問題があった。
【0018】
また、図3の入力回路200は、データ取り込み用クロックを最高周波数で発生する必要がある。しかし、データ取り込み用クロックはアドレスカウンタ150等の論理回路で生成する必要があり、高速化が困難であるという問題があった。
【0019】
本発明は、上記の点に鑑みなされたもので、回路を縮小且つ単純化することができ、高速化に対応することが可能な入力回路及びその入力回路を利用する半導体装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項1記載の入力回路は、入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路において、前記入力されるシリアルデータを順次シフトするデータシフト手段(例えば、図5におけるシフトレジスタ14)と、前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段(例えば、図5における入力ポイントセレクタ12)とを有し、前記データシフト手段は、2n−1個の段を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択し、前記データシフト手段は、前記シリアルデータが格納されているn個の段の出力と、前記シリアルデータが格納されていないn−1個の段の出力とを論理演算し、前記アドレス信号に従ったnビットのパラレルデータに変換することを特徴とする。
【0021】
このように、アドレス信号に従って、データシフト手段にシリアルデータを入力する段を選択できることにより、供給されるシリアルデータをパラレルデータに変換して対応するデータバス等に出力することが可能である。
【0023】
このように、データシフト手段を2n−1個の段で構成し、その段からシリアルデータを入力する段を選択することにより、供給されるシリアルデータをパラレルデータに変換して対応するデータバス等に出力することが可能である。
【0025】
データシフト手段を2n−1個の段で構成すると、シリアルデータが格納されていない段ができるので、シリアルデータが格納されている段と格納されていない段とで所定の論理演算を行なうことにより必要な出力を生成することができる。
【0026】
また、請求項2記載の入力回路は、入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路において、前記入力されるシリアルデータを順次シフトするデータシフト手段と、前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段とを有し、前記データシフト手段(例えば、図8におけるシフトレジスタ40)は、n個の段で構成され、n段目に格納されているデータを1段目にシフトするフィードバック構造を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択することを特徴とする。
【0027】
このように、フィードバックループを有することにより、シリアルデータを入力する段を選択したとしてもデータシフト手段をn段で構成することが可能である。
【0028】
また、請求項3記載の入力回路は、前記データシフト手段は、前記アドレス信号に従ってシリアルデータを入力する段を選択することで前記nビットのシリアルデータが入力されているn個の段の出力が、前記アドレスに従ったパラレルデータに変換されていることを特徴とする。
【0029】
このように、アドレス信号に従ってシリアルデータを入力する段を選択することにより、n個の段の出力をアドレスに従ったパラレルデータに変換することが可能である。
【0030】
また、請求項4記載の入力回路は、前記シリアルデータは、nビットを一単位とし、前記アドレス信号に従って各ビットのデータの出力先が決定されていることを特徴とする。
【0031】
このように、アドレス信号に従ってシリアルデータを入力する段を選択することにより、nビットを一単位として構成されるシリアルデータがデータシフト手段に入力されたとき、n個の段の出力をアドレスに従ったパラレルデータとすることが可能である。
【0032】
また、請求項5記載の入力回路は、前記データシフト手段は、前記選択手段の選択に従って制御される複数のスイッチング手段と、前記入力されるシリアルデータを格納する複数のデータ保持手段とを有し、前記複数のスイッチング手段を制御することにより前記複数のデータ保持手段から前記シリアルデータを入力する段を選択することを特徴とする。
【0033】
このように、データシフト手段はスイッチング手段とデータ保持手段とを有することにより、複数のデータ保持手段からシリアルデータを入力する段を選択することが可能である。
【0034】
また、請求項6記載の半導体装置は、入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路を有する半導体装置において、前記入力されるシリアルデータを順次シフトするデータシフト手段と、前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段とを有し、前記データシフト手段は、2n−1個の段を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択し、前記データシフト手段は、前記シリアルデータが格納されているn個の段の出力と、前記シリアルデータが格納されていないn−1個の段の出力とを論理演算し、前記アドレス信号に従ったnビットのパラレルデータに変換することを特徴とする。
また、請求項7記載の半導体装置は、入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路を有する半導体装置において、前記入力されるシリアルデータを順次シフトするデータシフト手段と、前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段とを有し、前記データシフト手段は、n個の段で構成され、n段目に格納されているデータを1段目にシフトするフィードバック構造を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択することを特徴とする。
【0035】
このように、本発明の入力回路を半導体装置に利用することにより、回路の縮小化及びシリアル/パラレル変換の高速化が可能となる。
【0038】
なお、上記括弧内の符号は理解を容易にするために付したものであり、一例にすぎない。
【0039】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。
【0040】
図5は、本発明の入力回路1の第1実施例の構成図を示す。図5の入力回路1は、外部から供給されるシリアルデータをパラレルデータに変換し、そのパラレルデータをアドレス信号に従ってデータバスに出力するものである。なお、入力回路1は1つのコマンド信号に対応して供給される1つのアドレス信号から複数のアドレス信号を生成し、そのアドレス信号に従ってパラレルデータをデータバスに出力する。
【0041】
以下、アドレスの下位2ビットの組み合わせに対応した4個のアドレス信号(例えば、A0〜A3)を一組とし、入力される4個のデータの順番(例えば、A2,A3,A0,A1)を自動的に認識して、対応するデータバスA0〜A3にデータを出力する場合の動作について説明する。
【0042】
図5の入力回路1は、入力バッファ10,入力ポイントセレクタ12,シフトレジスタ14,インバータ回路16〜20,及びNAND回路21〜23を含むように構成される。
【0043】
シフトレジスタ14は、7段(N3,N2,N1,N0,N3′,N2′,及びN1′)で構成され、N3からN1′方向に入力されたデータをシフトする。なお、2n個(n=1,2,3,・・・)のアドレス信号を一組とした場合、シフトレジスタ14は〔2×2n−1〕段で構成されることになる。
【0044】
入力ポイントセレクタ12は、入力されるアドレス信号に従って、シフトレジスタ14のデータ入力ポイントを制御するものである。例えば、ライトコマンドと共にアドレス信号A2が供給された場合、入力ポイントセレクタ12は、シフトレジスタ14のデータ入力ポイントとしてN1を選択する。
【0045】
シフトレジスタ14のN3,N3′は、NAND回路21に接続されており、NAND回路21の出力がインバータ16を介してデータバスA3に接続される。シフトレジスタ14のN2,N2′は、NAND回路22に接続されており、NAND回路22の出力がインバータ17を介してデータバスA2に接続される。シフトレジスタ14のN1,N1′は、NAND回路23に接続されており、NAND回路23の出力がインバータ18を介してデータバスA1に接続される。また、シフトレジスタ14のN0は、インバータ19,20を介してデータバスA0に接続される。
【0046】
以下、このように構成された入力回路の動作について図6を参照しつつ説明する。図6は、本発明の入力回路1の動作を説明する一例の図を示す。
【0047】
まず、図6(A)に示すように、ライトコマンドと共にアドレス信号A2が供給される。ここで、アドレス信号A2は、アドレス下位2ビットの組み合わせに対応したものであり、例えばアドレス下位2ビット(Y1,Y0)の組み合わせにより表現される4つのアドレス信号A0〜A3のうちの一つである。
【0048】
なお、ライトコマンドと共に供給されたアドレス信号A2は、引き続き供給される4つのデータがA2,A3,A0,A1の順番に入力されることを示すものである。また、ライトコマンドと共に供給されるアドレス信号がA4である場合、引き続き供給される4つのデータがA4,A0,A1,A2の順番に入力されることを示す。
【0049】
入力ポイントセレクタ12は、図6(B)に示すように、供給されたアドレス信号A2に従ってシフトレジスタ14のデータ入力ポイントとしてN1を選択する。続いて、内部クロックCLK1の周波数でデータがA2,A3,A0,A1の順番で入力バッファ10を介してシフトレジスタ14に供給される。
【0050】
このとき、シフトレジスタ14はデータ入力ポイントがN1に選択されているので、図6(C)に示すように、入力バッファ10から供給されるデータがN1から連続して入力される。4個のデータが入力されると、シフトレジスタ14のN2′,N3′,N0,N1には、データA2,A3,A0,A1が格納される。なお、データが格納されていないシフトレジスタ14のN1′,N2,N3は、予め定められた値(例えば、図5の構成ではHIGHの値)を格納しておく。
【0051】
まず、シフトレジスタ14のNOに格納されているデータA0は、インバータ19,20を介してデータバスA0に出力される。また、シフトレジスタ14のN1に格納されているデータA1とN1′に格納されている値とがNAND回路23に供給され、インバータ18を介してデータバスA1に出力される。
【0052】
また、シフトレジスタ14のN2′に格納されているデータA2とN2に格納されている値とがNAND回路22に供給され、インバータ17を介してデータバスA2に出力される。シフトレジスタ14のN3′に格納されているデータA3とN3に格納されている値とがNAND回路21に供給され、インバータ16を介してデータバスA3に出力される。
【0053】
例えば、N1′にHIGHの値を格納しておけば、N1に格納されているデータA1がデータバスA1にそのまま出力されることになる。N2′,N3′に格納されているデータについても同様である。
【0054】
次に、図7を参照しつつシフトレジスタ14の構成を更に詳細に説明する。図7は、シフトレジスタ14の一実施例の構成図を示す。
【0055】
まず、図6(A)に示すように、ライトコマンドと共にアドレス信号A2が供給されると、入力ポイントセレクタ12はアドレス信号A2に従って、シフトレジスタ14のデータ入力ポイントをN1に制御する信号を出力する。
【0056】
具体的には、図6(B)に示すように、入力ポイントセレクタ12は出力端子N(A2)からHIGHの値を出力し、その他の出力端子からLOWの値を出力する。入力ポイントセレクタ12の出力端子N(A2)はSW2に接続されており、SW2がb側に接続される。
【0057】
SW1,SW3は、出力端子N(A1),N(A3)に接続されており、SW1,SW3がa側に接続される。また、SW0は出力端子N(A0)に接続されており、SW0が切断される。
【0058】
したがって、入力バッファ10から供給されるデータは、b側に接続されているSW2を介してフリップフロップ(以下、FFという。)1に入力される。その後、FF1から連続して入力されたデータA2,A3,A0,A1は順次シフトし、シフトレジスタ14のFF1,FF0,FF3′,FF2′には、データA1,A0,A3,A2が格納される。なお、シフトレジスタ14は、データが格納されないFF3,FF2,FF1′にSET信号が供給されるように構成される。
【0059】
このように、シフトレジスタ14は、ライトコマンドと共に供給されるアドレス信号に従ってデータ入力ポイントを選択することができ、供給されるデータを対応するデータバスに出力することが可能である。
【0060】
図8は、本発明の入力回路1の第2実施例の構成図を示す。図8の入力回路1は、入力バッファ10,入力ポイントセレクタ12,シフトレジスタ40,インバータ回路42〜49を含むように構成される。
【0061】
シフトレジスタ40は、4段(N3,N2,N1,N0)で構成され、N3からN0方向に入力されたデータをシフトする。また、N0までシフトされたデータは、次のシフトでN3にフィードバックされる。このように、シフトレジスタ40はフィードバックループを設けたことを特徴とする。なお、2n個(n=1,2,3,・・・)のアドレス信号を一組とした場合、シフトレジスタ40は2n段で構成すればよい。
【0062】
入力ポイントセレクタ12は、第1実施例の入力回路と同様に、入力されるアドレス信号に従って、シフトレジスタ40のデータ入力ポイントを制御する。
【0063】
シフトレジスタ40のN3,N2,N1,N0は、2段のインバータ回路を介してデータバスA3,A2,A1,A0に接続されており、格納されているデータを対応するデータバスに出力する。
【0064】
以下、このように構成された入力回路の動作について図9を参照しつつ説明する。図9は、本発明の入力回路1の動作を説明する一例の図を示す。
【0065】
まず、図9(A)に示すように、ライトコマンドと共にアドレス信号A2が供給される。入力ポイントセレクタ12は、図9(B)に示すように、供給されたアドレス信号A2に従ってシフトレジスタ40のデータ入力ポイントとしてN1を選択する。続いて、内部クロックCLK1の周波数でデータがA2,A3,A0,A1の順番で入力バッファ10を介してシフトレジスタ40に供給される。
【0066】
このとき、シフトレジスタ40はデータ入力ポイントがN1に選択されているので、図9(C)に示すように、入力バッファ10から供給されるデータがN1から連続して入力される。3個のデータが入力されると、最初に入力されたデータA2がフィードバックループを介してN3にシフトされる。したがって、4個のデータが入力されると、シフトレジスタ40のN3,N2,N1,N0には、データA3,A2,A1,A0が格納される。
【0067】
なお、シフトレジスタ40のN3,N2,N1,N0に格納されているデータA3,A2,A1,A0は、図9(D)に示すように2段のインバータを介してデータバスA3,A2,A1,A0に出力される。
【0068】
次に、図10を参照しつつシフトレジスタ40の構成を更に詳細に説明する。
図10は、シフトレジスタ40の一実施例の構成図を示す。
【0069】
まず、図9(A)に示すように、ライトコマンドと共にアドレス信号A2が供給されると、入力ポイントセレクタ12はアドレス信号A2に従って、シフトレジスタ40のデータ入力ポイントをN1に制御する信号を出力する。
【0070】
具体的には、図9(B)に示すように、入力ポイントセレクタ12は出力端子N(A2)からHIGHの値を出力し、その他の出力端子からLOWの値を出力する。入力ポイントセレクタ12の出力端子N(A2)はSW2に接続されており、SW2がb側に接続される。
【0071】
また、入力ポイントセレクタ12の出力端子N(A1),N(A0),N(A3)は、夫々SW1,SW0,SW3に接続されており、SW1,SW0,SW3がa側に接続される。
【0072】
したがって、入力バッファ10から供給されるデータは、b側に接続されているSW2を介してFF1に入力される。その後、FF1から連続して入力されたデータA2,A3,A0,A1は、a側に接続されているSW1,SW0,SW3を介して順次シフトされる。なお、FF0に格納されているデータは、フィードバックループを介してFF3にシフトされることになる。
【0073】
このように、シフトレジスタ40は、ライトコマンドと共に供給されるアドレス信号に従ってデータ入力ポイントを選択することができ、供給されるデータを対応するデータバスに出力することが可能である。
【0074】
更に、第2実施例の入力回路は、シフトレジスタ40内の全てのFFにデータが格納されるので、第1実施例で必要であったSET信号が不要となる。その為、第2実施例の入力回路は第1実施例の入力回路より簡単な構成で実現が可能である。
【0075】
図11は、本発明の入力回路1を利用する半導体装置2の一例の構成図を示す。
【0076】
図11の半導体装置2は、Delayed Write方式のSDRAM(Synchronous Dynamic RAM)に本発明の入力回路1を適用したものである。外部から入力されるデータは、バッファ/レジスタ50を介してシリパラ変換器52(本発明の入力回路1に相当)に供給される。
【0077】
このシリパラ変換器52は、1つのコマンド信号に対応して供給される1つのアドレス信号から複数のアドレス信号を生成し、そのアドレス信号に従ってパラレルデータをコモンデータバスに出力することが可能である。なお、図示はしていないが、シリパラ変換器52は本発明の処理に必要なアドレス信号が供給されている。
【0078】
以上のように、本発明の入力回路1を半導体装置2に適用すれば、回路を縮小することができ、供給されるデータを高速にシリアル/パラレル変換すると共に、そのパラレルデータを対応するデータバスに出力することが可能である。
【0079】
【発明の効果】
上述の如く、本発明によれば、アドレス信号に従って、データシフト手段にシリアルデータを入力する段を選択できることにより、供給されるシリアルデータをパラレルデータに変換して対応するデータバス等に出力することが可能である。
【0080】
したがって、縮小化および単純化することができ、高速化に対応することが可能な入力回路及びその入力回路を利用する半導体装置が実現できる。
【0081】
【図面の簡単な説明】
【図1】入力回路の一例の構成図である。
【図2】入力回路の動作を説明する図である。
【図3】入力回路の他の一例の構成図である。
【図4】入力回路の動作を説明する図である。
【図5】本発明の入力回路の第1実施例の構成図である。
【図6】本発明の入力回路の動作を説明する一例の図である。
【図7】シフトレジスタの一実施例の構成図である。
【図8】本発明の入力回路の第2実施例の構成図である。
【図9】本発明の入力回路の動作を説明する一例の図である。
【図10】シフトレジスタの一実施例の構成図である。
【図11】本発明の入力回路を利用する半導体装置の一例の構成図である。
【符号の説明】
1 入力回路
10 入力バッファ
12 入力ポイントセレクタ
14,40 シフトレジスタ
16〜20,30〜33,42〜49 インバータ回路
21〜23 NAND回路
34〜37 NOR回路
50 バッファ/レジスタ
52 シリパラ変換器
Claims (7)
- 入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路において、
前記入力されるシリアルデータを順次シフトするデータシフト手段と、
前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段と
を有し、
前記データシフト手段は、2n−1個の段を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択し、
前記データシフト手段は、前記シリアルデータが格納されているn個の段の出力と、前記シリアルデータが格納されていないn−1個の段の出力とを論理演算し、前記アドレス信号に従ったnビットのパラレルデータに変換する入力回路。 - 入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路において、
前記入力されるシリアルデータを順次シフトするデータシフト手段と、
前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段と
を有し、
前記データシフト手段は、n個の段で構成され、n段目に格納されているデータを1段目にシフトするフィードバック構造を有し、
前記選択手段の選択に従ってシリアルデータを入力する段を選択する入力回路。 - 前記データシフト手段は、前記アドレス信号に従ってシリアルデータを入力する段を選択することで前記nビットのシリアルデータが入力されているn個の段の出力が、前記アドレスに従ったパラレルデータに変換されていること
を特徴とする請求項2記載の入力回路。 - 前記シリアルデータは、nビットを一単位とし、前記アドレス信号に従って各ビットのデータの出力先が決定されていること
を特徴とする請求項1又は3記載の入力回路。 - 前記データシフト手段は、
前記選択手段の選択に従って制御される複数のスイッチング手段と、
前記入力されるシリアルデータを格納する複数のデータ保持手段と
を有し、
前記複数のスイッチング手段を制御することにより前記複数のデータ保持手段から前記シリアルデータを入力する段を選択すること
を特徴とする請求項1又は2記載の入力回路。 - 入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路を有する半導体装置において、
前記入力されるシリアルデータを順次シフトするデータシフト手段と、
前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段と
を有し、
前記データシフト手段は、2n−1個の段を有し、前記選択手段の選択に従ってシリアルデータを入力する段を選択し、
前記データシフト手段は、前記シリアルデータが格納されているn個の段の出力と、前記シリアルデータが格納されていないn−1個の段の出力とを論理演算し、前記アドレス信号に従ったnビットのパラレルデータに変換する半導体装置。 - 入力されるシリアルデータをnビットのパラレルデータに変換し、そのパラレルデータをアドレス信号に従って出力する入力回路を有する半導体装置において、
前記入力されるシリアルデータを順次シフトするデータシフト手段と、
前記アドレス信号に従って、シリアルデータを入力する前記データシフト手段の段を選択する選択手段と
を有し、
前記データシフト手段は、n個の段で構成され、n段目に格納されているデータを1段目にシフトするフィードバック構造を有し、
前記選択手段の選択に従ってシリアルデータを入力する段を選択する半導体装置。
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