JP3431740B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3431740B2
JP3431740B2 JP29460695A JP29460695A JP3431740B2 JP 3431740 B2 JP3431740 B2 JP 3431740B2 JP 29460695 A JP29460695 A JP 29460695A JP 29460695 A JP29460695 A JP 29460695A JP 3431740 B2 JP3431740 B2 JP 3431740B2
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  • Microelectronics & Electronic Packaging (AREA)
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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、アドレス信号をデ
コードしてメモリセルアレイへのアクセスを行う半導体
記憶装置に関する。
【0002】
【従来の技術】近年、マイクロプロセッサなどの動作速
度の上昇に伴い、以前にも増して半導体記憶装置の高速
化が要求されるようになって来ている。この半導体記憶
装置を高速化するためには、通常のランダムアクセス時
のアクセス速度を高速化することも重要であるが、この
ような高速化には物理的な限界がある。そこで、例えば
バーストモードと称される高速アクセス動作モードを設
けることにより、連続したアドレスを高速にアクセスで
きるようにした半導体記憶装置が開発されている。
【0003】上記バーストモードを備えた従来の半導体
記憶装置の構成例を図10に示す。ここで、この半導体
記憶装置のメモリセルアレイ1は、19ビットのアドレ
ス信号A0〜A18によってアクセスされるものとする。
また、このアドレス信号A0〜A18は、下位7ビットを
列アドレス信号A0〜A6とし、上位12ビットを行アド
レス信号A7〜A18として分けられるものとする。
【0004】外部から入力された列アドレス信号A0〜
A6と行アドレス信号A7〜A18は、それぞれ列アドレス
入力バッファ2と行アドレス入力バッファ3を介して同
じラッチ・カウンタ4に送られ、ALE[Address Load
Enable]信号がHレベル(高電圧レベル)からLレベル
(低電圧レベル)に遷移した時にこのラッチ・カウンタ
4にロードされる。ラッチ・カウンタ4は、19ビット
のカウンタであり、ALE信号に基づいて下位7ビット
に列アドレス信号A0〜A6をロードすると共に、上位1
2ビットに行アドレス信号A7〜A18をロードし、これ
らのアドレス信号A0〜A18を初期値としてクロック信
号に従いカウントを行うアドレスカウンタである。そし
て、このカウント結果のうちの下位7ビットを内部列ア
ドレス信号A0〜A6として出力すると共に、上位12ビ
ットを内部行アドレス信号A7〜A18として出力する。
また、このラッチ・カウンタ4は、これら内部列アドレ
ス信号A0〜A6と内部行アドレス信号A7〜A18に加え
て、これらの反転信号である反転信号A0バー〜A6バー
と反転信号A7バー〜A18バーも出力するようになって
いる。
【0005】内部列アドレス信号A0〜A6と反転信号A
0バー〜A6バーは、列プリデコーダ5に入力される。列
プリデコーダ5は、7ビットの内部列アドレス信号A0
〜A6をさらに下位3ビットの内部列アドレス信号A0〜
A2と上位4ビットの内部列アドレス信号A3〜A6とに
分割して、それぞれを図11に示す下位デコーダ5aと
図12に示す上位デコーダ5bでデコードするプリデコ
ーダである。即ち、下位3ビットの内部列アドレス信号
A0〜A2と反転信号A0バー〜A2バーは、図11に示す
下位デコーダ5aによってデコードされて、いずれかの
ビットのみがHレベルとなる8ビット(=23)のデコ
ード結果CA0〜CA7が出力される。また、上位4ビッ
トの内部列アドレス信号A3〜A6と反転信号A3バー〜
A6バーは、図12に示す上位デコーダ5bによってデ
コードされて、いずれかのビットのみがHレベルとなる
16ビット(=24)のデコード結果CB0〜CB15が出
力される。そして、これらのデコード結果CA0〜CA
7,CB0〜CB15が列デコーダ/セレクタ6に入力され
る。
【0006】内部行アドレス信号A7〜A18と反転信号
A7バー〜A18バーは、行プリデコーダ7に入力され
る。行プリデコーダ7は、12ビットの内部列アドレス
信号A7〜A12をさらに下位4ビットの内部行アドレス
信号A7〜A10と中位4ビットの内部行アドレス信号A1
1〜A14と上位4ビットの内部列アドレス信号A15〜A1
8とに分割して、それぞれを図12に示したものと同様
の構成の下位デコーダと中位デコーダと上位デコーダと
によってデコードするプリデコーダである。したがっ
て、この行プリデコーダ7からは、それぞれ16ビット
づつのデコード結果RA0〜RA15,RB0〜RB15,R
C0〜RC15が出力される。そして、これらのデコード
結果が行デコーダ8でさらにデコードされて、メモリセ
ルアレイ1中のいずれか1本のワード線WLiが選択さ
れる。
【0007】上記列デコーダ/セレクタ6は、列プリデ
コーダ5が出力するデコード結果をさらにデコードして
メモリセルアレイ1上のいずれかのビット線を選択し、
上記ワード線WLiとこのビット線とで特定されるメモ
リセルへのアクセスを行う。即ち、読み出し動作の場合
には、この選択したメモリセルのデータをセンスアンプ
9で増幅して出力バッファ10を介し外部のデータバス
等に出力する。
【0008】上記外部からのアドレス信号A0〜A18の
指定によるアクセスが完了した後は、図13に示すよう
に、時刻t11や時刻t12にクロック信号を立ち上げるこ
とにより、ラッチ・カウンタ4にカウント動作を行わせ
る。すると、このラッチ・カウンタ4は、先に指定した
アドレス信号A0〜A18を初期値として順次カウントを
行い、通常は下位の内部列アドレス信号A0〜A6から変
化するので、列プリデコーダ5がこれをデコードしてデ
コード結果CA0〜CA7のHレベルとなるビットを順に
変化させる。そして、これが一巡する度にデコード結果
CB0〜CB15のHレベルとなるビットも順に変化させ
る。したがって、列デコーダ/セレクタ6は、このデコ
ード結果CA0〜CA7やデコード結果CB0〜CB15を
デコードして順にメモリセルアレイ1の別のメモリセル
を選択しアクセスを行う。また、クロック信号をさらに
続けて入力すると、ラッチ・カウンタ4の上位の内部行
アドレス信号A7〜A18も変化することになるので、行
プリデコーダ7と行デコーダ8がデコード動作を行うこ
とにより、ワード線WLiの選択を順に切り換える。
【0009】この結果、上記半導体記憶装置は、内部的
に生成したクロック信号をラッチ・カウンタ4に送るこ
とにより、メモリセルアレイ1の連続するアドレスに順
にアクセスを行うことができる。
【0010】
【発明が解決しようとする課題】ところが、上記のよう
にラッチ・カウンタ4によってアドレス信号A0〜A18
のカウントを行うと、内部列アドレス信号A0〜A6や、
場合によっては内部行アドレス信号A7〜A18も変化す
るので、列デコーダ/セレクタ6や行デコーダ8だけで
なく、列プリデコーダ5や行プリデコーダ7もデコード
動作を行うことになる。このため、従来の半導体記憶装
置は、列プリデコーダ5や行プリデコーダ7がプリデコ
ードを行う際に生じる遅延時間がアクセスの高速化の妨
げになると共に、これら列プリデコーダ5や行プリデコ
ーダ7の動作時に大きな充放電電流が流れるために消費
電力が大きくなるという問題が生じていた。
【0011】また、上記問題を解決するために、シフト
レジスタを用いた半導体記憶装置も従来から開発されて
いた(特開平6−275073号公報)。この半導体記
憶装置は、図14に示すように、ラッチ・カウンタ4を
無くし、列デコーダ/セレクタ6に列シフトレジスタ1
1を設けると共に、行デコーダ8に行シフトレジスタ1
2を設けている。列シフトレジスタ11は、ALE信号
に基づいて列デコーダ/セレクタ6のデコード結果をパ
ラレルに入力すると共に、クロック信号に従ってこのシ
フトデータを循環シフトさせるものである。また、行シ
フトレジスタ12は、ALE信号に基づいて行デコーダ
8のデコード結果をパラレルに入力すると共に、このシ
フトデータを列シフトレジスタ11のシフトデータが一
巡する度に循環シフトさせるものである。
【0012】したがって、この半導体記憶装置は、列プ
リデコーダ5と列デコーダ/セレクタ6や行プリデコー
ダ7と行デコーダ8が一旦アドレス信号A0〜A18のデ
コードを行うと、以降はこのデコード動作を行うことな
く列シフトレジスタ11と行シフトレジスタ12がシフ
ト動作を行うだけで直ちにメモリセルアレイ1の連続す
るアドレスに順にアクセスできるので、列プリデコーダ
5や行プリデコーダ7での遅延時間がアクセスの高速化
を妨げたり消費電力を増大させるのを防止することがで
きる。
【0013】しかし、このような半導体記憶装置では、
例えば図14に示すものの場合、列シフトレジスタ11
のシフト段数が128(=27)段となり、行シフトレ
ジスタ12のシフト段数は4096(=212)段にもな
るので、極めて大きい段数のシフトレジスタを設ける必
要があり、これらのシフトレジスタがチップ上で占有す
るレイアウト面積が大きくなりすぎるという問題があっ
た。
【0014】しかも、特開平6−275073号公報で
も言及しているように、不良セルのアドレスに対するア
クセスを冗長セルで代替させるようにした不良セルの救
済機構を設ける場合には、列シフトレジスタ11や行シ
フトレジスタ12でのシフト動作と同時に、アドレスカ
ウンタでもカウント動作を行わせて、自動生成したアド
レスが不良セルのものであるかどうかを検出する必要が
生じ、不良セルの検出のためだけにアドレスカウンタを
設ける必要があるという問題もあった。
【0015】本発明は、上記従来の問題を解決するもの
で、プリデコードの結果をシフトレジスタでシフトする
ことにより、このシフトレジスタのシフト段数を少なく
すると共に、プリデコードに要する時間を省き消費電力
を低減することができる半導体記憶装置を提供すること
を目的とする。
【0016】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号を複数ビットづつの複数の群に分割
し、各群のアドレス信号をそれぞれデコードするプリデ
コーダと、該プリデコーダにおける各デコード結果をそ
れぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡するごとに自身のシフト
データを循環シフトさせ、または最後段の場合には単に
シフトさせる1または2以上のシフトレジスタとからな
るシフトレジスタ群と、該シフトレジスタ群の各シフト
レジスタのパラレル出力をデコードするメインデコーダ
と、該メインデコーダのデコード結果に応じてアクセス
されるメモリセルが選択されるメモリセルアレイとを備
えたものであり、そのことにより上記目的が達成され
る。また、好ましくは、本発明の半導体記憶装置は、列
アドレス信号を複数ビットづつの複数の群に分割し、各
群のアドレス信号をそれぞれデコードする列プリデコー
ダと、該列プリデコーダにおける各デコード結果をそれ
ぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡する度に自身のシフトデ
ータを循環シフトさせる1または2以上のシフトレジス
タとからなる列シフトレジスタ群と、該列シフトレジス
タ群の各シフトレジスタのパラレル出力をデコードする
列デコーダと、行アドレス信号を複数ビットづつの複数
の群に分割し、各群のアドレス信号をそれぞれデコード
する行プリデコーダと、該行プリデコーダにおける各デ
コード結果をそれぞれパラレルに入力する複数のシフト
レジスタであって、入力したシフトデータを列シフトレ
ジスタ群の最後段のシフトレジスタのシフトデータが一
巡する度に循環シフトさせる最前段のシフトレジスタ
と、前段のシフトレジスタのシフトデータが一巡する度
に自身のシフトデータを循環シフトさせ、または最後段
の場合には単にシフトさせる1または2以上のシフトレ
ジスタとからなる行シフトレジスタ群と、該行シフトレ
ジスタ群の各シフトレジスタのパラレル出力をデコード
する行デコーダと、該列デコーダのデコード結果と該行
デコーダのデコード結果に応じてアクセスされるメモリ
セルが選択されるメモリセルアレイとを備える。
【0017】さらに、好ましくは、本発明の半導体記憶
装置におけるプリデコーダとメインデコーダ、または、
列プリデコーダ、列デコーダ、行プリデコーダおよび行
デコーダが、入力信号の各ビットごとに当該ビット信号
またはこれを反転させたビットバー信号のいずれかを選
択した複数の組み合わせをそれぞれ入力とする複数の論
理積回路からなり、かつ、該入力信号の各ビットのビッ
ト信号を反転させてビットバー信号を生成する複数のイ
ンバータからなるインバータ群が該デコーダの近傍に配
置される。
【0018】以下、その作用について説明する。
【0019】上記構成により、アドレス信号がプリデコ
ーダでプリデコードされ、そのプリデコード結果がシフ
トレジスタ群の各シフトレジスタを介してメインデコー
ダでデコードされてメモリセルアレイのアクセスするメ
モリセルが選択されるので、このメモリセルへの読み出
し動作や書き込み動作が行われる。しかも、その後シフ
トレジスタ群の最前段のシフトレジスタにクロック信号
を送ると、このシフトレジスタのシフトデータが循環シ
フトされるので、メインデコーダがこのシフトレジスタ
のパラレル出力をデコードすることによりメモリセルア
レイの他の領域が選択される。そして、さらにクロック
信号を送ると、最前段のシフトレジスタのシフトデータ
が一巡し、順次後段のシフトレジスタのシフトデータも
循環シフトされるので、上記アドレス信号によってアク
セス可能なメモリセルアレイの全ての領域が順に選択さ
れて読み出しや書き込み動作を行うことができる。
【0020】したがって、本発明の半導体記憶装置によ
れば、シフトレジスタ群での各シフトレジスタの動作に
よって内部アドレス信号を自動的に生成できるので、高
速アクセス動作が可能となる。しかも、新たな内部アド
レス信号が生成される場合、メインデコーダの入力のみ
が変化するので、プリデコーダの入力まで変化すること
によるプリデコードに要する遅延時間と大量の充放電電
流の消費をなくすことができる。また、シフトレジスタ
群は、メインデコーダのデコード結果をシフトするので
はなく、プリデコーダのプリデコード結果をシフトする
ので、各シフトレジスタの段数を少なくすることができ
る。
【0021】なお、通常の半導体記憶装置は、アドレス
信号が列アドレス信号と行アドレス信号とに分けられて
デコードされ、これらのデコード結果によりマトリクス
状のメモリセルアレイからメモリセルが選択される。し
たがって、この場合には、列アドレス信号または行アド
レス信号のいずれかについて本発明を実施することによ
り、列アドレス信号または行アドレス信号を内部的に生
成することができ、これら列アドレス信号または行アド
レス信号によってアクセス可能なメモリセルアレイの領
域についてのみ高速アクセス動作が可能となる。
【0022】また、上記構成により、アドレス信号が列
アドレス信号と行アドレス信号とに分けられてデコード
され、これらのデコード結果に応じてマトリクス状のメ
モリセルアレイからメモリセルが選択される半導体記憶
装置の場合に、列シフトレジスタ群と行シフトレジスタ
群が連動して列アドレス信号と行アドレス信号の全ての
組み合わせを内部的に生成することができる。
【0023】したがって、本発明の半導体記憶装置によ
れば、内部的に列アドレス信号または行アドレス信号の
いずれかのみを生成するのではなく、これらの全ての組
み合わせからなる内部アドレス信号を生成するので、メ
モリセルアレイの全ての領域について高速アクセス動作
が可能となる。
【0024】さらに、上記構成により、各デコーダが入
力信号の本来の信号と反転信号とを用いてデコードを行
うものである場合に、この反転信号をデコーダの近傍に
設けたインバータ群によって生成するので、この反転信
号の信号線を配線するためのレイアウト面積を縮小する
ことができる。
【0025】なお、論理積回路は、実質的に論理積をと
って選択できればよいので、必ずしもANDゲートに限
定されるものではなく、NANDゲートやORゲートに
よって構成することもできる。
【0026】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
【0027】図1〜図8は本発明の第1実施形態を示す
ものであって、図1は半導体記憶装置の構成を示すブロ
ック図、図2は列プリデコーダと列シフトレジスタ群の
構成の一部を示すブロック図、図3は列プリデコーダと
列シフトレジスタ群の構成の残りの一部を示すブロック
図、図4は行プリデコーダと行シフトレジスタ群の構成
を示すブロック図、図5は列デコーダ/セレクタの列デ
コーダの構成を示すブロック図、図6は図5の列デコー
ダの具体的構成を示すブロック図、図7は行デコーダの
構成を示すブロック図、図8は半導体記憶装置の動作を
示すタイムチャートである。なお、図10〜図14に示
す従来例と同様の機能を有する構成部材には同じ番号を
付記する。
【0028】本実施形態の半導体記憶装置では、メモリ
セルアレイ1が19ビットのアドレス空間を有し、この
19ビットのアドレス信号A0〜A18によってアクセス
されるものとする。また、このアドレス信号A0〜A18
は、下位7ビットを列アドレス信号A0〜A6とし、上位
12ビットを行アドレス信号A7〜A18として分けられ
るものとする。
【0029】外部から入力された列アドレス信号A0〜
A6と行アドレス信号A7〜A18は、それぞれ列アドレス
入力バッファ2と行アドレス入力バッファ3に送られ
る。列アドレス入力バッファ2と行アドレス入力バッフ
ァ3は、インターフェースレベルの振幅の列アドレス信
号A0〜A6や行アドレス信号A7〜A18を内部論理振幅
の信号に変換・増幅するバッファ回路である。そして、
これらの列アドレス入力バッファ2と行アドレス入力バ
ッファ3は、変換・増幅した内部列アドレス信号A0〜
A6と内部行アドレス信号A7〜A18を出力すると共に、
これらの反転信号である反転信号A0バー〜A6バーと反
転信号A7バー〜A18バーも出力する。
【0030】上記内部列アドレス信号A0〜A6と反転信
号A0バー〜A6バーは、列プリデコーダ5に入力され
る。列プリデコーダ5は、7ビットの内部列アドレス信
号A0〜A6をさらに下位3ビットの内部列アドレス信号
A0〜A2と上位4ビットの内部列アドレス信号A3〜A6
とに分割して、それぞれを下位デコーダ5aと上位デコ
ーダ5bとによってデコードするプリデコーダである。
下位デコーダ5aは、図2に示すように、内部列アドレ
ス信号A0〜A2と反転信号A0バー〜A2バーのいずれか
をビットごとに選択してNANDゲートとインバータと
からなるANDゲート51にそれぞれ入力することによ
り、8ビットのデコード結果CA0〜CA7を得る回路で
あり、表1に示す真理値表により、
【0031】
【表1】
【0032】内部列アドレス信号A0〜A2の値に応じて
このデコード結果CA0〜CA7のいずれかのビットのみ
が常にHレベルとなる。なお、この表1では、Hレベル
を“1”、Lレベルを“0”の数値で表している。そし
て、以降の表でも同様である。
【0033】上位デコーダ5bは、図3に示すように、
内部列アドレス信号A3〜A6と反転信号A3バー〜A6バ
ーのいずれかをビットごとに選択してNANDゲートと
インバータとからなるANDゲート51にそれぞれ入力
することにより、16ビットのデコード結果CB0〜C
B15を得る回路であり、表2に示す真理値表により、
【0034】
【表2】
【0035】内部列アドレス信号A3〜A6の値に応じて
このデコード結果CB0〜CB15のいずれかのビットの
みが常にHレベルとなる。
【0036】上記列プリデコーダ5から出力されるデコ
ード結果CA0〜CA7,CB0〜CB15は、列シフトレ
ジスタ群13に入力される。列シフトレジスタ群13
は、デコード結果CA0〜CA7を入力する前段シフトレ
ジスタ13aと、デコード結果CB0〜CB15を入力す
る後段シフトレジスタ13bとからなる。前段シフトレ
ジスタ13aは、図2に示すように、8個のラッチ回路
52によって8段構成としたシフトレジスタであり、A
LE信号に基づいて列プリデコーダ5の下位デコーダ5
aが出力する8ビットのデコード結果CA0〜CA7をパ
ラレルに入力してシフトデータとすると共に、クロック
信号に従ってこのシフトデータを順に循環シフトさせる
ようになっている。後段シフトレジスタ13bは、図3
に示すように、16個のラッチ回路52によって16段
構成としたシフトレジスタであり、ALE信号に基づい
て列プリデコーダ5の上位デコーダ5bが出力する16
ビットのデコード結果CB0〜CB15をパラレルに入力
してシフトデータとすると共に、下位デコーダ5aが出
力するデコード結果CA7をインバータ53で反転させ
た信号に従ってこのシフトデータを順に循環シフトさせ
るようになっている。
【0037】内部行アドレス信号A7〜A18と反転信号
A7バー〜A18バーは、行プリデコーダ7に入力され
る。行プリデコーダ7は、12ビットの内部列アドレス
信号A7〜A12をさらに下位4ビットの内部行アドレス
信号A7〜A10と中位4ビットの内部行アドレス信号A1
1〜A14と上位4ビットの内部列アドレス信号A15〜A1
8とに分割して、それぞれを図4に示す下位デコーダ7
aと中位デコーダ7bと上位デコーダ7cとによってデ
コードするプリデコーダである。これら下位デコーダ7
aと中位デコーダ7bと上位デコーダ7cは、それぞれ
図3に示した上位デコーダ5bと同様に16個のAND
ゲート51によって16ビットのデコード結果RA0〜
RA15,RB0〜RB15,RC0〜RC15を得る回路であ
り、表3〜表5に示す真理値表により、
【0038】
【表3】
【0039】
【表4】
【0040】
【表5】
【0041】それぞれ内部列アドレス信号A7〜A10,
A11〜A14,A15〜A18の値に応じてこれらのデコード
結果RA0〜RA15,RB0〜RB15,RC0〜RC15の
それぞれいずれかのビットのみが常にHレベルとなる。
そして、この行プリデコーダ7からは、それぞれ16ビ
ットづつのデコード結果RA0〜RA15,RB0〜RB1
5,RC0〜RC15が出力される。
【0042】上記行プリデコーダ7から出力されるデコ
ード結果RA0〜RA15,RB0〜RB15,RC0〜RC1
5は、行シフトレジスタ群14に入力される。行シフト
レジスタ群14は、図4に示すように、デコード結果R
A0〜RA15を入力する前段シフトレジスタ14aと、
デコード結果RB0〜RB15を入力する中段シフトレジ
スタ14bと、デコード結果RC0〜RC15を入力する
後段シフトレジスタ14cとからなる。これら各段シフ
トレジスタ14a〜14cは、それぞれ16個のラッチ
回路52によって16段構成としたシフトレジスタであ
り、ALE信号に基づいて各デコード結果RA0〜RA1
5,RB0〜RB15,RC0〜RC15をパラレルに入力し
てシフトデータとする。また、前段シフトレジスタ14
aは、上記列シフトレジスタ群13の後段シフトレジス
タ13bが出力するデコード結果CB15をインバータ5
3で反転させた信号に従ってシフトデータを順に循環シ
フトさせると共に、中段シフトレジスタ14bと後段シ
フトレジスタ14cは、前段の前段シフトレジスタ14
aまたは中段シフトレジスタ14bが出力するデコード
結果RA15またはデコード結果Rb15をインバータ53
で反転させた信号に従ってシフトデータを順に循環シフ
トさせるようになっている。
【0043】上記列シフトレジスタ群13の各段シフト
レジスタ13a,13bがパラレルに出力するデコード
結果CA0〜CA7,CB0〜CB15は、列デコーダ/セ
レクタ6に入力される。列デコーダ/セレクタ6は、図
5に示す列デコーダ6aと図示しないセレクタとからな
る。列デコーダ6aは、図5に示すように、デコード結
果CAiとデコード結果CBjとを入力とし、CSeli+
8jを出力とするNANDゲートとインバータとからなる
ANDゲート51によって構成される。ただし、このA
NDゲート51は、添え字iを0〜7の範囲の整数と
し、添え字jを0〜15の範囲の整数として、これら添
え字i,jの全ての組み合わせについて設けられる。し
たがって、列デコーダ6aは、具体的には図6に示すよ
うに、ANDゲート51を127(=8×16)個設け
た回路からなる。そして、セレクタは、この列デコーダ
6aが出力するデコード結果CSel0〜CSel127に
応じて、メモリセルアレイ1の出力ビット線を選択す
る。
【0044】上記行シフトレジスタ群14の各段シフト
レジスタ14a〜14cがパラレルに出力するデコード
結果RA0〜RA15,RB0〜RB15,RC0〜RC15
は、行デコーダ8に入力される。行デコーダ8は、図7
に示すように、デコード結果RAi,RBj,RCkを入
力とし、WLi+16j+256kを出力とするNANDゲートと
インバータとからなるANDゲート51によって構成さ
れる。ただし、このANDゲート51は、各添え字i,
j,kをそれぞれ0〜15の範囲の整数として、これら
添え字i,j,kの全ての組み合わせについて4096
(=16×16×16)個設けられる。そして、この行
デコーダ8がデコード結果RA0〜RA15,RB0〜RB
15,RC0〜RC15に基づいていずれかのANDゲート
51の出力をHレベルとすることによりメモリセルアレ
イ1中のいずれか1本のワード線WLi+16j+256kが選択
される。また、列デコーダ/セレクタ6は、出力ビット
線を選択することにより、このワード線WLi+16j+256k
上のメモリセルを特定し、読み出し動作の場合には、こ
の特定したメモリセルのデータをセンスアンプ9で増幅
して出力バッファ10を介し外部のデータバス等に出力
することになる。
【0045】上記半導体記憶装置は、外部からのアドレ
ス信号A0〜A18の指定によるアクセスが完了した後
は、図8に示すように、時刻t1や時刻t2にクロック信
号を立ち上げることにより、列シフトレジスタ群13に
シフト動作を行わせる。すると、この列シフトレジスタ
群13の前段シフトレジスタ13aのシフトデータが循
環シフトされると共に,この前段シフトレジスタ13a
のシフトデータが一巡する度に後段シフトレジスタ13
bのシフトデータが1段づつ循環シフトされる。そし
て、この後段シフトレジスタ13bのシフトデータが一
巡すると、この一巡の度に行シフトレジスタ群14の前
段シフトレジスタ14aのシフトデータが1段づつ循環
シフトされる。また、中段シフトレジスタ14bと後段
シフトレジスタ14cのシフトデータも前段シフトレジ
スタ14aやこの中段シフトレジスタ14bのシフトデ
ータが一巡する度に循環シフトされる。なお、後段シフ
トレジスタ14cは、最後段であるため、循環シフトで
はなく単にシフト(論理シフト)させるだけであっても
よい。ただし、本実施形態のように、後段シフトレジス
タ14cの最後段のラッチ回路52の出力であるデコー
ド結果RC15も最前段のラッチ回路52に循環させるよ
うにしておけば、メモリセルアレイ1の最後のアドレス
のアクセスを終えると、最初のアドレスに戻ってアクセ
スを続行することができる。また、一巡する度に循環シ
フトさせるとは、前段のシフトデータが完全に一巡した
ときに限りその段のシフトデータを循環シフトさせる場
合に限らず、一巡する間のいずれかのタイミングで必ず
1回の循環シフトを行わせ、かつ、完全に一巡する間に
は2回以上の循環シフトは行わせないことを意味する。
【0046】この結果、本実施形態の半導体記憶装置
は、クロック信号に従って列シフトレジスタ群13と行
シフトレジスタ群14のシフトデータを循環シフトさせ
ることにより内部アドレスを順次自動的に生成できるの
で、外部からアドレス信号を入力することなく連続した
アドレスに順次アクセスを行う高速アクセス動作が可能
となる。しかも、列シフトレジスタ群13と行シフトレ
ジスタ群14の循環シフトによって列デコーダ/セレク
タ6と行デコーダ8の入力信号は変化するが、列プリデ
コーダ5や行プリデコーダ7の入力信号は変化しないの
で、これらの入力信号での充放電電流が消費されるのを
防ぎ、消費電力を低減することができる。そして、これ
ら列プリデコーダ5や行プリデコーダ7でのデコード動
作に要する遅延時間が不要となるので、この高速アクセ
ス動作をより高速化することもできる。また、列シフト
レジスタ群13や行シフトレジスタ群14は、列プリデ
コーダ5や行プリデコーダ7での中間的なデコード結果
をシフトデータとするので、シフト段数が少なくなり、
チップ上で占有するレイアウト面積も縮小することがで
きる。即ち、図14に示した従来例では、列シフトレジ
スタ11と行シフトレジスタ12のシフト段数は、それ
ぞれ128段と4096段になるのに対して、図1に示
す本実施形態の半導体記憶装置では、列シフトレジスタ
群13の前段シフトレジスタ13aと後段シフトレジス
タ13bが合計で24段(=8+16)となり、行シフ
トレジスタ群14の各段シフトレジスタ14a〜14c
が合計で48段(=16+16+16)となって、大幅
に段数を削減することができる。さらに、列シフトレジ
スタ群13や行シフトレジスタ群14のシフトデータと
なる列プリデコーダ5や行プリデコーダ7のデコード結
果は、列デコーダ/セレクタ6や行デコーダ8のデコー
ド結果に比べればビット数が十分に少ないので、不良セ
ルのアドレスをこの列プリデコーダ5や行プリデコーダ
7のデコード結果の形式で記憶しておけば、アドレスカ
ウンタを設けなくても、列シフトレジスタ群13や行シ
フトレジスタ群14の出力を用いて直接不良セルのアド
レスと比較することができる。ただし、この不良セルの
アドレスをアドレス信号A0〜A18の形式で記憶する場
合と比べると、多少記憶容量に無駄が生じる。
【0047】図9は本発明の第2実施形態を示すもので
あって、半導体記憶装置の構成を示すブロック図であ
る。なお、図1〜図8に示した第1実施形態と同様の機
能を有する構成部材には同じ番号を付記して説明を省略
する。
【0048】本実施形態の半導体記憶装置では、列アド
レス入力バッファ2と行アドレス入力バッファ3が列ア
ドレス信号A0〜A6と行アドレス信号A7〜A18だけを
出力し、反転信号A0バー〜A6バーと反転信号A7バー
〜A18バーを出力しないようになっている。また、列プ
リデコーダ5と行プリデコーダ7の近傍には、それぞれ
複数のインバータからなるインバータ群15とインバー
タ群16が設けられている。そして、列アドレス入力バ
ッファ2が出力する列アドレス信号A0〜A6は、このイ
ンバータ群15に入力され、ここでビットごとに反転さ
れて反転信号A0バー〜A6バーとして列プリデコーダ5
に送られる。また、行アドレス入力バッファ3が出力す
る行アドレス信号A7〜A18は、インバータ群16に入
力され、ここでビットごとに反転されて反転信号A7バ
ー〜A18バーとして行プリデコーダ7に送られる。
【0049】上記構成の半導体記憶装置によれば、列ア
ドレス入力バッファ2と行アドレス入力バッファ3は、
列アドレス信号A0〜A6と行アドレス信号A7〜A18の
みを出力するので、反転信号A0バー〜A6バーや反転信
号A7バー〜A18バーの信号線を配線する必要がなくな
り、この配線スペースの分だけレイアウト面積を縮小す
ることができる。また、列プリデコーダ5と行プリデコ
ーダ7は、近傍に設けたインバータ群15とインバータ
群16から反転信号A0バー〜A6バーと反転信号A7バ
ー〜A18バーによって第1実施形態の場合と同じ動作を
行うことができる。
【0050】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、プリデコーダの各デコード結果をシフトレジス
タ群の各シフトレジスタ上のシフトデータとするので、
メインデコーダのデコード結果をシフトデータとする場
合に比べて、シフトレジスタの段数を少なくすることが
できる。したがって、このシフトレジスタ群がチップ上
で占有するレイアウト面積を大きくなりすぎるのを避け
ることができる。
【0051】また、このシフトレジスタ群の各シフトレ
ジスタ上のシフトデータを循環シフトさせることにより
内部アドレス信号を生成するので、新たな内部アドレス
信号が生成された場合に、メインデコーダの入力信号の
みが変化する。したがって、プリデコーダの入力信号が
変化した場合に生じるデコード時間による遅延や充放電
電流の消費をなくして、メインデコーダでのデコード時
間の遅延と充放電電流の消費が生じるのみとするので、
高速アクセス動作をさらに高速化すると共に消費電力の
低減化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示すものであって、半
導体記憶装置の構成を示すブロック図である。
【図2】本発明の第1実施形態を示すものであって、列
プリデコーダと列シフトレジスタ群の構成の一部を示す
ブロック図である。
【図3】本発明の第1実施形態を示すものであって、列
プリデコーダと列シフトレジスタ群の構成の残りの一部
を示すブロック図である。
【図4】本発明の第1実施形態を示すものであって、行
プリデコーダと行シフトレジスタ群の構成を示すブロッ
ク図である。
【図5】本発明の第1実施形態を示すものであって、列
デコーダ/セレクタの列デコーダの構成を示すブロック
図である。
【図6】本発明の第1実施形態を示すものであって、図
5の列デコーダの具体的構成を示すブロック図である。
【図7】本発明の第1実施形態を示すものであって、行
デコーダの構成を示すブロック図である。
【図8】本発明の第1実施形態を示すものであって、半
導体記憶装置の動作を示すタイムチャートである。
【図9】本発明の第2実施形態を示すものであって、半
導体記憶装置の構成を示すブロック図である。
【図10】従来例を示すものであって、半導体記憶装置
の構成を示すブロック図である。
【図11】従来例を示すものであって、列プリデコーダ
の下位デコーダの構成を示すブロック図である。
【図12】従来例を示すものであって、列プリデコーダ
の上位デコーダの構成を示すブロック図である。
【図13】従来例を示すものであって、半導体記憶装置
の動作を示すタイムチャートである。
【図14】従来例を示すものであって、半導体記憶装置
の他の構成を示すブロック図である。
【符号の説明】
1 メモリセルアレイ 5 列プリデコーダ 6 列デコーダ/セレクタ 7 行プリデコーダ 8 行デコーダ 13 列シフトレジスタ群 14 行シフトレジスタ群 15 インバータ群 16 インバータ群

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 アドレス信号を複数ビットづつの複数の
    群に分割し、各群のアドレス信号をそれぞれデコードす
    るプリデコーダと、 該プリデコーダにおける各デコード結果をそれぞれパラ
    レルに入力する複数のシフトレジスタであって、入力し
    たシフトデータをクロック信号に従って循環シフトさせ
    る最前段のシフトレジスタと、前段のシフトレジスタの
    シフトデータが一巡するごとに自身のシフトデータを循
    環シフトさせ、または最後段の場合には単にシフトさせ
    る1または2以上のシフトレジスタとからなるシフトレ
    ジスタ群と、 該シフトレジスタ群の各シフトレジスタのパラレル出力
    をデコードするメインデコーダと、 該メインデコーダのデコード結果に応じてアクセスされ
    メモリセルが選択されるメモリセルアレイとを備えた
    半導体記憶装置。
  2. 【請求項2】 列アドレス信号を複数ビットづつの複数
    の群に分割し、各群のアドレス信号をそれぞれデコード
    する列プリデコーダと、 該列プリデコーダにおける各デコード結果をそれぞれパ
    ラレルに入力する複数のシフトレジスタであって、入力
    したシフトデータをクロック信号に従って循環シフトさ
    せる最前段のシフトレジスタと、前段のシフトレジスタ
    のシフトデータが一巡する度に自身のシフトデータを循
    環シフトさせる1または2以上のシフトレジスタとから
    なる列シフトレジスタ群と、 該列シフトレジスタ群の各シフトレジスタのパラレル出
    力をデコードする列デコーダと、 行アドレス信号を複数ビットづつの複数の群に分割し、
    各群のアドレス信号をそれぞれデコードする行プリデコ
    ーダと、 該行プリデコーダにおける各デコード結果をそれぞれパ
    ラレルに入力する複数のシフトレジスタであって、入力
    したシフトデータを列シフトレジスタ群の最後段のシフ
    トレジスタのシフトデータが一巡する度に循環シフトさ
    せる最前段のシフトレジスタと、前段のシフトレジスタ
    のシフトデータが一巡する度に自身のシフトデータを循
    環シフトさせ、または最後段の場合には単にシフトさせ
    る1または2以上のシフトレジスタとからなる行シフト
    レジスタ群と、 該行シフトレジスタ群の各シフトレジスタのパラレル出
    力をデコードする行デコーダと、 該列デコーダのデコード結果と該行デコーダのデコード
    結果に応じてアクセスされるメモリセルが選択されるメ
    モリセルアレイとを備えた半導体記憶装置。
  3. 【請求項3】 前記プリデコーダとメインデコーダ、ま
    たは、列プリデコーダ、列デコーダ、行プリデコーダお
    よび行デコーダ(以下単に「デコーダ」という)が、入
    力信号の各ビットごとに当該ビット信号またはこれを反
    転させたビットバー信号のいずれかを選択した複数の組
    み合わせをそれぞれ入力とする複数の論理積回路からな
    り、かつ、 該入力信号の各ビットのビット信号を反転させてビット
    バー信号を生成する複数のインバータからなるインバー
    タ群が該デコーダの近傍に配置された請求項1または2
    記載の半導体記憶装置。
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