JP3431740B2 - 半導体記憶装置 - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス信号をデ
コードしてメモリセルアレイへのアクセスを行う半導体
記憶装置に関する。
コードしてメモリセルアレイへのアクセスを行う半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサなどの動作速
度の上昇に伴い、以前にも増して半導体記憶装置の高速
化が要求されるようになって来ている。この半導体記憶
装置を高速化するためには、通常のランダムアクセス時
のアクセス速度を高速化することも重要であるが、この
ような高速化には物理的な限界がある。そこで、例えば
バーストモードと称される高速アクセス動作モードを設
けることにより、連続したアドレスを高速にアクセスで
きるようにした半導体記憶装置が開発されている。
度の上昇に伴い、以前にも増して半導体記憶装置の高速
化が要求されるようになって来ている。この半導体記憶
装置を高速化するためには、通常のランダムアクセス時
のアクセス速度を高速化することも重要であるが、この
ような高速化には物理的な限界がある。そこで、例えば
バーストモードと称される高速アクセス動作モードを設
けることにより、連続したアドレスを高速にアクセスで
きるようにした半導体記憶装置が開発されている。
【０００３】上記バーストモードを備えた従来の半導体
記憶装置の構成例を図１０に示す。ここで、この半導体
記憶装置のメモリセルアレイ１は、１９ビットのアドレ
ス信号Ａ0〜Ａ18によってアクセスされるものとする。
また、このアドレス信号Ａ0〜Ａ18は、下位７ビットを
列アドレス信号Ａ0〜Ａ6とし、上位１２ビットを行アド
レス信号Ａ7〜Ａ18として分けられるものとする。
記憶装置の構成例を図１０に示す。ここで、この半導体
記憶装置のメモリセルアレイ１は、１９ビットのアドレ
ス信号Ａ0〜Ａ18によってアクセスされるものとする。
また、このアドレス信号Ａ0〜Ａ18は、下位７ビットを
列アドレス信号Ａ0〜Ａ6とし、上位１２ビットを行アド
レス信号Ａ7〜Ａ18として分けられるものとする。
【０００４】外部から入力された列アドレス信号Ａ0〜
Ａ6と行アドレス信号Ａ7〜Ａ18は、それぞれ列アドレス
入力バッファ２と行アドレス入力バッファ３を介して同
じラッチ・カウンタ４に送られ、ＡＬＥ[Address Load
Enable]信号がＨレベル（高電圧レベル）からＬレベル
（低電圧レベル）に遷移した時にこのラッチ・カウンタ
４にロードされる。ラッチ・カウンタ４は、１９ビット
のカウンタであり、ＡＬＥ信号に基づいて下位７ビット
に列アドレス信号Ａ0〜Ａ6をロードすると共に、上位１
２ビットに行アドレス信号Ａ7〜Ａ18をロードし、これ
らのアドレス信号Ａ0〜Ａ18を初期値としてクロック信
号に従いカウントを行うアドレスカウンタである。そし
て、このカウント結果のうちの下位７ビットを内部列ア
ドレス信号Ａ0〜Ａ6として出力すると共に、上位１２ビ
ットを内部行アドレス信号Ａ7〜Ａ18として出力する。
また、このラッチ・カウンタ４は、これら内部列アドレ
ス信号Ａ0〜Ａ6と内部行アドレス信号Ａ7〜Ａ18に加え
て、これらの反転信号である反転信号Ａ0バー〜Ａ6バー
と反転信号Ａ7バー〜Ａ18バーも出力するようになって
いる。
Ａ6と行アドレス信号Ａ7〜Ａ18は、それぞれ列アドレス
入力バッファ２と行アドレス入力バッファ３を介して同
じラッチ・カウンタ４に送られ、ＡＬＥ[Address Load
Enable]信号がＨレベル（高電圧レベル）からＬレベル
（低電圧レベル）に遷移した時にこのラッチ・カウンタ
４にロードされる。ラッチ・カウンタ４は、１９ビット
のカウンタであり、ＡＬＥ信号に基づいて下位７ビット
に列アドレス信号Ａ0〜Ａ6をロードすると共に、上位１
２ビットに行アドレス信号Ａ7〜Ａ18をロードし、これ
らのアドレス信号Ａ0〜Ａ18を初期値としてクロック信
号に従いカウントを行うアドレスカウンタである。そし
て、このカウント結果のうちの下位７ビットを内部列ア
ドレス信号Ａ0〜Ａ6として出力すると共に、上位１２ビ
ットを内部行アドレス信号Ａ7〜Ａ18として出力する。
また、このラッチ・カウンタ４は、これら内部列アドレ
ス信号Ａ0〜Ａ6と内部行アドレス信号Ａ7〜Ａ18に加え
て、これらの反転信号である反転信号Ａ0バー〜Ａ6バー
と反転信号Ａ7バー〜Ａ18バーも出力するようになって
いる。
【０００５】内部列アドレス信号Ａ0〜Ａ6と反転信号Ａ
0バー〜Ａ6バーは、列プリデコーダ５に入力される。列
プリデコーダ５は、７ビットの内部列アドレス信号Ａ0
〜Ａ6をさらに下位３ビットの内部列アドレス信号Ａ0〜
Ａ2と上位４ビットの内部列アドレス信号Ａ3〜Ａ6とに
分割して、それぞれを図１１に示す下位デコーダ５ａと
図１２に示す上位デコーダ５ｂでデコードするプリデコ
ーダである。即ち、下位３ビットの内部列アドレス信号
Ａ0〜Ａ2と反転信号Ａ0バー〜Ａ2バーは、図１１に示す
下位デコーダ５ａによってデコードされて、いずれかの
ビットのみがＨレベルとなる８ビット（＝２3）のデコ
ード結果ＣＡ0〜ＣＡ7が出力される。また、上位４ビッ
トの内部列アドレス信号Ａ3〜Ａ6と反転信号Ａ3バー〜
Ａ6バーは、図１２に示す上位デコーダ５ｂによってデ
コードされて、いずれかのビットのみがＨレベルとなる
１６ビット（＝２4）のデコード結果ＣＢ0〜ＣＢ15が出
力される。そして、これらのデコード結果ＣＡ0〜ＣＡ
7，ＣＢ0〜ＣＢ15が列デコーダ／セレクタ６に入力され
る。
0バー〜Ａ6バーは、列プリデコーダ５に入力される。列
プリデコーダ５は、７ビットの内部列アドレス信号Ａ0
〜Ａ6をさらに下位３ビットの内部列アドレス信号Ａ0〜
Ａ2と上位４ビットの内部列アドレス信号Ａ3〜Ａ6とに
分割して、それぞれを図１１に示す下位デコーダ５ａと
図１２に示す上位デコーダ５ｂでデコードするプリデコ
ーダである。即ち、下位３ビットの内部列アドレス信号
Ａ0〜Ａ2と反転信号Ａ0バー〜Ａ2バーは、図１１に示す
下位デコーダ５ａによってデコードされて、いずれかの
ビットのみがＨレベルとなる８ビット（＝２3）のデコ
ード結果ＣＡ0〜ＣＡ7が出力される。また、上位４ビッ
トの内部列アドレス信号Ａ3〜Ａ6と反転信号Ａ3バー〜
Ａ6バーは、図１２に示す上位デコーダ５ｂによってデ
コードされて、いずれかのビットのみがＨレベルとなる
１６ビット（＝２4）のデコード結果ＣＢ0〜ＣＢ15が出
力される。そして、これらのデコード結果ＣＡ0〜ＣＡ
7，ＣＢ0〜ＣＢ15が列デコーダ／セレクタ６に入力され
る。
【０００６】内部行アドレス信号Ａ7〜Ａ18と反転信号
Ａ7バー〜Ａ18バーは、行プリデコーダ７に入力され
る。行プリデコーダ７は、１２ビットの内部列アドレス
信号Ａ7〜Ａ12をさらに下位４ビットの内部行アドレス
信号Ａ7〜Ａ10と中位４ビットの内部行アドレス信号Ａ1
1〜Ａ14と上位４ビットの内部列アドレス信号Ａ15〜Ａ1
8とに分割して、それぞれを図１２に示したものと同様
の構成の下位デコーダと中位デコーダと上位デコーダと
によってデコードするプリデコーダである。したがっ
て、この行プリデコーダ７からは、それぞれ１６ビット
づつのデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，Ｒ
Ｃ0〜ＲＣ15が出力される。そして、これらのデコード
結果が行デコーダ８でさらにデコードされて、メモリセ
ルアレイ１中のいずれか１本のワード線ＷＬiが選択さ
れる。
Ａ7バー〜Ａ18バーは、行プリデコーダ７に入力され
る。行プリデコーダ７は、１２ビットの内部列アドレス
信号Ａ7〜Ａ12をさらに下位４ビットの内部行アドレス
信号Ａ7〜Ａ10と中位４ビットの内部行アドレス信号Ａ1
1〜Ａ14と上位４ビットの内部列アドレス信号Ａ15〜Ａ1
8とに分割して、それぞれを図１２に示したものと同様
の構成の下位デコーダと中位デコーダと上位デコーダと
によってデコードするプリデコーダである。したがっ
て、この行プリデコーダ７からは、それぞれ１６ビット
づつのデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，Ｒ
Ｃ0〜ＲＣ15が出力される。そして、これらのデコード
結果が行デコーダ８でさらにデコードされて、メモリセ
ルアレイ１中のいずれか１本のワード線ＷＬiが選択さ
れる。
【０００７】上記列デコーダ／セレクタ６は、列プリデ
コーダ５が出力するデコード結果をさらにデコードして
メモリセルアレイ１上のいずれかのビット線を選択し、
上記ワード線ＷＬiとこのビット線とで特定されるメモ
リセルへのアクセスを行う。即ち、読み出し動作の場合
には、この選択したメモリセルのデータをセンスアンプ
９で増幅して出力バッファ１０を介し外部のデータバス
等に出力する。
コーダ５が出力するデコード結果をさらにデコードして
メモリセルアレイ１上のいずれかのビット線を選択し、
上記ワード線ＷＬiとこのビット線とで特定されるメモ
リセルへのアクセスを行う。即ち、読み出し動作の場合
には、この選択したメモリセルのデータをセンスアンプ
９で増幅して出力バッファ１０を介し外部のデータバス
等に出力する。
【０００８】上記外部からのアドレス信号Ａ0〜Ａ18の
指定によるアクセスが完了した後は、図１３に示すよう
に、時刻ｔ11や時刻ｔ12にクロック信号を立ち上げるこ
とにより、ラッチ・カウンタ４にカウント動作を行わせ
る。すると、このラッチ・カウンタ４は、先に指定した
アドレス信号Ａ0〜Ａ18を初期値として順次カウントを
行い、通常は下位の内部列アドレス信号Ａ0〜Ａ6から変
化するので、列プリデコーダ５がこれをデコードしてデ
コード結果ＣＡ0〜ＣＡ7のＨレベルとなるビットを順に
変化させる。そして、これが一巡する度にデコード結果
ＣＢ0〜ＣＢ15のＨレベルとなるビットも順に変化させ
る。したがって、列デコーダ／セレクタ６は、このデコ
ード結果ＣＡ0〜ＣＡ7やデコード結果ＣＢ0〜ＣＢ15を
デコードして順にメモリセルアレイ１の別のメモリセル
を選択しアクセスを行う。また、クロック信号をさらに
続けて入力すると、ラッチ・カウンタ４の上位の内部行
アドレス信号Ａ7〜Ａ18も変化することになるので、行
プリデコーダ７と行デコーダ８がデコード動作を行うこ
とにより、ワード線ＷＬiの選択を順に切り換える。
指定によるアクセスが完了した後は、図１３に示すよう
に、時刻ｔ11や時刻ｔ12にクロック信号を立ち上げるこ
とにより、ラッチ・カウンタ４にカウント動作を行わせ
る。すると、このラッチ・カウンタ４は、先に指定した
アドレス信号Ａ0〜Ａ18を初期値として順次カウントを
行い、通常は下位の内部列アドレス信号Ａ0〜Ａ6から変
化するので、列プリデコーダ５がこれをデコードしてデ
コード結果ＣＡ0〜ＣＡ7のＨレベルとなるビットを順に
変化させる。そして、これが一巡する度にデコード結果
ＣＢ0〜ＣＢ15のＨレベルとなるビットも順に変化させ
る。したがって、列デコーダ／セレクタ６は、このデコ
ード結果ＣＡ0〜ＣＡ7やデコード結果ＣＢ0〜ＣＢ15を
デコードして順にメモリセルアレイ１の別のメモリセル
を選択しアクセスを行う。また、クロック信号をさらに
続けて入力すると、ラッチ・カウンタ４の上位の内部行
アドレス信号Ａ7〜Ａ18も変化することになるので、行
プリデコーダ７と行デコーダ８がデコード動作を行うこ
とにより、ワード線ＷＬiの選択を順に切り換える。
【０００９】この結果、上記半導体記憶装置は、内部的
に生成したクロック信号をラッチ・カウンタ４に送るこ
とにより、メモリセルアレイ１の連続するアドレスに順
にアクセスを行うことができる。
に生成したクロック信号をラッチ・カウンタ４に送るこ
とにより、メモリセルアレイ１の連続するアドレスに順
にアクセスを行うことができる。
【００１０】
【発明が解決しようとする課題】ところが、上記のよう
にラッチ・カウンタ４によってアドレス信号Ａ0〜Ａ18
のカウントを行うと、内部列アドレス信号Ａ0〜Ａ6や、
場合によっては内部行アドレス信号Ａ7〜Ａ18も変化す
るので、列デコーダ／セレクタ６や行デコーダ８だけで
なく、列プリデコーダ５や行プリデコーダ７もデコード
動作を行うことになる。このため、従来の半導体記憶装
置は、列プリデコーダ５や行プリデコーダ７がプリデコ
ードを行う際に生じる遅延時間がアクセスの高速化の妨
げになると共に、これら列プリデコーダ５や行プリデコ
ーダ７の動作時に大きな充放電電流が流れるために消費
電力が大きくなるという問題が生じていた。
にラッチ・カウンタ４によってアドレス信号Ａ0〜Ａ18
のカウントを行うと、内部列アドレス信号Ａ0〜Ａ6や、
場合によっては内部行アドレス信号Ａ7〜Ａ18も変化す
るので、列デコーダ／セレクタ６や行デコーダ８だけで
なく、列プリデコーダ５や行プリデコーダ７もデコード
動作を行うことになる。このため、従来の半導体記憶装
置は、列プリデコーダ５や行プリデコーダ７がプリデコ
ードを行う際に生じる遅延時間がアクセスの高速化の妨
げになると共に、これら列プリデコーダ５や行プリデコ
ーダ７の動作時に大きな充放電電流が流れるために消費
電力が大きくなるという問題が生じていた。
【００１１】また、上記問題を解決するために、シフト
レジスタを用いた半導体記憶装置も従来から開発されて
いた（特開平６−２７５０７３号公報）。この半導体記
憶装置は、図１４に示すように、ラッチ・カウンタ４を
無くし、列デコーダ／セレクタ６に列シフトレジスタ１
１を設けると共に、行デコーダ８に行シフトレジスタ１
２を設けている。列シフトレジスタ１１は、ＡＬＥ信号
に基づいて列デコーダ／セレクタ６のデコード結果をパ
ラレルに入力すると共に、クロック信号に従ってこのシ
フトデータを循環シフトさせるものである。また、行シ
フトレジスタ１２は、ＡＬＥ信号に基づいて行デコーダ
８のデコード結果をパラレルに入力すると共に、このシ
フトデータを列シフトレジスタ１１のシフトデータが一
巡する度に循環シフトさせるものである。
レジスタを用いた半導体記憶装置も従来から開発されて
いた（特開平６−２７５０７３号公報）。この半導体記
憶装置は、図１４に示すように、ラッチ・カウンタ４を
無くし、列デコーダ／セレクタ６に列シフトレジスタ１
１を設けると共に、行デコーダ８に行シフトレジスタ１
２を設けている。列シフトレジスタ１１は、ＡＬＥ信号
に基づいて列デコーダ／セレクタ６のデコード結果をパ
ラレルに入力すると共に、クロック信号に従ってこのシ
フトデータを循環シフトさせるものである。また、行シ
フトレジスタ１２は、ＡＬＥ信号に基づいて行デコーダ
８のデコード結果をパラレルに入力すると共に、このシ
フトデータを列シフトレジスタ１１のシフトデータが一
巡する度に循環シフトさせるものである。
【００１２】したがって、この半導体記憶装置は、列プ
リデコーダ５と列デコーダ／セレクタ６や行プリデコー
ダ７と行デコーダ８が一旦アドレス信号Ａ0〜Ａ18のデ
コードを行うと、以降はこのデコード動作を行うことな
く列シフトレジスタ１１と行シフトレジスタ１２がシフ
ト動作を行うだけで直ちにメモリセルアレイ１の連続す
るアドレスに順にアクセスできるので、列プリデコーダ
５や行プリデコーダ７での遅延時間がアクセスの高速化
を妨げたり消費電力を増大させるのを防止することがで
きる。
リデコーダ５と列デコーダ／セレクタ６や行プリデコー
ダ７と行デコーダ８が一旦アドレス信号Ａ0〜Ａ18のデ
コードを行うと、以降はこのデコード動作を行うことな
く列シフトレジスタ１１と行シフトレジスタ１２がシフ
ト動作を行うだけで直ちにメモリセルアレイ１の連続す
るアドレスに順にアクセスできるので、列プリデコーダ
５や行プリデコーダ７での遅延時間がアクセスの高速化
を妨げたり消費電力を増大させるのを防止することがで
きる。
【００１３】しかし、このような半導体記憶装置では、
例えば図１４に示すものの場合、列シフトレジスタ１１
のシフト段数が１２８（＝２7）段となり、行シフトレ
ジスタ１２のシフト段数は４０９６（＝２12）段にもな
るので、極めて大きい段数のシフトレジスタを設ける必
要があり、これらのシフトレジスタがチップ上で占有す
るレイアウト面積が大きくなりすぎるという問題があっ
た。
例えば図１４に示すものの場合、列シフトレジスタ１１
のシフト段数が１２８（＝２7）段となり、行シフトレ
ジスタ１２のシフト段数は４０９６（＝２12）段にもな
るので、極めて大きい段数のシフトレジスタを設ける必
要があり、これらのシフトレジスタがチップ上で占有す
るレイアウト面積が大きくなりすぎるという問題があっ
た。
【００１４】しかも、特開平６−２７５０７３号公報で
も言及しているように、不良セルのアドレスに対するア
クセスを冗長セルで代替させるようにした不良セルの救
済機構を設ける場合には、列シフトレジスタ１１や行シ
フトレジスタ１２でのシフト動作と同時に、アドレスカ
ウンタでもカウント動作を行わせて、自動生成したアド
レスが不良セルのものであるかどうかを検出する必要が
生じ、不良セルの検出のためだけにアドレスカウンタを
設ける必要があるという問題もあった。
も言及しているように、不良セルのアドレスに対するア
クセスを冗長セルで代替させるようにした不良セルの救
済機構を設ける場合には、列シフトレジスタ１１や行シ
フトレジスタ１２でのシフト動作と同時に、アドレスカ
ウンタでもカウント動作を行わせて、自動生成したアド
レスが不良セルのものであるかどうかを検出する必要が
生じ、不良セルの検出のためだけにアドレスカウンタを
設ける必要があるという問題もあった。
【００１５】本発明は、上記従来の問題を解決するもの
で、プリデコードの結果をシフトレジスタでシフトする
ことにより、このシフトレジスタのシフト段数を少なく
すると共に、プリデコードに要する時間を省き消費電力
を低減することができる半導体記憶装置を提供すること
を目的とする。
で、プリデコードの結果をシフトレジスタでシフトする
ことにより、このシフトレジスタのシフト段数を少なく
すると共に、プリデコードに要する時間を省き消費電力
を低減することができる半導体記憶装置を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス信号を複数ビットづつの複数の群に分割
し、各群のアドレス信号をそれぞれデコードするプリデ
コーダと、該プリデコーダにおける各デコード結果をそ
れぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡するごとに自身のシフト
データを循環シフトさせ、または最後段の場合には単に
シフトさせる１または２以上のシフトレジスタとからな
るシフトレジスタ群と、該シフトレジスタ群の各シフト
レジスタのパラレル出力をデコードするメインデコーダ
と、該メインデコーダのデコード結果に応じてアクセス
されるメモリセルが選択されるメモリセルアレイとを備
えたものであり、そのことにより上記目的が達成され
る。また、好ましくは、本発明の半導体記憶装置は、列
アドレス信号を複数ビットづつの複数の群に分割し、各
群のアドレス信号をそれぞれデコードする列プリデコー
ダと、該列プリデコーダにおける各デコード結果をそれ
ぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡する度に自身のシフトデ
ータを循環シフトさせる１または２以上のシフトレジス
タとからなる列シフトレジスタ群と、該列シフトレジス
タ群の各シフトレジスタのパラレル出力をデコードする
列デコーダと、行アドレス信号を複数ビットづつの複数
の群に分割し、各群のアドレス信号をそれぞれデコード
する行プリデコーダと、該行プリデコーダにおける各デ
コード結果をそれぞれパラレルに入力する複数のシフト
レジスタであって、入力したシフトデータを列シフトレ
ジスタ群の最後段のシフトレジスタのシフトデータが一
巡する度に循環シフトさせる最前段のシフトレジスタ
と、前段のシフトレジスタのシフトデータが一巡する度
に自身のシフトデータを循環シフトさせ、または最後段
の場合には単にシフトさせる１または２以上のシフトレ
ジスタとからなる行シフトレジスタ群と、該行シフトレ
ジスタ群の各シフトレジスタのパラレル出力をデコード
する行デコーダと、該列デコーダのデコード結果と該行
デコーダのデコード結果に応じてアクセスされるメモリ
セルが選択されるメモリセルアレイとを備える。
は、アドレス信号を複数ビットづつの複数の群に分割
し、各群のアドレス信号をそれぞれデコードするプリデ
コーダと、該プリデコーダにおける各デコード結果をそ
れぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡するごとに自身のシフト
データを循環シフトさせ、または最後段の場合には単に
シフトさせる１または２以上のシフトレジスタとからな
るシフトレジスタ群と、該シフトレジスタ群の各シフト
レジスタのパラレル出力をデコードするメインデコーダ
と、該メインデコーダのデコード結果に応じてアクセス
されるメモリセルが選択されるメモリセルアレイとを備
えたものであり、そのことにより上記目的が達成され
る。また、好ましくは、本発明の半導体記憶装置は、列
アドレス信号を複数ビットづつの複数の群に分割し、各
群のアドレス信号をそれぞれデコードする列プリデコー
ダと、該列プリデコーダにおける各デコード結果をそれ
ぞれパラレルに入力する複数のシフトレジスタであっ
て、入力したシフトデータをクロック信号に従って循環
シフトさせる最前段のシフトレジスタと、前段のシフト
レジスタのシフトデータが一巡する度に自身のシフトデ
ータを循環シフトさせる１または２以上のシフトレジス
タとからなる列シフトレジスタ群と、該列シフトレジス
タ群の各シフトレジスタのパラレル出力をデコードする
列デコーダと、行アドレス信号を複数ビットづつの複数
の群に分割し、各群のアドレス信号をそれぞれデコード
する行プリデコーダと、該行プリデコーダにおける各デ
コード結果をそれぞれパラレルに入力する複数のシフト
レジスタであって、入力したシフトデータを列シフトレ
ジスタ群の最後段のシフトレジスタのシフトデータが一
巡する度に循環シフトさせる最前段のシフトレジスタ
と、前段のシフトレジスタのシフトデータが一巡する度
に自身のシフトデータを循環シフトさせ、または最後段
の場合には単にシフトさせる１または２以上のシフトレ
ジスタとからなる行シフトレジスタ群と、該行シフトレ
ジスタ群の各シフトレジスタのパラレル出力をデコード
する行デコーダと、該列デコーダのデコード結果と該行
デコーダのデコード結果に応じてアクセスされるメモリ
セルが選択されるメモリセルアレイとを備える。
【００１７】さらに、好ましくは、本発明の半導体記憶
装置におけるプリデコーダとメインデコーダ、または、
列プリデコーダ、列デコーダ、行プリデコーダおよび行
デコーダが、入力信号の各ビットごとに当該ビット信号
またはこれを反転させたビットバー信号のいずれかを選
択した複数の組み合わせをそれぞれ入力とする複数の論
理積回路からなり、かつ、該入力信号の各ビットのビッ
ト信号を反転させてビットバー信号を生成する複数のイ
ンバータからなるインバータ群が該デコーダの近傍に配
置される。
装置におけるプリデコーダとメインデコーダ、または、
列プリデコーダ、列デコーダ、行プリデコーダおよび行
デコーダが、入力信号の各ビットごとに当該ビット信号
またはこれを反転させたビットバー信号のいずれかを選
択した複数の組み合わせをそれぞれ入力とする複数の論
理積回路からなり、かつ、該入力信号の各ビットのビッ
ト信号を反転させてビットバー信号を生成する複数のイ
ンバータからなるインバータ群が該デコーダの近傍に配
置される。
【００１８】以下、その作用について説明する。
【００１９】上記構成により、アドレス信号がプリデコ
ーダでプリデコードされ、そのプリデコード結果がシフ
トレジスタ群の各シフトレジスタを介してメインデコー
ダでデコードされてメモリセルアレイのアクセスするメ
モリセルが選択されるので、このメモリセルへの読み出
し動作や書き込み動作が行われる。しかも、その後シフ
トレジスタ群の最前段のシフトレジスタにクロック信号
を送ると、このシフトレジスタのシフトデータが循環シ
フトされるので、メインデコーダがこのシフトレジスタ
のパラレル出力をデコードすることによりメモリセルア
レイの他の領域が選択される。そして、さらにクロック
信号を送ると、最前段のシフトレジスタのシフトデータ
が一巡し、順次後段のシフトレジスタのシフトデータも
循環シフトされるので、上記アドレス信号によってアク
セス可能なメモリセルアレイの全ての領域が順に選択さ
れて読み出しや書き込み動作を行うことができる。
ーダでプリデコードされ、そのプリデコード結果がシフ
トレジスタ群の各シフトレジスタを介してメインデコー
ダでデコードされてメモリセルアレイのアクセスするメ
モリセルが選択されるので、このメモリセルへの読み出
し動作や書き込み動作が行われる。しかも、その後シフ
トレジスタ群の最前段のシフトレジスタにクロック信号
を送ると、このシフトレジスタのシフトデータが循環シ
フトされるので、メインデコーダがこのシフトレジスタ
のパラレル出力をデコードすることによりメモリセルア
レイの他の領域が選択される。そして、さらにクロック
信号を送ると、最前段のシフトレジスタのシフトデータ
が一巡し、順次後段のシフトレジスタのシフトデータも
循環シフトされるので、上記アドレス信号によってアク
セス可能なメモリセルアレイの全ての領域が順に選択さ
れて読み出しや書き込み動作を行うことができる。
【００２０】したがって、本発明の半導体記憶装置によ
れば、シフトレジスタ群での各シフトレジスタの動作に
よって内部アドレス信号を自動的に生成できるので、高
速アクセス動作が可能となる。しかも、新たな内部アド
レス信号が生成される場合、メインデコーダの入力のみ
が変化するので、プリデコーダの入力まで変化すること
によるプリデコードに要する遅延時間と大量の充放電電
流の消費をなくすことができる。また、シフトレジスタ
群は、メインデコーダのデコード結果をシフトするので
はなく、プリデコーダのプリデコード結果をシフトする
ので、各シフトレジスタの段数を少なくすることができ
る。
れば、シフトレジスタ群での各シフトレジスタの動作に
よって内部アドレス信号を自動的に生成できるので、高
速アクセス動作が可能となる。しかも、新たな内部アド
レス信号が生成される場合、メインデコーダの入力のみ
が変化するので、プリデコーダの入力まで変化すること
によるプリデコードに要する遅延時間と大量の充放電電
流の消費をなくすことができる。また、シフトレジスタ
群は、メインデコーダのデコード結果をシフトするので
はなく、プリデコーダのプリデコード結果をシフトする
ので、各シフトレジスタの段数を少なくすることができ
る。
【００２１】なお、通常の半導体記憶装置は、アドレス
信号が列アドレス信号と行アドレス信号とに分けられて
デコードされ、これらのデコード結果によりマトリクス
状のメモリセルアレイからメモリセルが選択される。し
たがって、この場合には、列アドレス信号または行アド
レス信号のいずれかについて本発明を実施することによ
り、列アドレス信号または行アドレス信号を内部的に生
成することができ、これら列アドレス信号または行アド
レス信号によってアクセス可能なメモリセルアレイの領
域についてのみ高速アクセス動作が可能となる。
信号が列アドレス信号と行アドレス信号とに分けられて
デコードされ、これらのデコード結果によりマトリクス
状のメモリセルアレイからメモリセルが選択される。し
たがって、この場合には、列アドレス信号または行アド
レス信号のいずれかについて本発明を実施することによ
り、列アドレス信号または行アドレス信号を内部的に生
成することができ、これら列アドレス信号または行アド
レス信号によってアクセス可能なメモリセルアレイの領
域についてのみ高速アクセス動作が可能となる。
【００２２】また、上記構成により、アドレス信号が列
アドレス信号と行アドレス信号とに分けられてデコード
され、これらのデコード結果に応じてマトリクス状のメ
モリセルアレイからメモリセルが選択される半導体記憶
装置の場合に、列シフトレジスタ群と行シフトレジスタ
群が連動して列アドレス信号と行アドレス信号の全ての
組み合わせを内部的に生成することができる。
アドレス信号と行アドレス信号とに分けられてデコード
され、これらのデコード結果に応じてマトリクス状のメ
モリセルアレイからメモリセルが選択される半導体記憶
装置の場合に、列シフトレジスタ群と行シフトレジスタ
群が連動して列アドレス信号と行アドレス信号の全ての
組み合わせを内部的に生成することができる。
【００２３】したがって、本発明の半導体記憶装置によ
れば、内部的に列アドレス信号または行アドレス信号の
いずれかのみを生成するのではなく、これらの全ての組
み合わせからなる内部アドレス信号を生成するので、メ
モリセルアレイの全ての領域について高速アクセス動作
が可能となる。
れば、内部的に列アドレス信号または行アドレス信号の
いずれかのみを生成するのではなく、これらの全ての組
み合わせからなる内部アドレス信号を生成するので、メ
モリセルアレイの全ての領域について高速アクセス動作
が可能となる。
【００２４】さらに、上記構成により、各デコーダが入
力信号の本来の信号と反転信号とを用いてデコードを行
うものである場合に、この反転信号をデコーダの近傍に
設けたインバータ群によって生成するので、この反転信
号の信号線を配線するためのレイアウト面積を縮小する
ことができる。
力信号の本来の信号と反転信号とを用いてデコードを行
うものである場合に、この反転信号をデコーダの近傍に
設けたインバータ群によって生成するので、この反転信
号の信号線を配線するためのレイアウト面積を縮小する
ことができる。
【００２５】なお、論理積回路は、実質的に論理積をと
って選択できればよいので、必ずしもＡＮＤゲートに限
定されるものではなく、ＮＡＮＤゲートやＯＲゲートに
よって構成することもできる。
って選択できればよいので、必ずしもＡＮＤゲートに限
定されるものではなく、ＮＡＮＤゲートやＯＲゲートに
よって構成することもできる。
【００２６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２７】図１〜図８は本発明の第１実施形態を示す
ものであって、図１は半導体記憶装置の構成を示すブロ
ック図、図２は列プリデコーダと列シフトレジスタ群の
構成の一部を示すブロック図、図３は列プリデコーダと
列シフトレジスタ群の構成の残りの一部を示すブロック
図、図４は行プリデコーダと行シフトレジスタ群の構成
を示すブロック図、図５は列デコーダ／セレクタの列デ
コーダの構成を示すブロック図、図６は図５の列デコー
ダの具体的構成を示すブロック図、図７は行デコーダの
構成を示すブロック図、図８は半導体記憶装置の動作を
示すタイムチャートである。なお、図１０〜図１４に示
す従来例と同様の機能を有する構成部材には同じ番号を
付記する。
ものであって、図１は半導体記憶装置の構成を示すブロ
ック図、図２は列プリデコーダと列シフトレジスタ群の
構成の一部を示すブロック図、図３は列プリデコーダと
列シフトレジスタ群の構成の残りの一部を示すブロック
図、図４は行プリデコーダと行シフトレジスタ群の構成
を示すブロック図、図５は列デコーダ／セレクタの列デ
コーダの構成を示すブロック図、図６は図５の列デコー
ダの具体的構成を示すブロック図、図７は行デコーダの
構成を示すブロック図、図８は半導体記憶装置の動作を
示すタイムチャートである。なお、図１０〜図１４に示
す従来例と同様の機能を有する構成部材には同じ番号を
付記する。
【００２８】本実施形態の半導体記憶装置では、メモリ
セルアレイ１が１９ビットのアドレス空間を有し、この
１９ビットのアドレス信号Ａ0〜Ａ18によってアクセス
されるものとする。また、このアドレス信号Ａ0〜Ａ18
は、下位７ビットを列アドレス信号Ａ0〜Ａ6とし、上位
１２ビットを行アドレス信号Ａ7〜Ａ18として分けられ
るものとする。
セルアレイ１が１９ビットのアドレス空間を有し、この
１９ビットのアドレス信号Ａ0〜Ａ18によってアクセス
されるものとする。また、このアドレス信号Ａ0〜Ａ18
は、下位７ビットを列アドレス信号Ａ0〜Ａ6とし、上位
１２ビットを行アドレス信号Ａ7〜Ａ18として分けられ
るものとする。
【００２９】外部から入力された列アドレス信号Ａ0〜
Ａ6と行アドレス信号Ａ7〜Ａ18は、それぞれ列アドレス
入力バッファ２と行アドレス入力バッファ３に送られ
る。列アドレス入力バッファ２と行アドレス入力バッフ
ァ３は、インターフェースレベルの振幅の列アドレス信
号Ａ0〜Ａ6や行アドレス信号Ａ7〜Ａ18を内部論理振幅
の信号に変換・増幅するバッファ回路である。そして、
これらの列アドレス入力バッファ２と行アドレス入力バ
ッファ３は、変換・増幅した内部列アドレス信号Ａ0〜
Ａ6と内部行アドレス信号Ａ7〜Ａ18を出力すると共に、
これらの反転信号である反転信号Ａ0バー〜Ａ6バーと反
転信号Ａ7バー〜Ａ18バーも出力する。
Ａ6と行アドレス信号Ａ7〜Ａ18は、それぞれ列アドレス
入力バッファ２と行アドレス入力バッファ３に送られ
る。列アドレス入力バッファ２と行アドレス入力バッフ
ァ３は、インターフェースレベルの振幅の列アドレス信
号Ａ0〜Ａ6や行アドレス信号Ａ7〜Ａ18を内部論理振幅
の信号に変換・増幅するバッファ回路である。そして、
これらの列アドレス入力バッファ２と行アドレス入力バ
ッファ３は、変換・増幅した内部列アドレス信号Ａ0〜
Ａ6と内部行アドレス信号Ａ7〜Ａ18を出力すると共に、
これらの反転信号である反転信号Ａ0バー〜Ａ6バーと反
転信号Ａ7バー〜Ａ18バーも出力する。
【００３０】上記内部列アドレス信号Ａ0〜Ａ6と反転信
号Ａ0バー〜Ａ6バーは、列プリデコーダ５に入力され
る。列プリデコーダ５は、７ビットの内部列アドレス信
号Ａ0〜Ａ6をさらに下位３ビットの内部列アドレス信号
Ａ0〜Ａ2と上位４ビットの内部列アドレス信号Ａ3〜Ａ6
とに分割して、それぞれを下位デコーダ５ａと上位デコ
ーダ５ｂとによってデコードするプリデコーダである。
下位デコーダ５ａは、図２に示すように、内部列アドレ
ス信号Ａ0〜Ａ2と反転信号Ａ0バー〜Ａ2バーのいずれか
をビットごとに選択してＮＡＮＤゲートとインバータと
からなるＡＮＤゲート５１にそれぞれ入力することによ
り、８ビットのデコード結果ＣＡ0〜ＣＡ7を得る回路で
あり、表１に示す真理値表により、
号Ａ0バー〜Ａ6バーは、列プリデコーダ５に入力され
る。列プリデコーダ５は、７ビットの内部列アドレス信
号Ａ0〜Ａ6をさらに下位３ビットの内部列アドレス信号
Ａ0〜Ａ2と上位４ビットの内部列アドレス信号Ａ3〜Ａ6
とに分割して、それぞれを下位デコーダ５ａと上位デコ
ーダ５ｂとによってデコードするプリデコーダである。
下位デコーダ５ａは、図２に示すように、内部列アドレ
ス信号Ａ0〜Ａ2と反転信号Ａ0バー〜Ａ2バーのいずれか
をビットごとに選択してＮＡＮＤゲートとインバータと
からなるＡＮＤゲート５１にそれぞれ入力することによ
り、８ビットのデコード結果ＣＡ0〜ＣＡ7を得る回路で
あり、表１に示す真理値表により、
【００３１】
【表１】
【００３２】内部列アドレス信号Ａ0〜Ａ2の値に応じて
このデコード結果ＣＡ0〜ＣＡ7のいずれかのビットのみ
が常にＨレベルとなる。なお、この表１では、Ｈレベル
を“１”、Ｌレベルを“０”の数値で表している。そし
て、以降の表でも同様である。
このデコード結果ＣＡ0〜ＣＡ7のいずれかのビットのみ
が常にＨレベルとなる。なお、この表１では、Ｈレベル
を“１”、Ｌレベルを“０”の数値で表している。そし
て、以降の表でも同様である。
【００３３】上位デコーダ５ｂは、図３に示すように、
内部列アドレス信号Ａ3〜Ａ6と反転信号Ａ3バー〜Ａ6バ
ーのいずれかをビットごとに選択してＮＡＮＤゲートと
インバータとからなるＡＮＤゲート５１にそれぞれ入力
することにより、１６ビットのデコード結果ＣＢ0〜Ｃ
Ｂ15を得る回路であり、表２に示す真理値表により、
内部列アドレス信号Ａ3〜Ａ6と反転信号Ａ3バー〜Ａ6バ
ーのいずれかをビットごとに選択してＮＡＮＤゲートと
インバータとからなるＡＮＤゲート５１にそれぞれ入力
することにより、１６ビットのデコード結果ＣＢ0〜Ｃ
Ｂ15を得る回路であり、表２に示す真理値表により、
【００３４】
【表２】
【００３５】内部列アドレス信号Ａ3〜Ａ6の値に応じて
このデコード結果ＣＢ0〜ＣＢ15のいずれかのビットの
みが常にＨレベルとなる。
このデコード結果ＣＢ0〜ＣＢ15のいずれかのビットの
みが常にＨレベルとなる。
【００３６】上記列プリデコーダ５から出力されるデコ
ード結果ＣＡ0〜ＣＡ7，ＣＢ0〜ＣＢ15は、列シフトレ
ジスタ群１３に入力される。列シフトレジスタ群１３
は、デコード結果ＣＡ0〜ＣＡ7を入力する前段シフトレ
ジスタ１３ａと、デコード結果ＣＢ0〜ＣＢ15を入力す
る後段シフトレジスタ１３ｂとからなる。前段シフトレ
ジスタ１３ａは、図２に示すように、８個のラッチ回路
５２によって８段構成としたシフトレジスタであり、Ａ
ＬＥ信号に基づいて列プリデコーダ５の下位デコーダ５
ａが出力する８ビットのデコード結果ＣＡ0〜ＣＡ7をパ
ラレルに入力してシフトデータとすると共に、クロック
信号に従ってこのシフトデータを順に循環シフトさせる
ようになっている。後段シフトレジスタ１３ｂは、図３
に示すように、１６個のラッチ回路５２によって１６段
構成としたシフトレジスタであり、ＡＬＥ信号に基づい
て列プリデコーダ５の上位デコーダ５ｂが出力する１６
ビットのデコード結果ＣＢ0〜ＣＢ15をパラレルに入力
してシフトデータとすると共に、下位デコーダ５ａが出
力するデコード結果ＣＡ7をインバータ５３で反転させ
た信号に従ってこのシフトデータを順に循環シフトさせ
るようになっている。
ード結果ＣＡ0〜ＣＡ7，ＣＢ0〜ＣＢ15は、列シフトレ
ジスタ群１３に入力される。列シフトレジスタ群１３
は、デコード結果ＣＡ0〜ＣＡ7を入力する前段シフトレ
ジスタ１３ａと、デコード結果ＣＢ0〜ＣＢ15を入力す
る後段シフトレジスタ１３ｂとからなる。前段シフトレ
ジスタ１３ａは、図２に示すように、８個のラッチ回路
５２によって８段構成としたシフトレジスタであり、Ａ
ＬＥ信号に基づいて列プリデコーダ５の下位デコーダ５
ａが出力する８ビットのデコード結果ＣＡ0〜ＣＡ7をパ
ラレルに入力してシフトデータとすると共に、クロック
信号に従ってこのシフトデータを順に循環シフトさせる
ようになっている。後段シフトレジスタ１３ｂは、図３
に示すように、１６個のラッチ回路５２によって１６段
構成としたシフトレジスタであり、ＡＬＥ信号に基づい
て列プリデコーダ５の上位デコーダ５ｂが出力する１６
ビットのデコード結果ＣＢ0〜ＣＢ15をパラレルに入力
してシフトデータとすると共に、下位デコーダ５ａが出
力するデコード結果ＣＡ7をインバータ５３で反転させ
た信号に従ってこのシフトデータを順に循環シフトさせ
るようになっている。
【００３７】内部行アドレス信号Ａ7〜Ａ18と反転信号
Ａ7バー〜Ａ18バーは、行プリデコーダ７に入力され
る。行プリデコーダ７は、１２ビットの内部列アドレス
信号Ａ7〜Ａ12をさらに下位４ビットの内部行アドレス
信号Ａ7〜Ａ10と中位４ビットの内部行アドレス信号Ａ1
1〜Ａ14と上位４ビットの内部列アドレス信号Ａ15〜Ａ1
8とに分割して、それぞれを図４に示す下位デコーダ７
ａと中位デコーダ７ｂと上位デコーダ７ｃとによってデ
コードするプリデコーダである。これら下位デコーダ７
ａと中位デコーダ７ｂと上位デコーダ７ｃは、それぞれ
図３に示した上位デコーダ５ｂと同様に１６個のＡＮＤ
ゲート５１によって１６ビットのデコード結果ＲＡ0〜
ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15を得る回路であ
り、表３〜表５に示す真理値表により、
Ａ7バー〜Ａ18バーは、行プリデコーダ７に入力され
る。行プリデコーダ７は、１２ビットの内部列アドレス
信号Ａ7〜Ａ12をさらに下位４ビットの内部行アドレス
信号Ａ7〜Ａ10と中位４ビットの内部行アドレス信号Ａ1
1〜Ａ14と上位４ビットの内部列アドレス信号Ａ15〜Ａ1
8とに分割して、それぞれを図４に示す下位デコーダ７
ａと中位デコーダ７ｂと上位デコーダ７ｃとによってデ
コードするプリデコーダである。これら下位デコーダ７
ａと中位デコーダ７ｂと上位デコーダ７ｃは、それぞれ
図３に示した上位デコーダ５ｂと同様に１６個のＡＮＤ
ゲート５１によって１６ビットのデコード結果ＲＡ0〜
ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15を得る回路であ
り、表３〜表５に示す真理値表により、
【００３８】
【表３】
【００３９】
【表４】
【００４０】
【表５】
【００４１】それぞれ内部列アドレス信号Ａ7〜Ａ10，
Ａ11〜Ａ14，Ａ15〜Ａ18の値に応じてこれらのデコード
結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15の
それぞれいずれかのビットのみが常にＨレベルとなる。
そして、この行プリデコーダ７からは、それぞれ１６ビ
ットづつのデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ1
5，ＲＣ0〜ＲＣ15が出力される。
Ａ11〜Ａ14，Ａ15〜Ａ18の値に応じてこれらのデコード
結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15の
それぞれいずれかのビットのみが常にＨレベルとなる。
そして、この行プリデコーダ７からは、それぞれ１６ビ
ットづつのデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ1
5，ＲＣ0〜ＲＣ15が出力される。
【００４２】上記行プリデコーダ７から出力されるデコ
ード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ1
5は、行シフトレジスタ群１４に入力される。行シフト
レジスタ群１４は、図４に示すように、デコード結果Ｒ
Ａ0〜ＲＡ15を入力する前段シフトレジスタ１４ａと、
デコード結果ＲＢ0〜ＲＢ15を入力する中段シフトレジ
スタ１４ｂと、デコード結果ＲＣ0〜ＲＣ15を入力する
後段シフトレジスタ１４ｃとからなる。これら各段シフ
トレジスタ１４ａ〜１４ｃは、それぞれ１６個のラッチ
回路５２によって１６段構成としたシフトレジスタであ
り、ＡＬＥ信号に基づいて各デコード結果ＲＡ0〜ＲＡ1
5，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15をパラレルに入力し
てシフトデータとする。また、前段シフトレジスタ１４
ａは、上記列シフトレジスタ群１３の後段シフトレジス
タ１３ｂが出力するデコード結果ＣＢ15をインバータ５
３で反転させた信号に従ってシフトデータを順に循環シ
フトさせると共に、中段シフトレジスタ１４ｂと後段シ
フトレジスタ１４ｃは、前段の前段シフトレジスタ１４
ａまたは中段シフトレジスタ１４ｂが出力するデコード
結果ＲＡ15またはデコード結果Ｒｂ15をインバータ５３
で反転させた信号に従ってシフトデータを順に循環シフ
トさせるようになっている。
ード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ1
5は、行シフトレジスタ群１４に入力される。行シフト
レジスタ群１４は、図４に示すように、デコード結果Ｒ
Ａ0〜ＲＡ15を入力する前段シフトレジスタ１４ａと、
デコード結果ＲＢ0〜ＲＢ15を入力する中段シフトレジ
スタ１４ｂと、デコード結果ＲＣ0〜ＲＣ15を入力する
後段シフトレジスタ１４ｃとからなる。これら各段シフ
トレジスタ１４ａ〜１４ｃは、それぞれ１６個のラッチ
回路５２によって１６段構成としたシフトレジスタであ
り、ＡＬＥ信号に基づいて各デコード結果ＲＡ0〜ＲＡ1
5，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15をパラレルに入力し
てシフトデータとする。また、前段シフトレジスタ１４
ａは、上記列シフトレジスタ群１３の後段シフトレジス
タ１３ｂが出力するデコード結果ＣＢ15をインバータ５
３で反転させた信号に従ってシフトデータを順に循環シ
フトさせると共に、中段シフトレジスタ１４ｂと後段シ
フトレジスタ１４ｃは、前段の前段シフトレジスタ１４
ａまたは中段シフトレジスタ１４ｂが出力するデコード
結果ＲＡ15またはデコード結果Ｒｂ15をインバータ５３
で反転させた信号に従ってシフトデータを順に循環シフ
トさせるようになっている。
【００４３】上記列シフトレジスタ群１３の各段シフト
レジスタ１３ａ，１３ｂがパラレルに出力するデコード
結果ＣＡ0〜ＣＡ7，ＣＢ0〜ＣＢ15は、列デコーダ／セ
レクタ６に入力される。列デコーダ／セレクタ６は、図
５に示す列デコーダ６ａと図示しないセレクタとからな
る。列デコーダ６ａは、図５に示すように、デコード結
果ＣＡiとデコード結果ＣＢjとを入力とし、ＣＳｅｌi+
8jを出力とするＮＡＮＤゲートとインバータとからなる
ＡＮＤゲート５１によって構成される。ただし、このＡ
ＮＤゲート５１は、添え字ｉを０〜７の範囲の整数と
し、添え字ｊを０〜１５の範囲の整数として、これら添
え字ｉ，ｊの全ての組み合わせについて設けられる。し
たがって、列デコーダ６ａは、具体的には図６に示すよ
うに、ＡＮＤゲート５１を１２７（＝８×１６）個設け
た回路からなる。そして、セレクタは、この列デコーダ
６ａが出力するデコード結果ＣＳｅｌ0〜ＣＳｅｌ127に
応じて、メモリセルアレイ１の出力ビット線を選択す
る。
レジスタ１３ａ，１３ｂがパラレルに出力するデコード
結果ＣＡ0〜ＣＡ7，ＣＢ0〜ＣＢ15は、列デコーダ／セ
レクタ６に入力される。列デコーダ／セレクタ６は、図
５に示す列デコーダ６ａと図示しないセレクタとからな
る。列デコーダ６ａは、図５に示すように、デコード結
果ＣＡiとデコード結果ＣＢjとを入力とし、ＣＳｅｌi+
8jを出力とするＮＡＮＤゲートとインバータとからなる
ＡＮＤゲート５１によって構成される。ただし、このＡ
ＮＤゲート５１は、添え字ｉを０〜７の範囲の整数と
し、添え字ｊを０〜１５の範囲の整数として、これら添
え字ｉ，ｊの全ての組み合わせについて設けられる。し
たがって、列デコーダ６ａは、具体的には図６に示すよ
うに、ＡＮＤゲート５１を１２７（＝８×１６）個設け
た回路からなる。そして、セレクタは、この列デコーダ
６ａが出力するデコード結果ＣＳｅｌ0〜ＣＳｅｌ127に
応じて、メモリセルアレイ１の出力ビット線を選択す
る。
【００４４】上記行シフトレジスタ群１４の各段シフト
レジスタ１４ａ〜１４ｃがパラレルに出力するデコード
結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15
は、行デコーダ８に入力される。行デコーダ８は、図７
に示すように、デコード結果ＲＡi，ＲＢj，ＲＣkを入
力とし、ＷＬi+16j+256kを出力とするＮＡＮＤゲートと
インバータとからなるＡＮＤゲート５１によって構成さ
れる。ただし、このＡＮＤゲート５１は、各添え字ｉ，
ｊ，ｋをそれぞれ０〜１５の範囲の整数として、これら
添え字ｉ，ｊ，ｋの全ての組み合わせについて４０９６
（＝１６×１６×１６）個設けられる。そして、この行
デコーダ８がデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ
15，ＲＣ0〜ＲＣ15に基づいていずれかのＡＮＤゲート
５１の出力をＨレベルとすることによりメモリセルアレ
イ１中のいずれか１本のワード線ＷＬi+16j+256kが選択
される。また、列デコーダ／セレクタ６は、出力ビット
線を選択することにより、このワード線ＷＬi+16j+256k
上のメモリセルを特定し、読み出し動作の場合には、こ
の特定したメモリセルのデータをセンスアンプ９で増幅
して出力バッファ１０を介し外部のデータバス等に出力
することになる。
レジスタ１４ａ〜１４ｃがパラレルに出力するデコード
結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ15，ＲＣ0〜ＲＣ15
は、行デコーダ８に入力される。行デコーダ８は、図７
に示すように、デコード結果ＲＡi，ＲＢj，ＲＣkを入
力とし、ＷＬi+16j+256kを出力とするＮＡＮＤゲートと
インバータとからなるＡＮＤゲート５１によって構成さ
れる。ただし、このＡＮＤゲート５１は、各添え字ｉ，
ｊ，ｋをそれぞれ０〜１５の範囲の整数として、これら
添え字ｉ，ｊ，ｋの全ての組み合わせについて４０９６
（＝１６×１６×１６）個設けられる。そして、この行
デコーダ８がデコード結果ＲＡ0〜ＲＡ15，ＲＢ0〜ＲＢ
15，ＲＣ0〜ＲＣ15に基づいていずれかのＡＮＤゲート
５１の出力をＨレベルとすることによりメモリセルアレ
イ１中のいずれか１本のワード線ＷＬi+16j+256kが選択
される。また、列デコーダ／セレクタ６は、出力ビット
線を選択することにより、このワード線ＷＬi+16j+256k
上のメモリセルを特定し、読み出し動作の場合には、こ
の特定したメモリセルのデータをセンスアンプ９で増幅
して出力バッファ１０を介し外部のデータバス等に出力
することになる。
【００４５】上記半導体記憶装置は、外部からのアドレ
ス信号Ａ0〜Ａ18の指定によるアクセスが完了した後
は、図８に示すように、時刻ｔ1や時刻ｔ2にクロック信
号を立ち上げることにより、列シフトレジスタ群１３に
シフト動作を行わせる。すると、この列シフトレジスタ
群１３の前段シフトレジスタ１３ａのシフトデータが循
環シフトされると共に，この前段シフトレジスタ１３ａ
のシフトデータが一巡する度に後段シフトレジスタ１３
ｂのシフトデータが１段づつ循環シフトされる。そし
て、この後段シフトレジスタ１３ｂのシフトデータが一
巡すると、この一巡の度に行シフトレジスタ群１４の前
段シフトレジスタ１４ａのシフトデータが１段づつ循環
シフトされる。また、中段シフトレジスタ１４ｂと後段
シフトレジスタ１４ｃのシフトデータも前段シフトレジ
スタ１４ａやこの中段シフトレジスタ１４ｂのシフトデ
ータが一巡する度に循環シフトされる。なお、後段シフ
トレジスタ１４ｃは、最後段であるため、循環シフトで
はなく単にシフト（論理シフト）させるだけであっても
よい。ただし、本実施形態のように、後段シフトレジス
タ１４ｃの最後段のラッチ回路５２の出力であるデコー
ド結果ＲＣ15も最前段のラッチ回路５２に循環させるよ
うにしておけば、メモリセルアレイ１の最後のアドレス
のアクセスを終えると、最初のアドレスに戻ってアクセ
スを続行することができる。また、一巡する度に循環シ
フトさせるとは、前段のシフトデータが完全に一巡した
ときに限りその段のシフトデータを循環シフトさせる場
合に限らず、一巡する間のいずれかのタイミングで必ず
１回の循環シフトを行わせ、かつ、完全に一巡する間に
は２回以上の循環シフトは行わせないことを意味する。
ス信号Ａ0〜Ａ18の指定によるアクセスが完了した後
は、図８に示すように、時刻ｔ1や時刻ｔ2にクロック信
号を立ち上げることにより、列シフトレジスタ群１３に
シフト動作を行わせる。すると、この列シフトレジスタ
群１３の前段シフトレジスタ１３ａのシフトデータが循
環シフトされると共に，この前段シフトレジスタ１３ａ
のシフトデータが一巡する度に後段シフトレジスタ１３
ｂのシフトデータが１段づつ循環シフトされる。そし
て、この後段シフトレジスタ１３ｂのシフトデータが一
巡すると、この一巡の度に行シフトレジスタ群１４の前
段シフトレジスタ１４ａのシフトデータが１段づつ循環
シフトされる。また、中段シフトレジスタ１４ｂと後段
シフトレジスタ１４ｃのシフトデータも前段シフトレジ
スタ１４ａやこの中段シフトレジスタ１４ｂのシフトデ
ータが一巡する度に循環シフトされる。なお、後段シフ
トレジスタ１４ｃは、最後段であるため、循環シフトで
はなく単にシフト（論理シフト）させるだけであっても
よい。ただし、本実施形態のように、後段シフトレジス
タ１４ｃの最後段のラッチ回路５２の出力であるデコー
ド結果ＲＣ15も最前段のラッチ回路５２に循環させるよ
うにしておけば、メモリセルアレイ１の最後のアドレス
のアクセスを終えると、最初のアドレスに戻ってアクセ
スを続行することができる。また、一巡する度に循環シ
フトさせるとは、前段のシフトデータが完全に一巡した
ときに限りその段のシフトデータを循環シフトさせる場
合に限らず、一巡する間のいずれかのタイミングで必ず
１回の循環シフトを行わせ、かつ、完全に一巡する間に
は２回以上の循環シフトは行わせないことを意味する。
【００４６】この結果、本実施形態の半導体記憶装置
は、クロック信号に従って列シフトレジスタ群１３と行
シフトレジスタ群１４のシフトデータを循環シフトさせ
ることにより内部アドレスを順次自動的に生成できるの
で、外部からアドレス信号を入力することなく連続した
アドレスに順次アクセスを行う高速アクセス動作が可能
となる。しかも、列シフトレジスタ群１３と行シフトレ
ジスタ群１４の循環シフトによって列デコーダ／セレク
タ６と行デコーダ８の入力信号は変化するが、列プリデ
コーダ５や行プリデコーダ７の入力信号は変化しないの
で、これらの入力信号での充放電電流が消費されるのを
防ぎ、消費電力を低減することができる。そして、これ
ら列プリデコーダ５や行プリデコーダ７でのデコード動
作に要する遅延時間が不要となるので、この高速アクセ
ス動作をより高速化することもできる。また、列シフト
レジスタ群１３や行シフトレジスタ群１４は、列プリデ
コーダ５や行プリデコーダ７での中間的なデコード結果
をシフトデータとするので、シフト段数が少なくなり、
チップ上で占有するレイアウト面積も縮小することがで
きる。即ち、図１４に示した従来例では、列シフトレジ
スタ１１と行シフトレジスタ１２のシフト段数は、それ
ぞれ１２８段と４０９６段になるのに対して、図１に示
す本実施形態の半導体記憶装置では、列シフトレジスタ
群１３の前段シフトレジスタ１３ａと後段シフトレジス
タ１３ｂが合計で２４段（＝８＋１６）となり、行シフ
トレジスタ群１４の各段シフトレジスタ１４ａ〜１４ｃ
が合計で４８段（＝１６＋１６＋１６）となって、大幅
に段数を削減することができる。さらに、列シフトレジ
スタ群１３や行シフトレジスタ群１４のシフトデータと
なる列プリデコーダ５や行プリデコーダ７のデコード結
果は、列デコーダ／セレクタ６や行デコーダ８のデコー
ド結果に比べればビット数が十分に少ないので、不良セ
ルのアドレスをこの列プリデコーダ５や行プリデコーダ
７のデコード結果の形式で記憶しておけば、アドレスカ
ウンタを設けなくても、列シフトレジスタ群１３や行シ
フトレジスタ群１４の出力を用いて直接不良セルのアド
レスと比較することができる。ただし、この不良セルの
アドレスをアドレス信号Ａ0〜Ａ18の形式で記憶する場
合と比べると、多少記憶容量に無駄が生じる。
は、クロック信号に従って列シフトレジスタ群１３と行
シフトレジスタ群１４のシフトデータを循環シフトさせ
ることにより内部アドレスを順次自動的に生成できるの
で、外部からアドレス信号を入力することなく連続した
アドレスに順次アクセスを行う高速アクセス動作が可能
となる。しかも、列シフトレジスタ群１３と行シフトレ
ジスタ群１４の循環シフトによって列デコーダ／セレク
タ６と行デコーダ８の入力信号は変化するが、列プリデ
コーダ５や行プリデコーダ７の入力信号は変化しないの
で、これらの入力信号での充放電電流が消費されるのを
防ぎ、消費電力を低減することができる。そして、これ
ら列プリデコーダ５や行プリデコーダ７でのデコード動
作に要する遅延時間が不要となるので、この高速アクセ
ス動作をより高速化することもできる。また、列シフト
レジスタ群１３や行シフトレジスタ群１４は、列プリデ
コーダ５や行プリデコーダ７での中間的なデコード結果
をシフトデータとするので、シフト段数が少なくなり、
チップ上で占有するレイアウト面積も縮小することがで
きる。即ち、図１４に示した従来例では、列シフトレジ
スタ１１と行シフトレジスタ１２のシフト段数は、それ
ぞれ１２８段と４０９６段になるのに対して、図１に示
す本実施形態の半導体記憶装置では、列シフトレジスタ
群１３の前段シフトレジスタ１３ａと後段シフトレジス
タ１３ｂが合計で２４段（＝８＋１６）となり、行シフ
トレジスタ群１４の各段シフトレジスタ１４ａ〜１４ｃ
が合計で４８段（＝１６＋１６＋１６）となって、大幅
に段数を削減することができる。さらに、列シフトレジ
スタ群１３や行シフトレジスタ群１４のシフトデータと
なる列プリデコーダ５や行プリデコーダ７のデコード結
果は、列デコーダ／セレクタ６や行デコーダ８のデコー
ド結果に比べればビット数が十分に少ないので、不良セ
ルのアドレスをこの列プリデコーダ５や行プリデコーダ
７のデコード結果の形式で記憶しておけば、アドレスカ
ウンタを設けなくても、列シフトレジスタ群１３や行シ
フトレジスタ群１４の出力を用いて直接不良セルのアド
レスと比較することができる。ただし、この不良セルの
アドレスをアドレス信号Ａ0〜Ａ18の形式で記憶する場
合と比べると、多少記憶容量に無駄が生じる。
【００４７】図９は本発明の第２実施形態を示すもので
あって、半導体記憶装置の構成を示すブロック図であ
る。なお、図１〜図８に示した第１実施形態と同様の機
能を有する構成部材には同じ番号を付記して説明を省略
する。
あって、半導体記憶装置の構成を示すブロック図であ
る。なお、図１〜図８に示した第１実施形態と同様の機
能を有する構成部材には同じ番号を付記して説明を省略
する。
【００４８】本実施形態の半導体記憶装置では、列アド
レス入力バッファ２と行アドレス入力バッファ３が列ア
ドレス信号Ａ0〜Ａ6と行アドレス信号Ａ7〜Ａ18だけを
出力し、反転信号Ａ0バー〜Ａ6バーと反転信号Ａ7バー
〜Ａ18バーを出力しないようになっている。また、列プ
リデコーダ５と行プリデコーダ７の近傍には、それぞれ
複数のインバータからなるインバータ群１５とインバー
タ群１６が設けられている。そして、列アドレス入力バ
ッファ２が出力する列アドレス信号Ａ0〜Ａ6は、このイ
ンバータ群１５に入力され、ここでビットごとに反転さ
れて反転信号Ａ0バー〜Ａ6バーとして列プリデコーダ５
に送られる。また、行アドレス入力バッファ３が出力す
る行アドレス信号Ａ7〜Ａ18は、インバータ群１６に入
力され、ここでビットごとに反転されて反転信号Ａ7バ
ー〜Ａ18バーとして行プリデコーダ７に送られる。
レス入力バッファ２と行アドレス入力バッファ３が列ア
ドレス信号Ａ0〜Ａ6と行アドレス信号Ａ7〜Ａ18だけを
出力し、反転信号Ａ0バー〜Ａ6バーと反転信号Ａ7バー
〜Ａ18バーを出力しないようになっている。また、列プ
リデコーダ５と行プリデコーダ７の近傍には、それぞれ
複数のインバータからなるインバータ群１５とインバー
タ群１６が設けられている。そして、列アドレス入力バ
ッファ２が出力する列アドレス信号Ａ0〜Ａ6は、このイ
ンバータ群１５に入力され、ここでビットごとに反転さ
れて反転信号Ａ0バー〜Ａ6バーとして列プリデコーダ５
に送られる。また、行アドレス入力バッファ３が出力す
る行アドレス信号Ａ7〜Ａ18は、インバータ群１６に入
力され、ここでビットごとに反転されて反転信号Ａ7バ
ー〜Ａ18バーとして行プリデコーダ７に送られる。
【００４９】上記構成の半導体記憶装置によれば、列ア
ドレス入力バッファ２と行アドレス入力バッファ３は、
列アドレス信号Ａ0〜Ａ6と行アドレス信号Ａ7〜Ａ18の
みを出力するので、反転信号Ａ0バー〜Ａ6バーや反転信
号Ａ7バー〜Ａ18バーの信号線を配線する必要がなくな
り、この配線スペースの分だけレイアウト面積を縮小す
ることができる。また、列プリデコーダ５と行プリデコ
ーダ７は、近傍に設けたインバータ群１５とインバータ
群１６から反転信号Ａ0バー〜Ａ6バーと反転信号Ａ7バ
ー〜Ａ18バーによって第１実施形態の場合と同じ動作を
行うことができる。
ドレス入力バッファ２と行アドレス入力バッファ３は、
列アドレス信号Ａ0〜Ａ6と行アドレス信号Ａ7〜Ａ18の
みを出力するので、反転信号Ａ0バー〜Ａ6バーや反転信
号Ａ7バー〜Ａ18バーの信号線を配線する必要がなくな
り、この配線スペースの分だけレイアウト面積を縮小す
ることができる。また、列プリデコーダ５と行プリデコ
ーダ７は、近傍に設けたインバータ群１５とインバータ
群１６から反転信号Ａ0バー〜Ａ6バーと反転信号Ａ7バ
ー〜Ａ18バーによって第１実施形態の場合と同じ動作を
行うことができる。
【００５０】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、プリデコーダの各デコード結果をシフトレジス
タ群の各シフトレジスタ上のシフトデータとするので、
メインデコーダのデコード結果をシフトデータとする場
合に比べて、シフトレジスタの段数を少なくすることが
できる。したがって、このシフトレジスタ群がチップ上
で占有するレイアウト面積を大きくなりすぎるのを避け
ることができる。
よれば、プリデコーダの各デコード結果をシフトレジス
タ群の各シフトレジスタ上のシフトデータとするので、
メインデコーダのデコード結果をシフトデータとする場
合に比べて、シフトレジスタの段数を少なくすることが
できる。したがって、このシフトレジスタ群がチップ上
で占有するレイアウト面積を大きくなりすぎるのを避け
ることができる。
【００５１】また、このシフトレジスタ群の各シフトレ
ジスタ上のシフトデータを循環シフトさせることにより
内部アドレス信号を生成するので、新たな内部アドレス
信号が生成された場合に、メインデコーダの入力信号の
みが変化する。したがって、プリデコーダの入力信号が
変化した場合に生じるデコード時間による遅延や充放電
電流の消費をなくして、メインデコーダでのデコード時
間の遅延と充放電電流の消費が生じるのみとするので、
高速アクセス動作をさらに高速化すると共に消費電力の
低減化を図ることができる。
ジスタ上のシフトデータを循環シフトさせることにより
内部アドレス信号を生成するので、新たな内部アドレス
信号が生成された場合に、メインデコーダの入力信号の
みが変化する。したがって、プリデコーダの入力信号が
変化した場合に生じるデコード時間による遅延や充放電
電流の消費をなくして、メインデコーダでのデコード時
間の遅延と充放電電流の消費が生じるのみとするので、
高速アクセス動作をさらに高速化すると共に消費電力の
低減化を図ることができる。
【図１】本発明の第１実施形態を示すものであって、半
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
【図２】本発明の第１実施形態を示すものであって、列
プリデコーダと列シフトレジスタ群の構成の一部を示す
ブロック図である。
プリデコーダと列シフトレジスタ群の構成の一部を示す
ブロック図である。
【図３】本発明の第１実施形態を示すものであって、列
プリデコーダと列シフトレジスタ群の構成の残りの一部
を示すブロック図である。
プリデコーダと列シフトレジスタ群の構成の残りの一部
を示すブロック図である。
【図４】本発明の第１実施形態を示すものであって、行
プリデコーダと行シフトレジスタ群の構成を示すブロッ
ク図である。
プリデコーダと行シフトレジスタ群の構成を示すブロッ
ク図である。
【図５】本発明の第１実施形態を示すものであって、列
デコーダ／セレクタの列デコーダの構成を示すブロック
図である。
デコーダ／セレクタの列デコーダの構成を示すブロック
図である。
【図６】本発明の第１実施形態を示すものであって、図
５の列デコーダの具体的構成を示すブロック図である。
５の列デコーダの具体的構成を示すブロック図である。
【図７】本発明の第１実施形態を示すものであって、行
デコーダの構成を示すブロック図である。
デコーダの構成を示すブロック図である。
【図８】本発明の第１実施形態を示すものであって、半
導体記憶装置の動作を示すタイムチャートである。
導体記憶装置の動作を示すタイムチャートである。
【図９】本発明の第２実施形態を示すものであって、半
導体記憶装置の構成を示すブロック図である。
導体記憶装置の構成を示すブロック図である。
【図１０】従来例を示すものであって、半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】従来例を示すものであって、列プリデコーダ
の下位デコーダの構成を示すブロック図である。
の下位デコーダの構成を示すブロック図である。
【図１２】従来例を示すものであって、列プリデコーダ
の上位デコーダの構成を示すブロック図である。
の上位デコーダの構成を示すブロック図である。
【図１３】従来例を示すものであって、半導体記憶装置
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図１４】従来例を示すものであって、半導体記憶装置
の他の構成を示すブロック図である。
の他の構成を示すブロック図である。
１ メモリセルアレイ
５ 列プリデコーダ
６ 列デコーダ／セレクタ
７ 行プリデコーダ
８ 行デコーダ
１３ 列シフトレジスタ群
１４ 行シフトレジスタ群
１５ インバータ群
１６ インバータ群
Claims (3)
- 【請求項１】 アドレス信号を複数ビットづつの複数の
群に分割し、各群のアドレス信号をそれぞれデコードす
るプリデコーダと、 該プリデコーダにおける各デコード結果をそれぞれパラ
レルに入力する複数のシフトレジスタであって、入力し
たシフトデータをクロック信号に従って循環シフトさせ
る最前段のシフトレジスタと、前段のシフトレジスタの
シフトデータが一巡するごとに自身のシフトデータを循
環シフトさせ、または最後段の場合には単にシフトさせ
る１または２以上のシフトレジスタとからなるシフトレ
ジスタ群と、 該シフトレジスタ群の各シフトレジスタのパラレル出力
をデコードするメインデコーダと、 該メインデコーダのデコード結果に応じてアクセスされ
るメモリセルが選択されるメモリセルアレイとを備えた
半導体記憶装置。 - 【請求項２】 列アドレス信号を複数ビットづつの複数
の群に分割し、各群のアドレス信号をそれぞれデコード
する列プリデコーダと、 該列プリデコーダにおける各デコード結果をそれぞれパ
ラレルに入力する複数のシフトレジスタであって、入力
したシフトデータをクロック信号に従って循環シフトさ
せる最前段のシフトレジスタと、前段のシフトレジスタ
のシフトデータが一巡する度に自身のシフトデータを循
環シフトさせる１または２以上のシフトレジスタとから
なる列シフトレジスタ群と、 該列シフトレジスタ群の各シフトレジスタのパラレル出
力をデコードする列デコーダと、 行アドレス信号を複数ビットづつの複数の群に分割し、
各群のアドレス信号をそれぞれデコードする行プリデコ
ーダと、 該行プリデコーダにおける各デコード結果をそれぞれパ
ラレルに入力する複数のシフトレジスタであって、入力
したシフトデータを列シフトレジスタ群の最後段のシフ
トレジスタのシフトデータが一巡する度に循環シフトさ
せる最前段のシフトレジスタと、前段のシフトレジスタ
のシフトデータが一巡する度に自身のシフトデータを循
環シフトさせ、または最後段の場合には単にシフトさせ
る１または２以上のシフトレジスタとからなる行シフト
レジスタ群と、 該行シフトレジスタ群の各シフトレジスタのパラレル出
力をデコードする行デコーダと、 該列デコーダのデコード結果と該行デコーダのデコード
結果に応じてアクセスされるメモリセルが選択されるメ
モリセルアレイとを備えた半導体記憶装置。 - 【請求項３】 前記プリデコーダとメインデコーダ、ま
たは、列プリデコーダ、列デコーダ、行プリデコーダお
よび行デコーダ（以下単に「デコーダ」という）が、入
力信号の各ビットごとに当該ビット信号またはこれを反
転させたビットバー信号のいずれかを選択した複数の組
み合わせをそれぞれ入力とする複数の論理積回路からな
り、かつ、 該入力信号の各ビットのビット信号を反転させてビット
バー信号を生成する複数のインバータからなるインバー
タ群が該デコーダの近傍に配置された請求項１または２
記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29460695A JP3431740B2 (ja) | 1995-11-13 | 1995-11-13 | 半導体記憶装置 |
| TW085111061A TW336294B (en) | 1995-11-13 | 1996-09-10 | Semiconductor memory device and access method for the same |
| US08/713,664 US5668772A (en) | 1995-11-13 | 1996-09-13 | Semiconductor memory device and access method for the same |
| KR1019960053188A KR100279230B1 (ko) | 1995-11-13 | 1996-11-11 | 반도체기억장치 및 그의 액세스방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29460695A JP3431740B2 (ja) | 1995-11-13 | 1995-11-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139067A JPH09139067A (ja) | 1997-05-27 |
| JP3431740B2 true JP3431740B2 (ja) | 2003-07-28 |
Family
ID=17809943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29460695A Expired - Fee Related JP3431740B2 (ja) | 1995-11-13 | 1995-11-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3431740B2 (ja) |
| KR (1) | KR100279230B1 (ja) |
| TW (1) | TW336294B (ja) |
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| JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6112322A (en) * | 1997-11-04 | 2000-08-29 | Xilinx, Inc. | Circuit and method for stress testing EEPROMS |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| US7058880B1 (en) * | 2001-12-26 | 2006-06-06 | Altera Corporation | Techniques for programming and verifying data in a programmable circuit |
| US6903951B1 (en) * | 2001-12-27 | 2005-06-07 | Cypress Semiconductor Corporation | Content addressable memory (CAM) device decoder circuit |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| CN100437823C (zh) | 2003-04-23 | 2008-11-26 | 富士通株式会社 | 半导体存储装置 |
| JP4712365B2 (ja) * | 2004-08-13 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置および半導体記憶装置 |
| US7263024B2 (en) * | 2005-10-17 | 2007-08-28 | Lattice Semiconductor Corporation | Clock reset address decoder for block memory |
| US9715343B2 (en) | 2013-12-09 | 2017-07-25 | International Business Machines Corporation | Multidimensional partitioned storage array and method utilizing input shifters to allow multiple entire columns or rows to be accessed in a single clock cycle |
| US9442661B2 (en) | 2013-12-09 | 2016-09-13 | International Business Machines Corporation | Multidimensional storage array and method utilizing an input shifter to allow an entire column or row to be accessed in a single clock cycle |
| US10077068B2 (en) | 2015-07-31 | 2018-09-18 | Steering Solutions Ip Holding Corporation | Inertia compensation frequency shaping for improved EPS system stability |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| US5369621A (en) * | 1992-08-26 | 1994-11-29 | Hewlett-Packard Company | Domino style address predecoder |
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| JPH06275073A (ja) * | 1993-03-22 | 1994-09-30 | Matsushita Electric Ind Co Ltd | デコード装置 |
| US5550776A (en) * | 1994-04-06 | 1996-08-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of driving word lines at high speed |
| JP2812154B2 (ja) * | 1993-07-27 | 1998-10-22 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-11-13 JP JP29460695A patent/JP3431740B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-10 TW TW085111061A patent/TW336294B/zh not_active IP Right Cessation
- 1996-09-13 US US08/713,664 patent/US5668772A/en not_active Expired - Lifetime
- 1996-11-11 KR KR1019960053188A patent/KR100279230B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5668772A (en) | 1997-09-16 |
| TW336294B (en) | 1998-07-11 |
| KR100279230B1 (ko) | 2001-01-15 |
| KR970029836A (ko) | 1997-06-26 |
| JPH09139067A (ja) | 1997-05-27 |
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