JP2812154B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に指定された列（または行）のデータを連続して読出
しできる手段を備えた半導体記憶装置に関する。
特に指定された列（または行）のデータを連続して読出
しできる手段を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の極めて
一般的な例を図５に示す。
一般的な例を図５に示す。
【０００３】この半導体記憶装置は、行，列マトリクス
状に配置された複数のメモリセルＭＣを備え選択された
列の各メモリセルの記憶データを読出すメモリセル・マ
トリクス１ｂと、列アドレス信号Ａ０〜Ａｎによりメモ
リセル・マトリクス１ｂの所定の列を選択する列デコー
ダ２ｂと、行アドレス信号Ｂ０〜Ｂｍに従って行選択信
号を発生する行デコーダと、メモリセル・マトリクス１
ｂの各行とそれぞれ対応して設けられた複数のセンス増
幅器を備えメモリセル・マトリクス１ｂから読出された
一列分のデータをそれぞれ増幅して出力しかつこれら増
幅されたデータの一つを上記の行選択信号により選択す
るセンス増幅・行選択回路４と、メモリセル・マトリク
ス１ｂの各行とそれぞれ対応して設けられた複数のレジ
スタを順次縦続接続し転送された前記センス増幅・行選
択回路４の各行と対応する出力データをそれぞれ対応す
るレジスタに取込みクロック信号ＳＣに従って順次後段
側へシフトして所定のレジスタから順次出力するシフト
レジスタ６ａと、センス増幅・行選択回路４の各行と対
応する出力データを転送制御信号ＴＧに従ってシフトレ
ジスタ６ａに転送するデータ転送回路５と、切換信号Ｓ
Ｗに従って、ＲＡＭモードのときはセンス増幅・行選択
回路４の行選択信号により選択されたデータを、シリア
ルモードのときはシフトレジスタ６ａからのデータをそ
れぞれ選択して出力する入出力切換回路８と、書込み制
御信号ＷＥがインアクティブレベルのとき入出力切換回
路８からのデータを外部へ出力（ＯＵＴ）する入出力バ
ッファ回路９とを有する構成となっている。なお、この
半導体記憶装置は、書込み制御信号ＷＥをアクティブレ
ベルとすることにより、上述したデータの読出しの径路
とは逆の径路で、入力されたデータ（ＩＮ）をメモリセ
ル・マトリクス１ｂの所定のメモリセルに書込むことが
できる。
状に配置された複数のメモリセルＭＣを備え選択された
列の各メモリセルの記憶データを読出すメモリセル・マ
トリクス１ｂと、列アドレス信号Ａ０〜Ａｎによりメモ
リセル・マトリクス１ｂの所定の列を選択する列デコー
ダ２ｂと、行アドレス信号Ｂ０〜Ｂｍに従って行選択信
号を発生する行デコーダと、メモリセル・マトリクス１
ｂの各行とそれぞれ対応して設けられた複数のセンス増
幅器を備えメモリセル・マトリクス１ｂから読出された
一列分のデータをそれぞれ増幅して出力しかつこれら増
幅されたデータの一つを上記の行選択信号により選択す
るセンス増幅・行選択回路４と、メモリセル・マトリク
ス１ｂの各行とそれぞれ対応して設けられた複数のレジ
スタを順次縦続接続し転送された前記センス増幅・行選
択回路４の各行と対応する出力データをそれぞれ対応す
るレジスタに取込みクロック信号ＳＣに従って順次後段
側へシフトして所定のレジスタから順次出力するシフト
レジスタ６ａと、センス増幅・行選択回路４の各行と対
応する出力データを転送制御信号ＴＧに従ってシフトレ
ジスタ６ａに転送するデータ転送回路５と、切換信号Ｓ
Ｗに従って、ＲＡＭモードのときはセンス増幅・行選択
回路４の行選択信号により選択されたデータを、シリア
ルモードのときはシフトレジスタ６ａからのデータをそ
れぞれ選択して出力する入出力切換回路８と、書込み制
御信号ＷＥがインアクティブレベルのとき入出力切換回
路８からのデータを外部へ出力（ＯＵＴ）する入出力バ
ッファ回路９とを有する構成となっている。なお、この
半導体記憶装置は、書込み制御信号ＷＥをアクティブレ
ベルとすることにより、上述したデータの読出しの径路
とは逆の径路で、入力されたデータ（ＩＮ）をメモリセ
ル・マトリクス１ｂの所定のメモリセルに書込むことが
できる。
【０００４】次に、この半導体記憶装置のシリアルモー
ドの動作について説明する。
ドの動作について説明する。
【０００５】まず、メモリセル・マトリクス１ｂのアド
レス信号Ａ０〜Ａｎによって選択された一列分のデータ
が読出されてセンス増幅・行選択回路４で増幅され、デ
ータ転送回路５によって転送制御信号ＴＧのアクティブ
レベルのタイミングでシフトレジスタ６ａの各レジスタ
に転送される。シフトレジスタ６ａは転送されたデータ
を各レジスタにそれぞれ取込んだ後、これらデータをク
ロック信号ＳＣに同期して順次後段側へシフトさせる。
そして最後段のレジスタからビットシリアルにデータが
出力され、入出力切換回路８及び入力バッファ回路９を
通して外部へ出力される。
レス信号Ａ０〜Ａｎによって選択された一列分のデータ
が読出されてセンス増幅・行選択回路４で増幅され、デ
ータ転送回路５によって転送制御信号ＴＧのアクティブ
レベルのタイミングでシフトレジスタ６ａの各レジスタ
に転送される。シフトレジスタ６ａは転送されたデータ
を各レジスタにそれぞれ取込んだ後、これらデータをク
ロック信号ＳＣに同期して順次後段側へシフトさせる。
そして最後段のレジスタからビットシリアルにデータが
出力され、入出力切換回路８及び入力バッファ回路９を
通して外部へ出力される。
【０００６】図６はこの半導体記憶装置のメモリセル・
マトリクス１ｂから読出されたデータがシフトレジスタ
６ａからビットシリアルに読出される様子を説明するた
めの、４行，４列の場合の回路図である。
マトリクス１ｂから読出されたデータがシフトレジスタ
６ａからビットシリアルに読出される様子を説明するた
めの、４行，４列の場合の回路図である。
【０００７】列デコーダ２ｂにより、メモリセル・マト
リクス１ｂのメモリセルＭＣ１〜ＭＣ４のデータが読出
され、シフトレジスタ６ａの各レジスタＲＧ１〜ＲＧ４
それぞれに対応データが転送され取り込まれたとする。
レジスタＲＧ１の保持データ（ＭＣ１のデータ）はクロ
ック信号ＳＣの一発目のパルスで出力（ＯＵＴ）され、
以下、クロック信号ＳＣが１パルス入力されるごとにレ
ジスタＲＧ２〜ＲＧ４のデータがＲＧ１〜ＲＧ３にシフ
トされ、レジスタＲＧ１からメモリセルＭＣ２，ＭＣ
３，Ｍ４のデータが順次出力（ＯＵＴ）される。
リクス１ｂのメモリセルＭＣ１〜ＭＣ４のデータが読出
され、シフトレジスタ６ａの各レジスタＲＧ１〜ＲＧ４
それぞれに対応データが転送され取り込まれたとする。
レジスタＲＧ１の保持データ（ＭＣ１のデータ）はクロ
ック信号ＳＣの一発目のパルスで出力（ＯＵＴ）され、
以下、クロック信号ＳＣが１パルス入力されるごとにレ
ジスタＲＧ２〜ＲＧ４のデータがＲＧ１〜ＲＧ３にシフ
トされ、レジスタＲＧ１からメモリセルＭＣ２，ＭＣ
３，Ｍ４のデータが順次出力（ＯＵＴ）される。
【０００８】この半導体記憶装置において、一列Ｍビッ
トのデータを読出すのに要する時間Ｔｒは、メモリセル
・マトリクス１ｂから読出されセンス増幅・行選択回路
４により増幅されるまでの時間をＴｒａ、センス増幅・
行選択回路４からシフトレジスタ６ａまでの転送時間を
Ｔｔ、シフトレジスタ６ａへのクロック信号ＳＣの周期
をＴｓとすると、 Ｔｒ＝Ｔｒａ＋Ｔｔ＋Ｍ・Ｔｓ となる。また、連続Ｎ列のデータを読出す場合には（読
出時間Ｔｒ（Ｎ））、シフトレジスタ６ａにより一列分
のデータのシリアル出力を行っている間に、メモリセル
・マトリクス１ｂから次の一列分のデータを読出しセン
ス増幅・行選択回路４で増幅しておくことができるの
で、 Ｔｒ（Ｎ）＝Ｔｒａ＋Ｎ・（Ｔｔ＋Ｍ・Ｔｓ） となる。
トのデータを読出すのに要する時間Ｔｒは、メモリセル
・マトリクス１ｂから読出されセンス増幅・行選択回路
４により増幅されるまでの時間をＴｒａ、センス増幅・
行選択回路４からシフトレジスタ６ａまでの転送時間を
Ｔｔ、シフトレジスタ６ａへのクロック信号ＳＣの周期
をＴｓとすると、 Ｔｒ＝Ｔｒａ＋Ｔｔ＋Ｍ・Ｔｓ となる。また、連続Ｎ列のデータを読出す場合には（読
出時間Ｔｒ（Ｎ））、シフトレジスタ６ａにより一列分
のデータのシリアル出力を行っている間に、メモリセル
・マトリクス１ｂから次の一列分のデータを読出しセン
ス増幅・行選択回路４で増幅しておくことができるの
で、 Ｔｒ（Ｎ）＝Ｔｒａ＋Ｎ・（Ｔｔ＋Ｍ・Ｔｓ） となる。
【０００９】この場合、センス増幅・行選択回路４から
シフトレジスタ６ａにデータを転送している間（時間Ｔ
ｔ）はシフトレジスタ６ａによるデータの出力は行えな
いので、Ｍビット×Ｎ列のデータを切れ目なく出力する
ことはできない。この欠点を解消するため、シフトレジ
スタを２列設けてこれらシフトレジスタのデータを交互
に出力する構成の半導体記憶装置が考えられた（例え
ば、特公平３−６１２７６号公報参照）。シフトレジス
タを２列設けた半導体記憶装置の例を図７に示す。
シフトレジスタ６ａにデータを転送している間（時間Ｔ
ｔ）はシフトレジスタ６ａによるデータの出力は行えな
いので、Ｍビット×Ｎ列のデータを切れ目なく出力する
ことはできない。この欠点を解消するため、シフトレジ
スタを２列設けてこれらシフトレジスタのデータを交互
に出力する構成の半導体記憶装置が考えられた（例え
ば、特公平３−６１２７６号公報参照）。シフトレジス
タを２列設けた半導体記憶装置の例を図７に示す。
【００１０】この半導体記憶装置（第２の例）では、２
列のシフトレジスタ６ａ，６ｂが設けられ、一方のシフ
トレジスタ（例えば６ａ）がデータの出力を行っている
間に他方のシフトレジスタ（６ｂ）へのデータ転送が行
なわれる。従って、一方のシフトレジスタ（６ａ）の一
列分のデータ出力が終ると直ちに他方のシフトレジスタ
（６ｂ）による次の一列分のデータ出力を行うことがで
き、Ｍビット×Ｎ列のデータを切れ目なく出力すること
ができる。
列のシフトレジスタ６ａ，６ｂが設けられ、一方のシフ
トレジスタ（例えば６ａ）がデータの出力を行っている
間に他方のシフトレジスタ（６ｂ）へのデータ転送が行
なわれる。従って、一方のシフトレジスタ（６ａ）の一
列分のデータ出力が終ると直ちに他方のシフトレジスタ
（６ｂ）による次の一列分のデータ出力を行うことがで
き、Ｍビット×Ｎ列のデータを切れ目なく出力すること
ができる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、共にシフトレジスタ６ａ，６ｂの最後段
（図６のＲＧ１相当）からデータを出力する構成となっ
ているので、必要とするデータが読出された一列のデー
タのうちの途中から始まるような場合、その所望のデー
タがシフトレジスタの最後段にシフトされるまでの時間
が無駄となり高速性が失なわれるという欠点があり、ま
た、常に一列の読み書きの開始点に必要とするデータの
開始点を一致させようとすると、メモリの使用効率が低
下すると共に、システムのプログラミングや周辺ハード
ウェアに大きな制約と負担をかけるという問題点があっ
た。
記憶装置は、共にシフトレジスタ６ａ，６ｂの最後段
（図６のＲＧ１相当）からデータを出力する構成となっ
ているので、必要とするデータが読出された一列のデー
タのうちの途中から始まるような場合、その所望のデー
タがシフトレジスタの最後段にシフトされるまでの時間
が無駄となり高速性が失なわれるという欠点があり、ま
た、常に一列の読み書きの開始点に必要とするデータの
開始点を一致させようとすると、メモリの使用効率が低
下すると共に、システムのプログラミングや周辺ハード
ウェアに大きな制約と負担をかけるという問題点があっ
た。
【００１２】本発明の目的は、高速性を保つと共にメモ
リの使用効率を上げることができ、システムのプログラ
ミングや周辺ハードウェアに対する制約や負担を軽減す
ることができる半導体記憶装置を提供することにある。
リの使用効率を上げることができ、システムのプログラ
ミングや周辺ハードウェアに対する制約や負担を軽減す
ることができる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、行，列マトリクス状に配置された複数のメモリセル
の各列（または行）を行（列）単位で複数グループにそ
れぞれ分割しこれら各グループに分割された列（行）か
らそれぞれ成る複数のメモリブロックを備えこれら複数
のメモリブロックそれぞれの選択された列（行）の各メ
モリセルの記憶データを読出すメモリセル・マトリクス
と、列（行）アドレス信号と行（列）アドレス信号の所
定のビットとにより前記メモリセル・マトリクスの各メ
モリブロックの所定の列（行）を選択する列（行）デコ
ーダと、前記メモリセル・マトリクスの複数のメモリブ
ロックそれぞれの一列（行）の各メモリセルとそれぞれ
対応して設けられた複数のレジスタをリング状に順次縦
続接続し前記メモリセル・マトリクスから読出されたデ
ータを対応する前記レジスタに取込みクロック信号に従
って順次後段側へシフトすると共にこれら複数のレジス
タそれぞれからその保持データを出力する循環型のシフ
トレジスタと、行（列）アドレス信号に従って前記シフ
トレジスタの複数のレジスタのうちの１つを選択してそ
の出力データを順次出力する行（列）選択回路とを有し
ている。また、複数のメモリブロックが第１番から第Ｎ
番までのメモリブロックで構成されてデータの読出し順
が前記第１番から第Ｎ番への方向であり、列（行）デコ
ーダを、行（列）アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第Ｎ
番のメモリブロックまでは列（行）アドレス信号の指定
する列（行）を、第１番から前記行（列）アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの１番前のメモリブロックまでは前記列
（行）アドレス信号の指定する列（行）の次の列（行）
を選択するようにした構成を有している。
は、行，列マトリクス状に配置された複数のメモリセル
の各列（または行）を行（列）単位で複数グループにそ
れぞれ分割しこれら各グループに分割された列（行）か
らそれぞれ成る複数のメモリブロックを備えこれら複数
のメモリブロックそれぞれの選択された列（行）の各メ
モリセルの記憶データを読出すメモリセル・マトリクス
と、列（行）アドレス信号と行（列）アドレス信号の所
定のビットとにより前記メモリセル・マトリクスの各メ
モリブロックの所定の列（行）を選択する列（行）デコ
ーダと、前記メモリセル・マトリクスの複数のメモリブ
ロックそれぞれの一列（行）の各メモリセルとそれぞれ
対応して設けられた複数のレジスタをリング状に順次縦
続接続し前記メモリセル・マトリクスから読出されたデ
ータを対応する前記レジスタに取込みクロック信号に従
って順次後段側へシフトすると共にこれら複数のレジス
タそれぞれからその保持データを出力する循環型のシフ
トレジスタと、行（列）アドレス信号に従って前記シフ
トレジスタの複数のレジスタのうちの１つを選択してそ
の出力データを順次出力する行（列）選択回路とを有し
ている。また、複数のメモリブロックが第１番から第Ｎ
番までのメモリブロックで構成されてデータの読出し順
が前記第１番から第Ｎ番への方向であり、列（行）デコ
ーダを、行（列）アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第Ｎ
番のメモリブロックまでは列（行）アドレス信号の指定
する列（行）を、第１番から前記行（列）アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの１番前のメモリブロックまでは前記列
（行）アドレス信号の指定する列（行）の次の列（行）
を選択するようにした構成を有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、メモリセル・マトリクス１
を、行，列マトリクス状に配置された複数のメモリセル
ＭＣの各列を所定数ずつの複数（この実施例では
“２”）グループに分割しこれら分割された列から成る
複数（２つ）のメモリブロック１１，１２を備えこれら
メモリブロックそれぞれの選択された列の各メモリセル
の記憶データを読出す構成とし、シフトレジスタ６を循
環型のシフトレジスタとし、このシフトレジスタ６の複
数のレジスタのうちの１つを行アドレス信号Ｂ０〜Ｂｍ
により選択しこの選択されたレジスタからデータを読出
し入出力切換回路８に伝達する行選択回路７を設け、列
デコーダ２を、列アドレス信号Ａ０〜Ａｎと行アドレス
信号Ｂ０〜Ｂｍのうちの所定のビットＢｍとにより、行
アドレス信号Ｂ０〜Ｂｍにより選択されたシフトレジス
タ６のレジスタと対応するメモリセルＭＣを含むメモリ
ブロック（１１，１２）から読出し方向に対しその後方
となるメモリブロックまでは列アドレス信号Ａ０〜Ａｎ
の指定する列を、読出し方向に対し上記レジスタと対応
するメモリセルＭＣを含むメモリブロックの前方となる
メモリブロックでは列アドレス信号Ａ０〜Ａｎの指定列
の次の列を選択するようにした点にある。なお、データ
の書込みは、データの読出し径路とは逆の径路で行なわ
れる構成となっている。
記憶装置と相違する点は、メモリセル・マトリクス１
を、行，列マトリクス状に配置された複数のメモリセル
ＭＣの各列を所定数ずつの複数（この実施例では
“２”）グループに分割しこれら分割された列から成る
複数（２つ）のメモリブロック１１，１２を備えこれら
メモリブロックそれぞれの選択された列の各メモリセル
の記憶データを読出す構成とし、シフトレジスタ６を循
環型のシフトレジスタとし、このシフトレジスタ６の複
数のレジスタのうちの１つを行アドレス信号Ｂ０〜Ｂｍ
により選択しこの選択されたレジスタからデータを読出
し入出力切換回路８に伝達する行選択回路７を設け、列
デコーダ２を、列アドレス信号Ａ０〜Ａｎと行アドレス
信号Ｂ０〜Ｂｍのうちの所定のビットＢｍとにより、行
アドレス信号Ｂ０〜Ｂｍにより選択されたシフトレジス
タ６のレジスタと対応するメモリセルＭＣを含むメモリ
ブロック（１１，１２）から読出し方向に対しその後方
となるメモリブロックまでは列アドレス信号Ａ０〜Ａｎ
の指定する列を、読出し方向に対し上記レジスタと対応
するメモリセルＭＣを含むメモリブロックの前方となる
メモリブロックでは列アドレス信号Ａ０〜Ａｎの指定列
の次の列を選択するようにした点にある。なお、データ
の書込みは、データの読出し径路とは逆の径路で行なわ
れる構成となっている。
【００１７】次にこの実施例のシリアルモードの動作に
ついて説明する。
ついて説明する。
【００１８】行アドレス信号Ｂｍが“１”であり行選択
回路７はメモリブロック１２内のメモリセルＭＣと対応
するシフトレジスタ６のレジスタを選択したとする。列
デコーダ２は、行アドレス信号Ｂｍが“１”であるの
で、メモリブロック１２に対しては列アドレス信号Ａ０
〜Ａｎで指定された列を選択し、メモリブロック１１に
対しては列アドレス信号Ａ０〜Ａｎで指定された列の次
の列を選択する。これらメモリブロック１１，１２の選
択された列のデータはセンス増幅・行選択回路４及びデ
ータ転送回路５を通してシフトレジスタ６の各レジスタ
に転送され取り込まれる。行選択回路７は、行アドレス
信号Ｂ０〜Ｂｍにより、シフトレジスタ６の読出し開始
点（メモリブロック１２側と対応）のレジスタを選択し
て入出力切換回路８と接続している。シフトレジスタ６
は循環型となっているので、シフトレジスタ６に取込ま
れたデータが上記の選択されたレジスタを通してビット
シリアルに出力される。
回路７はメモリブロック１２内のメモリセルＭＣと対応
するシフトレジスタ６のレジスタを選択したとする。列
デコーダ２は、行アドレス信号Ｂｍが“１”であるの
で、メモリブロック１２に対しては列アドレス信号Ａ０
〜Ａｎで指定された列を選択し、メモリブロック１１に
対しては列アドレス信号Ａ０〜Ａｎで指定された列の次
の列を選択する。これらメモリブロック１１，１２の選
択された列のデータはセンス増幅・行選択回路４及びデ
ータ転送回路５を通してシフトレジスタ６の各レジスタ
に転送され取り込まれる。行選択回路７は、行アドレス
信号Ｂ０〜Ｂｍにより、シフトレジスタ６の読出し開始
点（メモリブロック１２側と対応）のレジスタを選択し
て入出力切換回路８と接続している。シフトレジスタ６
は循環型となっているので、シフトレジスタ６に取込ま
れたデータが上記の選択されたレジスタを通してビット
シリアルに出力される。
【００１９】図２はこの実施例のメモリセル・マトリク
ス１から読出されたデータがシフトレジスタ６からビッ
トシリアルに出力される様子を説明するための４行，４
列の場合の回路図である。
ス１から読出されたデータがシフトレジスタ６からビッ
トシリアルに出力される様子を説明するための４行，４
列の場合の回路図である。
【００２０】行アドレス信号Ｂ０，Ｂ１が（０，１）で
あるとすると、この行アドレス信号によりシフトレジス
タ６のレジスタＲＧ３が選択される。また列アドレス信
号Ａ０，Ａ１はメモリセルＭＣ１〜ＭＣ４の列を指定す
るものとする。
あるとすると、この行アドレス信号によりシフトレジス
タ６のレジスタＲＧ３が選択される。また列アドレス信
号Ａ０，Ａ１はメモリセルＭＣ１〜ＭＣ４の列を指定す
るものとする。
【００２１】列デコーダ２は、行アドレス信号Ｂ１が
“１”であるので、メモリブロック１２に対し、列アド
レス信号Ａ０，Ａ１の指定する列のメモリセルＭＣ３，
ＭＣ４を選択する。また、メモリブロック１１に対して
は、次の列のメモリセルＭＣ５，ＭＣ６が選択される。
これらメモリセルＭＣ３〜ＭＣ６のデータはシフトレジ
スタ６のレジスタＲＧ３，ＲＧ４，ＲＧ１，ＲＧ２に取
込まれ、クロック信号ＳＣに同期して、この順で順序選
択されたレジスタＲＧ３を通して出力される。
“１”であるので、メモリブロック１２に対し、列アド
レス信号Ａ０，Ａ１の指定する列のメモリセルＭＣ３，
ＭＣ４を選択する。また、メモリブロック１１に対して
は、次の列のメモリセルＭＣ５，ＭＣ６が選択される。
これらメモリセルＭＣ３〜ＭＣ６のデータはシフトレジ
スタ６のレジスタＲＧ３，ＲＧ４，ＲＧ１，ＲＧ２に取
込まれ、クロック信号ＳＣに同期して、この順で順序選
択されたレジスタＲＧ３を通して出力される。
【００２２】従って、必要とするデータが一列の途中か
ら始まるような場合でも、従来例のように所望のデータ
をシフトレジスタの最後段までシフトした後取り出すと
いうことをしなくて済むので、高速性が失なわれること
はない。また、必要とするデータの開始点を一列の任意
の点に設定できるので、メモリの使用効率を上げること
ができ、またシステムのプログラミングや周辺ハードウ
ェアに対する制約や負担を軽減することができる。
ら始まるような場合でも、従来例のように所望のデータ
をシフトレジスタの最後段までシフトした後取り出すと
いうことをしなくて済むので、高速性が失なわれること
はない。また、必要とするデータの開始点を一列の任意
の点に設定できるので、メモリの使用効率を上げること
ができ、またシステムのプログラミングや周辺ハードウ
ェアに対する制約や負担を軽減することができる。
【００２３】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２４】この実施例はメモリセル・マトリクス１ａ
が３つのメモリブロック１１ａ，１２ａ，１３から構成
された例である。メモリブロックが３つとなっているの
で、これらメモリブロックの列アドレス信号Ａ０〜Ａｎ
の指定列か次の列かを決定するため行アドレス信号の２
ビットＢ（ｍ−１），Ｂｍを使用している。
が３つのメモリブロック１１ａ，１２ａ，１３から構成
された例である。メモリブロックが３つとなっているの
で、これらメモリブロックの列アドレス信号Ａ０〜Ａｎ
の指定列か次の列かを決定するため行アドレス信号の２
ビットＢ（ｍ−１），Ｂｍを使用している。
【００２５】図４はこの実施例のメモリセル・マトリク
ス１ａから読出されたデータがシフトレジスタ６からビ
ットシリアルに出力される様子を説明するための６行，
４列の場合の回路図である。
ス１ａから読出されたデータがシフトレジスタ６からビ
ットシリアルに出力される様子を説明するための６行，
４列の場合の回路図である。
【００２６】例えば、列アドレス信号Ａ０，Ａ１が
（０，０）（ＭＣ１の列を指定）、行アドレス信号Ｂ０
〜Ｂ２が（０，１，０）（（０，０，０）のときＭＣ１
の行を選択）であったとする。
（０，０）（ＭＣ１の列を指定）、行アドレス信号Ｂ０
〜Ｂ２が（０，１，０）（（０，０，０）のときＭＣ１
の行を選択）であったとする。
【００２７】行選択回路７は行アドレス信号Ｂ０〜Ｂ２
に従ってシフトレジスタ６のレジスタＲＧ３を選択す
る。また、列デコーダ２ａは行アドレス信号Ｂ１，Ｂ２
が（１，０）であることからメモリブロック１２ａ内の
メモリセルと対応するレジスタが選択されたことを判断
し、メモリブロック１２ａ，１３のメモリセルＭＣ３〜
ＭＣ６を選択し、メモリブロック１１ａに対しては次の
列のメモリセルＭＣ７，ＭＣ８を選択する。
に従ってシフトレジスタ６のレジスタＲＧ３を選択す
る。また、列デコーダ２ａは行アドレス信号Ｂ１，Ｂ２
が（１，０）であることからメモリブロック１２ａ内の
メモリセルと対応するレジスタが選択されたことを判断
し、メモリブロック１２ａ，１３のメモリセルＭＣ３〜
ＭＣ６を選択し、メモリブロック１１ａに対しては次の
列のメモリセルＭＣ７，ＭＣ８を選択する。
【００２８】そしてこれらの選択されたメモリセルＭＣ
３〜ＭＣ８のデータはシフトレジスタ６のレジスタＲＧ
３〜ＲＧ６，ＲＧ１，ＲＧ２にそれぞれ対応して取り込
まれ、レジスタＲＧ３を通して、クロック信号ＳＣに同
期してこの順にビットシリアルに出力される。
３〜ＭＣ８のデータはシフトレジスタ６のレジスタＲＧ
３〜ＲＧ６，ＲＧ１，ＲＧ２にそれぞれ対応して取り込
まれ、レジスタＲＧ３を通して、クロック信号ＳＣに同
期してこの順にビットシリアルに出力される。
【００２９】その他の基本的動作及び効果は第１の実施
例と同様である。
例と同様である。
【００３０】これら実施例は、図５に示された半導体記
憶装置に本発明を適用したものであるが、図７に示され
た半導体記憶装置にも本発明を適用することができる。
この場合、２列のシフトレジスタ６ａ，６ｂに対しそれ
ぞれ行選択回路を設ける必要がある。また、これら実施
例において、行と列とを入れ換えることもできる。
憶装置に本発明を適用したものであるが、図７に示され
た半導体記憶装置にも本発明を適用することができる。
この場合、２列のシフトレジスタ６ａ，６ｂに対しそれ
ぞれ行選択回路を設ける必要がある。また、これら実施
例において、行と列とを入れ換えることもできる。
【００３１】
【発明の効果】以上説明したように本発明は、メモリセ
ル・マトリクスを列方向に複数のメモリブロックに分割
し、シフトレジスタを循環型としてこのシフトレジスタ
のレジスタの１つを選択する行選択回路を設け、列デコ
ーダを、列アドレス信号と行アドレス信号の所定のビッ
トとにより、選択されたレジスタと対応するメモリセル
を含むメモリブロックと読出し方向に対しこのメモリセ
ルブロックの後方となるメモリブロックは列アドレス信
号の指定する列を、このメモリブロックより前方となる
メモリブロックは列アドレス信号の指定する列の次の列
を選択する回路とすることにより、必要とするデータの
先頭データのレジスタを選択して直ちに出力することが
できるので高速性を保つことができ、また、必要とする
データの先頭データを一列の任意の点に設定できるの
で、メモリの使用効率を上げることができ、かつシステ
ムのプログラミングや周辺ハードウェアに対する制約や
負担を軽減することができる効果がある。
ル・マトリクスを列方向に複数のメモリブロックに分割
し、シフトレジスタを循環型としてこのシフトレジスタ
のレジスタの１つを選択する行選択回路を設け、列デコ
ーダを、列アドレス信号と行アドレス信号の所定のビッ
トとにより、選択されたレジスタと対応するメモリセル
を含むメモリブロックと読出し方向に対しこのメモリセ
ルブロックの後方となるメモリブロックは列アドレス信
号の指定する列を、このメモリブロックより前方となる
メモリブロックは列アドレス信号の指定する列の次の列
を選択する回路とすることにより、必要とするデータの
先頭データのレジスタを選択して直ちに出力することが
できるので高速性を保つことができ、また、必要とする
データの先頭データを一列の任意の点に設定できるの
で、メモリの使用効率を上げることができ、かつシステ
ムのプログラミングや周辺ハードウェアに対する制約や
負担を軽減することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のメモリセル・マトリク
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための４行，４列の
場合の回路図である。
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための４行，４列の
場合の回路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示された実施例のメモリセル・マトリク
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための６行，４列の
場合の回路図である。
スから読出されたデータがシフトレジスタからビットシ
リアルに出力される様子を説明するための６行，４列の
場合の回路図である。
【図５】従来の半導体記憶装置の第１の例のブロック図
である。
である。
【図６】図５に示された半導体記憶装置のメモリセル・
マトリクスから読出されたデータがシフトレジスタから
ビットシリアルに出力される様子を説明するための４
行，４列の場合の回路図である。
マトリクスから読出されたデータがシフトレジスタから
ビットシリアルに出力される様子を説明するための４
行，４列の場合の回路図である。
【図７】従来の半導体記憶装置の第２の例のブロック図
である。
である。
１，１ａ，１ｂ メモリセル・マトリクス ２，２ａ，２ｂ 列デコーダ ３ 行デコーダ ４ センス増幅・行選択回路 ５ データ転送回路 ６，６ａ，６ｂ シフトレジスタ ７ 行選択回路 ８，８ａ 入出力切換回路 ９ 入出力バッファ回路 ＭＣ，ＭＣ１〜ＭＣ２４ メモリセル ＲＧ１〜ＲＧ６ レジスタ
Claims (3)
- 【請求項１】 行，列マトリクス状に配置された複数の
メモリセルの各列（または行）を行（列）単位で複数グ
ループにそれぞれ分割しこれら各グループに分割された
列（行）からそれぞれ成る複数のメモリブロックを備え
これら複数のメモリブロックそれぞれの選択された列
（行）の各メモリセルの記憶データを読出すメモリセル
・マトリクスと、列（行）アドレス信号と行（列）アド
レス信号の所定のビットとにより前記メモリセル・マト
リクスの各メモリブロックの所定の列（行）を選択する
列（行）デコーダと、前記メモリセル・マトリクスの複
数のメモリブロックそれぞれの一列（行）の各メモリセ
ルとそれぞれ対応して設けられた複数のレジスタをリン
グ状に順次縦続接続し前記メモリセル・マトリクスから
読出されたデータを対応する前記レジスタに取込みクロ
ック信号に従って順次後段側へシフトすると共にこれら
複数のレジスタそれぞれからその保持データを出力する
循環型のシフトレジスタと、行（列）アドレス信号に従
って前記シフトレジスタの複数のレジスタのうちの１つ
を選択してその出力データを順次出力する行（列）選択
回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリブロックが第１番から第Ｎ
番までのメモリブロックで構成されてデータの読出し順
が前記第１番から第Ｎ番への方向であり、列（行）デコ
ーダを、行（列）アドレス信号により選択されたレジス
タと対応するメモリセルを含むメモリブロックから第Ｎ
番のメモリブロックまでは列（行）アドレス信号の指定
する列（行）を、第１番から前記行（列）アドレス信号
により選択されたレジスタと対応するメモリセルを含む
メモリブロックの１番前のメモリブロックまでは前記列
（行）アドレス信号の指定する列（行）の次の列（行）
を選択するようにした請求項１記載の半導体記憶装置。 - 【請求項３】 メモリセル・マトリクスの各メモリブロ
ックのメモリセルから読出されたデータが行（列）選択
信号から出力される径路とは逆の径路で、入力されたデ
ータを前記メモリセル・マトリクスの各メモリブロック
のメモリセルに書込むようにした請求項１記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184292A JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184292A JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745065A JPH0745065A (ja) | 1995-02-14 |
| JP2812154B2 true JP2812154B2 (ja) | 1998-10-22 |
Family
ID=16150782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184292A Expired - Fee Related JP2812154B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812154B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3431740B2 (ja) * | 1995-11-13 | 2003-07-28 | シャープ株式会社 | 半導体記憶装置 |
| JPH11203860A (ja) * | 1998-01-07 | 1999-07-30 | Nec Corp | 半導体記憶装置 |
| JP4671512B2 (ja) * | 2001-02-01 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225995A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JP3154506B2 (ja) * | 1991-05-10 | 2001-04-09 | 株式会社日立製作所 | 半導体装置 |
-
1993
- 1993-07-27 JP JP5184292A patent/JP2812154B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745065A (ja) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980707 |
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