JPS6257191A - デイジタル信号遅延用回路装置 - Google Patents
デイジタル信号遅延用回路装置Info
- Publication number
- JPS6257191A JPS6257191A JP61205745A JP20574586A JPS6257191A JP S6257191 A JPS6257191 A JP S6257191A JP 61205745 A JP61205745 A JP 61205745A JP 20574586 A JP20574586 A JP 20574586A JP S6257191 A JPS6257191 A JP S6257191A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- input
- reset
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
- H03K2005/0026—Layout of the delay element using circuits having two logic levels using memories or FIFO's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号の可変設定可能な遅延のため
のマトリックス状メモリ配列を有する回路装置に関する
。
のマトリックス状メモリ配列を有する回路装置に関する
。
ディジタル信号処理の分野および通信技術の分野で、デ
ィジタルデータの流れに所定の遅延を生じさせ得るさま
ざまな装置が必要とされる。所定の遅延はたとえば伝播
時間の等化のために用いられる。一定数の所望の遅延ク
ロックにおいては一般に遅延装置としてシフトレジスタ
を有する装置が用いられる。しかし、遅延が可変に設定
可能でなければならない場合には、シフトレジスタを使
用する装置では特定の問題が生ずる。
ィジタルデータの流れに所定の遅延を生じさせ得るさま
ざまな装置が必要とされる。所定の遅延はたとえば伝播
時間の等化のために用いられる。一定数の所望の遅延ク
ロックにおいては一般に遅延装置としてシフトレジスタ
を有する装置が用いられる。しかし、遅延が可変に設定
可能でなければならない場合には、シフトレジスタを使
用する装置では特定の問題が生ずる。
標準回路およびメモリモジュールから成る装置によりデ
ータの流れを所定のように遅延させることは公知である
。このような装置ではデータ流れの構成部分が自由にア
ドレス指定可能なメモリ内に格納される。このメモリは
デコーダにより駆動され、このデコーダは１つ（または
複数個）のカウンタにより駆動される。その際、遅延の
継続時間はカウンタリセットパルスの間隔により定めら
れる。このような自由にアドレス指定可能なメモリのメ
モリセルはクロックごとに単にそれぞれ読出しまたは書
込みをされ得るので、その際にメモリを２倍のクロック
レートにより駆動する必要があり、もしくは２つのメモ
リユニットの間で多重化動作で往復して切換える必要が
ある。この問題の前者の解決策は、最大データクロック
周波数が最大メモリサイクル周波数の半分になるという
欠点を有する。後者の解決策は、アドレス制御およびデ
ータの再配列のための高価な論理回路を必要とする。さ
らに、このような回路装置を集積回路で実現する際には
、必要なマルチプレクサが大きな面積を占有し、また大
規模な配線が必要とされるという欠点がある。
ータの流れを所定のように遅延させることは公知である
。このような装置ではデータ流れの構成部分が自由にア
ドレス指定可能なメモリ内に格納される。このメモリは
デコーダにより駆動され、このデコーダは１つ（または
複数個）のカウンタにより駆動される。その際、遅延の
継続時間はカウンタリセットパルスの間隔により定めら
れる。このような自由にアドレス指定可能なメモリのメ
モリセルはクロックごとに単にそれぞれ読出しまたは書
込みをされ得るので、その際にメモリを２倍のクロック
レートにより駆動する必要があり、もしくは２つのメモ
リユニットの間で多重化動作で往復して切換える必要が
ある。この問題の前者の解決策は、最大データクロック
周波数が最大メモリサイクル周波数の半分になるという
欠点を有する。後者の解決策は、アドレス制御およびデ
ータの再配列のための高価な論理回路を必要とする。さ
らに、このような回路装置を集積回路で実現する際には
、必要なマルチプレクサが大きな面積を占有し、また大
規模な配線が必要とされるという欠点がある。
特願昭６１−３７１７０号明細書から、ディジタル信号
の可変設定可能な遅延のためのマトリックス状メモリ配
列を有する回路装置は既に知られている。この公知のデ
ィジタル信号の可変設定可能な遅延のためのマトリック
ス状メモリ配列を有する回路装置は主として、記憶要素
として重畳する書込み一読出しサイクルを有する３トラ
ンジスタセルと、入力データクロックによりクロック制
御され、連続的にステップ切換可能であり、常にリセッ
ト可能である１つの行選択器とを含んでおり、この行選
択器は選択ステップごｙに位相を互いにずらされた各２
つの信号出力端を有し、これらの信号出力端はマトリッ
クスの行ごとに設けられているそれぞれ１つの書込み語
線または１つの読出し語線を駆動する。この公知の回路
装置の行選択器は好ましくは入力データクロックから導
き出され得るリセット信号によりリセットされる。
の可変設定可能な遅延のためのマトリックス状メモリ配
列を有する回路装置は既に知られている。この公知のデ
ィジタル信号の可変設定可能な遅延のためのマトリック
ス状メモリ配列を有する回路装置は主として、記憶要素
として重畳する書込み一読出しサイクルを有する３トラ
ンジスタセルと、入力データクロックによりクロック制
御され、連続的にステップ切換可能であり、常にリセッ
ト可能である１つの行選択器とを含んでおり、この行選
択器は選択ステップごｙに位相を互いにずらされた各２
つの信号出力端を有し、これらの信号出力端はマトリッ
クスの行ごとに設けられているそれぞれ１つの書込み語
線または１つの読出し語線を駆動する。この公知の回路
装置の行選択器は好ましくは入力データクロックから導
き出され得るリセット信号によりリセットされる。
リセットパルスの間の時間的間隔は、遅延されないデー
タ出力端と第１の遅延されるデータ出力端との間に設定
されるべき所要の遅延時間に等しいように選定される。
タ出力端と第１の遅延されるデータ出力端との間に設定
されるべき所要の遅延時間に等しいように選定される。
本発明の目的は、冒頭に記載した種類の回路装置であっ
て、所定の可変に設定可能な遅延を達成することができ
、集積された回路装置により実現可能であり、わずかな
面積しか占有せず、また公知の回路装置にくらべて高い
データ速度を可能にする回路装置を提供することである
。特に本発明の目的は、ＭＯ３技術での集積に特に通し
た回路装置を提供することである。
て、所定の可変に設定可能な遅延を達成することができ
、集積された回路装置により実現可能であり、わずかな
面積しか占有せず、また公知の回路装置にくらべて高い
データ速度を可能にする回路装置を提供することである
。特に本発明の目的は、ＭＯ３技術での集積に特に通し
た回路装置を提供することである。
この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル信号の可変設定可能な遅延のためのマ
トリックス状メモリ配列を有する回路装置により達成さ
れる。
記載のディジタル信号の可変設定可能な遅延のためのマ
トリックス状メモリ配列を有する回路装置により達成さ
れる。
本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。
あげられている。
以下、図面により本発明を一層詳細に説明する。
第６図には、ディジタル信号の可変設定可能な遅延のた
めのマトリックス状メモリ配列を有する特願昭６１−３
７１７０号による回路装置が示されている。
めのマトリックス状メモリ配列を有する特願昭６１−３
７１７０号による回路装置が示されている。
図示されている回路装置は１つのデータ入力端りと、１
つのリセット入力端Ｒｅｓｅｔと、１つのクロック制御
装置φｐを同期化する１つのクロック入力端φと、デー
タ出力端Ｚｏ・・・Ｚｍとを含んでいる。さらに、段Ｐ
、・・・Ｐｎを有する１つの行選択器が設けられており
、段は一列に接続されており、第１の段ＰＩは１つのセ
ット入力端ｉお。
つのリセット入力端Ｒｅｓｅｔと、１つのクロック制御
装置φｐを同期化する１つのクロック入力端φと、デー
タ出力端Ｚｏ・・・Ｚｍとを含んでいる。さらに、段Ｐ
、・・・Ｐｎを有する１つの行選択器が設けられており
、段は一列に接続されており、第１の段ＰＩは１つのセ
ット入力端ｉお。
よび信号入力端ａにより、また残りの＆Ｐ２・・コＰ。
はそれぞれのリセット入力端７によりリセット入力端Ｒ
ｅ５ｅｔに接続されており、それぞれ１つの信号出力端
すはそれぞれ後続の段の１つの信号入力端ａと接続され
ており、またそれぞれ段ごとに１つの書込み語線ｗｓお
よび１つの読出し語線ｗｌが設けられている。記憶要素
としてマトリックス状メモリ配列ｓ＋ｔ−ｓｔｍ・ Ｓ
２１〜Ｓ２ｍ・Ｓｎｌ””Ｓｎｍ内に、重畳する書込み
一読出しサイクルを有するそれ自体は公知の３トランジ
スタセルが設けられている。連続的にステップ切換可能
であり、常にリセット可能である行選択器Ｐ１・・・ｐ
ｎが１つの入力データクロックによりクロック制御され
る。この行選択器は選択ステップごとに、すなわち段ご
とに、位相を互いにずらされた２つの信号出力端、すな
わち書込み語線ｗｓまたは読出し線ｗ１を有し、これら
の信号出力端はマトリックスの行ごとに設けられている
。メモリ配列内に列ごとに２つの分離されたビット線、
すなわち１つの書込みビット線ｂｓおよび１つの読出し
ビット線ｂｌが設けられており、これらのビット線はそ
れぞれ１つの列のすべてのメモリセルと接続されている
。さらに、列ごとに１つの分離可能で記憶可焼な反転増
幅器ＡＩ・・・Ａｍが設けられており、その入力端ｉは
それぞれそれに対応付けられている列の当該の読出しビ
ット線ｂｌと、またその出力端０はそれぞれそれに対応
付けられている列の書込みビット線ｂｓと接続されてお
り、またそれぞれの増幅器に対応付けられているデータ
出力端Ｚ１・・・Ｚｍとしての役割をする。遅延すべき
データ信号に対するデータ入力端りは第１の列の書込み
ビット線ｂｓと遅延されないデータ出力端Ｚｏとに接続
されている。別のデータ出力端Ｚ１・・・Ｚｍは遅延さ
れないデータ出力端Ｚｏとくらべて、リセットパルスＲ
ｅ５ｅｔＯ間の時間的間隔が、遅延されないデータ出力
端Ｚｏと第１の遅延されるデータ出力端ｚ１との間に設
定されるべき所要の遅延時間に等しいように選定される
ように遅延されている。
ｅ５ｅｔに接続されており、それぞれ１つの信号出力端
すはそれぞれ後続の段の１つの信号入力端ａと接続され
ており、またそれぞれ段ごとに１つの書込み語線ｗｓお
よび１つの読出し語線ｗｌが設けられている。記憶要素
としてマトリックス状メモリ配列ｓ＋ｔ−ｓｔｍ・ Ｓ
２１〜Ｓ２ｍ・Ｓｎｌ””Ｓｎｍ内に、重畳する書込み
一読出しサイクルを有するそれ自体は公知の３トランジ
スタセルが設けられている。連続的にステップ切換可能
であり、常にリセット可能である行選択器Ｐ１・・・ｐ
ｎが１つの入力データクロックによりクロック制御され
る。この行選択器は選択ステップごとに、すなわち段ご
とに、位相を互いにずらされた２つの信号出力端、すな
わち書込み語線ｗｓまたは読出し線ｗ１を有し、これら
の信号出力端はマトリックスの行ごとに設けられている
。メモリ配列内に列ごとに２つの分離されたビット線、
すなわち１つの書込みビット線ｂｓおよび１つの読出し
ビット線ｂｌが設けられており、これらのビット線はそ
れぞれ１つの列のすべてのメモリセルと接続されている
。さらに、列ごとに１つの分離可能で記憶可焼な反転増
幅器ＡＩ・・・Ａｍが設けられており、その入力端ｉは
それぞれそれに対応付けられている列の当該の読出しビ
ット線ｂｌと、またその出力端０はそれぞれそれに対応
付けられている列の書込みビット線ｂｓと接続されてお
り、またそれぞれの増幅器に対応付けられているデータ
出力端Ｚ１・・・Ｚｍとしての役割をする。遅延すべき
データ信号に対するデータ入力端りは第１の列の書込み
ビット線ｂｓと遅延されないデータ出力端Ｚｏとに接続
されている。別のデータ出力端Ｚ１・・・Ｚｍは遅延さ
れないデータ出力端Ｚｏとくらべて、リセットパルスＲ
ｅ５ｅｔＯ間の時間的間隔が、遅延されないデータ出力
端Ｚｏと第１の遅延されるデータ出力端ｚ１との間に設
定されるべき所要の遅延時間に等しいように選定される
ように遅延されている。
第７図には、本発明による回路装置の作動の仕方を説明
するためのパルス一時間ダイアダラムが示されている。
するためのパルス一時間ダイアダラムが示されている。
第７Ａ図には、クロック制御装置に与えられる基本クロ
７りφが示されている０行選択器の制御のために基本ク
ロックから導き出された補助クロック、すなわちφ８、
φＨ１φＳおよびφ≦が第７Ｂ図、第７Ｃ図、第７Ｄ図
または第７Ｅ図に示されている。第７Ｆ図には、基本ク
ロックφを基準として入力データの流れの位相が示され
ている。
７りφが示されている０行選択器の制御のために基本ク
ロックから導き出された補助クロック、すなわちφ８、
φＨ１φＳおよびφ≦が第７Ｂ図、第７Ｃ図、第７Ｄ図
または第７Ｅ図に示されている。第７Ｆ図には、基本ク
ロックφを基準として入力データの流れの位相が示され
ている。
第７Ｇ図および第７Ｈ図には、行選択器の出力信号、す
なわち読出し語線信号ｗｌまたは書込み語線信号ｗｓが
示されている。第７■図および第７Ｊ図には、再生層回
路の制御のために使用されるＰｒｅｃｈａｒｇｅ信号ま
たはＨｏ１ｄ信号が示されている。最後に第７に図には
、基本クロックφを基準として必要なＲｅ５ｅｔ信号の
位相が示されている。
なわち読出し語線信号ｗｌまたは書込み語線信号ｗｓが
示されている。第７■図および第７Ｊ図には、再生層回
路の制御のために使用されるＰｒｅｃｈａｒｇｅ信号ま
たはＨｏ１ｄ信号が示されている。最後に第７に図には
、基本クロックφを基準として必要なＲｅ５ｅｔ信号の
位相が示されている。
第１図には、本発明による回路装置がブロック回路図で
示されている。この回路装置はディジタル信号の可変設
定可能な遅延のためのマトリックス状メモリ配列を有す
る。記憶要素として、互いに帰還結合された２つのイン
バータの形態の跳躍回路が設けられており、それらの２
つの節点のうち一方は書込み語線ｗ−ｓから制御可能な
１つのスイッチングトランジスタを介して１つの書込み
ビット線ｂｓと、また他方は読出し語線ｗｌから制御可
能な１つのスイッチングトランジスタを介して１つの読
出しビット線と接続可能である。さらに、入力データク
ロックによりクロック制御され、連続的にステップ切換
可能であり、常にリセット可能である１つの行選択器Ｐ
１・・・Ｐｎ（第６図参照）が設けられており、この行
選択器は選択ステップごとに位相を互いにずらされた各
２つの信号出力端を有し、これらの信号出力端はマトリ
ックスの行ごとに設けられているそれぞれ１つの書込み
語線ｗｓまたは１つの読出し語線ｗｌを駆動す。
示されている。この回路装置はディジタル信号の可変設
定可能な遅延のためのマトリックス状メモリ配列を有す
る。記憶要素として、互いに帰還結合された２つのイン
バータの形態の跳躍回路が設けられており、それらの２
つの節点のうち一方は書込み語線ｗ−ｓから制御可能な
１つのスイッチングトランジスタを介して１つの書込み
ビット線ｂｓと、また他方は読出し語線ｗｌから制御可
能な１つのスイッチングトランジスタを介して１つの読
出しビット線と接続可能である。さらに、入力データク
ロックによりクロック制御され、連続的にステップ切換
可能であり、常にリセット可能である１つの行選択器Ｐ
１・・・Ｐｎ（第６図参照）が設けられており、この行
選択器は選択ステップごとに位相を互いにずらされた各
２つの信号出力端を有し、これらの信号出力端はマトリ
ックスの行ごとに設けられているそれぞれ１つの書込み
語線ｗｓまたは１つの読出し語線ｗｌを駆動す。
る。このマトリックス配列の列ごとに２つの分離された
ビット線、すなわち１つの書込みビット線ｂｓおよび１
つの読出しビット線ｂｔが設けられており、これらのビ
ット線はそれぞれ１つの列のすべてのメモリセルと接続
されている。列ごとに１つの分離可能で記憶可能な増幅
器Ａ１・・・Ａｍが設けられており、その入力端ｉはそ
れに対応付けられている列の読出しビット線ｂｌと、ま
たその出力端０はそれに対応付けられている列の書込み
ビット線ｂｓと接続されており、またそれに対応付けら
れているデータ出力端ｚ１・・・ｚｍとしての役割をす
る。遅延すべきデータ信号に対するデータ入力端が第１
の列の書込みビット線ｂｓおよび遅延されないデータ出
力端Ｚ、と接続されている。１つのリセット入力端Ｒｅ
５ｅｔが行選択器の第１の要素ＰＩのセット入力端丁と
行選択器の残りの要素Ｐ２・・・Ｐｎのリセット入力端
７とに接続されている。メモリ装置ＳＰの列を選択する
ための選択装置ＡＵＳが設けられており、この選択装置
は２つの選択された隣接列の間を切換可能であり、また
この選択装置にこれらの列を選択するための外部の遅延
時間設定データ語の一部分が供給可能である。両隣接列
の間の切換のために供給された制御信号ＳＴによるダイ
ナミック切換回路が設けられており、すべての外部の遅
延時間設定データ語を供給される設定および制御装置Ｅ
ＳＴが設けられており、この設定および制御装置がメモ
リ装置ＳＰに対するリセット信号ＲＥＳＥＴおよび選択
装置ＡＵＳに対する制御信号ＳＴを発生し、またこの設
定および制御装置に外部のリセット信号ＲＥＳＥＴがリ
セット入力端を介して供給され、この外部のリセット信
号は設定および制御装置ＥＳＴを直接的に、またメモリ
装置ＳＰを間接的にリセットするために利用される。メ
モリ装置ＳＰはデータ入力端ＤＩを有し、それを介して
遅延すべきデータ信号が入力可能である。選択装置ＡＵ
Ｓはデータ出力端Ｄｏを有し、それを介して遅延すべき
データ信号が出力可能である。選択装置入ＵＳはデータ
入力端Ｅ１・・・Ｅ？Ｉでメモリ装置ＳＰのデータ出力
端Ｚ１・・・ＺＭと接続されている。設定および制御装
置ＥＳＴはデータクロック制御されている。
ビット線、すなわち１つの書込みビット線ｂｓおよび１
つの読出しビット線ｂｔが設けられており、これらのビ
ット線はそれぞれ１つの列のすべてのメモリセルと接続
されている。列ごとに１つの分離可能で記憶可能な増幅
器Ａ１・・・Ａｍが設けられており、その入力端ｉはそ
れに対応付けられている列の読出しビット線ｂｌと、ま
たその出力端０はそれに対応付けられている列の書込み
ビット線ｂｓと接続されており、またそれに対応付けら
れているデータ出力端ｚ１・・・ｚｍとしての役割をす
る。遅延すべきデータ信号に対するデータ入力端が第１
の列の書込みビット線ｂｓおよび遅延されないデータ出
力端Ｚ、と接続されている。１つのリセット入力端Ｒｅ
５ｅｔが行選択器の第１の要素ＰＩのセット入力端丁と
行選択器の残りの要素Ｐ２・・・Ｐｎのリセット入力端
７とに接続されている。メモリ装置ＳＰの列を選択する
ための選択装置ＡＵＳが設けられており、この選択装置
は２つの選択された隣接列の間を切換可能であり、また
この選択装置にこれらの列を選択するための外部の遅延
時間設定データ語の一部分が供給可能である。両隣接列
の間の切換のために供給された制御信号ＳＴによるダイ
ナミック切換回路が設けられており、すべての外部の遅
延時間設定データ語を供給される設定および制御装置Ｅ
ＳＴが設けられており、この設定および制御装置がメモ
リ装置ＳＰに対するリセット信号ＲＥＳＥＴおよび選択
装置ＡＵＳに対する制御信号ＳＴを発生し、またこの設
定および制御装置に外部のリセット信号ＲＥＳＥＴがリ
セット入力端を介して供給され、この外部のリセット信
号は設定および制御装置ＥＳＴを直接的に、またメモリ
装置ＳＰを間接的にリセットするために利用される。メ
モリ装置ＳＰはデータ入力端ＤＩを有し、それを介して
遅延すべきデータ信号が入力可能である。選択装置ＡＵ
Ｓはデータ出力端Ｄｏを有し、それを介して遅延すべき
データ信号が出力可能である。選択装置入ＵＳはデータ
入力端Ｅ１・・・Ｅ？Ｉでメモリ装置ＳＰのデータ出力
端Ｚ１・・・ＺＭと接続されている。設定および制御装
置ＥＳＴはデータクロック制御されている。
選択装置ＡＵＳは第１のマルチプレクサＤ１、第２のマ
ルチプレクサＤ２および第３のマルチプレクサＤ３から
成る１つの装置から成り、メモリ装置ＳＰのデータ出力
端Ｚ１・・・ＺＭはそれぞれ第１のマルチプレクサＤ１
のデータ入力端Ｅ１・・・Ｅ８および第２のマルチプレ
クサＤ２のデータ入力端Ｅ２・・・ＥＭと１ポジション
だけずらして接続されており、メモリ装置ＳＰの最後の
データ出力端Ｚ１．ｌは第２のマルチプレクサＤ２のデ
ータ入力端とは接続されておらず、またこの第２のマル
チプレクサＤ２の第１のデータ入力端Ｅ、は接続されて
いない。第１および第２のマルチプレクサＤ１、Ｄ２に
対してそれぞれ、外部の遅延時間設定データ語の前記部
分を与えられる選択入力端ＳＴ、・・・ＳＴＭが設けら
れており、それらにより第１および第２のマルチプレク
サＤ１、Ｄ２内でそれぞれの出力端Ａが第１のマルチプ
レクサＤｌ内のデータ入力端の１つ、たとえばＥ２、ま
たは第２のマルチプレクサＤ２内のデータ入力端の１っ
Ｅ２と接続可能である。第３のマルチプレクサＤ３は、
第１のマルチプレクサＤ１の出力端Ａに接続されている
単一のデータ入力端Ｅ、と、第２のマルチプレクサＤ２
の出力端Ａに接続されている単一のデータ入力端Ｅ２と
、遅延させられた入力データに対するデータ出力端り。
ルチプレクサＤ２および第３のマルチプレクサＤ３から
成る１つの装置から成り、メモリ装置ＳＰのデータ出力
端Ｚ１・・・ＺＭはそれぞれ第１のマルチプレクサＤ１
のデータ入力端Ｅ１・・・Ｅ８および第２のマルチプレ
クサＤ２のデータ入力端Ｅ２・・・ＥＭと１ポジション
だけずらして接続されており、メモリ装置ＳＰの最後の
データ出力端Ｚ１．ｌは第２のマルチプレクサＤ２のデ
ータ入力端とは接続されておらず、またこの第２のマル
チプレクサＤ２の第１のデータ入力端Ｅ、は接続されて
いない。第１および第２のマルチプレクサＤ１、Ｄ２に
対してそれぞれ、外部の遅延時間設定データ語の前記部
分を与えられる選択入力端ＳＴ、・・・ＳＴＭが設けら
れており、それらにより第１および第２のマルチプレク
サＤ１、Ｄ２内でそれぞれの出力端Ａが第１のマルチプ
レクサＤｌ内のデータ入力端の１つ、たとえばＥ２、ま
たは第２のマルチプレクサＤ２内のデータ入力端の１っ
Ｅ２と接続可能である。第３のマルチプレクサＤ３は、
第１のマルチプレクサＤ１の出力端Ａに接続されている
単一のデータ入力端Ｅ、と、第２のマルチプレクサＤ２
の出力端Ａに接続されている単一のデータ入力端Ｅ２と
、遅延させられた入力データに対するデータ出力端り。
を成す出力端Ａと、単一の制御入力端ＳＴとを設けられ
ている。
ている。
設定および制御装置ＥＳＴはカウンタｚ１第１のコンパ
レータＣ１、第２のコンパレータｃ２、アンド回路Ｇ１
、オア回路Ｇ２およびノア回路Ｇ３を含んでいる。カウ
ンタＺはメモリ装置ＳＰの記憶場所の数に一致する数の
カウント段を有する。
レータＣ１、第２のコンパレータｃ２、アンド回路Ｇ１
、オア回路Ｇ２およびノア回路Ｇ３を含んでいる。カウ
ンタＺはメモリ装置ＳＰの記憶場所の数に一致する数の
カウント段を有する。
第１のコンパレータＣＩは機能“＝”を・有し、それに
対して第２のコンパレータＣ２は機能“≦”を有する。
対して第２のコンパレータＣ２は機能“≦”を有する。
設定および制御装置ＥＳＴは外部の遅延時間設定データ
語を与えられる多数の設定入力端Ｖ Ｉ 、Ｖ ２ ”
’ Ｖ Ｎ 、Ｖ Ｎ ＋ １ ”・Ｖ Ｓおよびリセ
ット入力端ＲＥＳＥＴを有し、設定入力端は遅延時間設
定データ語の下位ビットに対する第１の群の設定入力端
Ｖ１・・・■８とそれよりも上位のビ。
語を与えられる多数の設定入力端Ｖ Ｉ 、Ｖ ２ ”
’ Ｖ Ｎ 、Ｖ Ｎ ＋ １ ”・Ｖ Ｓおよびリセ
ット入力端ＲＥＳＥＴを有し、設定入力端は遅延時間設
定データ語の下位ビットに対する第１の群の設定入力端
Ｖ１・・・■８とそれよりも上位のビ。
トに対する第２の群の設定入力端ＶＮ＋１・・・ｖｓと
に分割されている。第１の群の設定入力ｍＶ＋・・・ｖ
Ｎによりメモリ装置ＳＰの１つの任意の行がコード化さ
れた形態で標識付けされ、この標識が第２のコンパレー
タＣ２に対する第１の比較値として用いられ、また第１
および第２の双方の群の設定入力端により当該の行また
は１つの任意の列がコード化された形態で標識付けされ
、これらの標識が第１のコンパレータＣ１に対する第１
の比較値として用いられる。第１のコンパレータＣ１は
カウンタ２のデータ出力端Ｑ１、Ｑ２・・・Ｑ Ｎ 、
’ＱＮ＋１・・・ＱＳに相応して多数の比較値入力端を
有し、これらの比較値入力端にカウンタＺのそのつどの
カウント状態に相応するカウント状態データ語が供給さ
れる。第２のコンパレータＣ２はカウンタＺのデータ出
力端の第１の群のデータ出力端Ｑ１・・・Ｑ、に相応し
て複数個の比較値入力端を有し、これらの比較値入力端
にそのつどのカウント状態の下位ビットに相応するカウ
ント状態データ語が供給される。アンド回路Ｇ１に同じ
くそのつどのカウント状態の下位ビットが相応の数の入
力端を経て供給される。第１のコンパレータＣＩは、オ
ア回路Ｇ２の２つの入力端の一方およびノア回路Ｇ３の
２つの入力端の一方と接続されており条件 Ｋｌ” （Ｑ＋・・・ＱＳ） −（Ｖｔ−Ｖｓ）に従っ
て１つの出力信号を発する比較出力端に１を有する。オ
ア回路Ｇ２の第２の入力端はアンド回路Ｇｌの出力端と
接続されている。ノア回路Ｇ３の第２の入力端はアンド
回路Ｇ１の出力端と接続されている。カウンタＺのリセ
ット入力端Ｒはオア回路Ｇ２の出力信号を与えられる、
第２のコンパレータＣ２の比較出力端に２は第３のマル
チプレクサＤ３の制御入力端ＳＴと接続されている。
に分割されている。第１の群の設定入力ｍＶ＋・・・ｖ
Ｎによりメモリ装置ＳＰの１つの任意の行がコード化さ
れた形態で標識付けされ、この標識が第２のコンパレー
タＣ２に対する第１の比較値として用いられ、また第１
および第２の双方の群の設定入力端により当該の行また
は１つの任意の列がコード化された形態で標識付けされ
、これらの標識が第１のコンパレータＣ１に対する第１
の比較値として用いられる。第１のコンパレータＣ１は
カウンタ２のデータ出力端Ｑ１、Ｑ２・・・Ｑ Ｎ 、
’ＱＮ＋１・・・ＱＳに相応して多数の比較値入力端を
有し、これらの比較値入力端にカウンタＺのそのつどの
カウント状態に相応するカウント状態データ語が供給さ
れる。第２のコンパレータＣ２はカウンタＺのデータ出
力端の第１の群のデータ出力端Ｑ１・・・Ｑ、に相応し
て複数個の比較値入力端を有し、これらの比較値入力端
にそのつどのカウント状態の下位ビットに相応するカウ
ント状態データ語が供給される。アンド回路Ｇ１に同じ
くそのつどのカウント状態の下位ビットが相応の数の入
力端を経て供給される。第１のコンパレータＣＩは、オ
ア回路Ｇ２の２つの入力端の一方およびノア回路Ｇ３の
２つの入力端の一方と接続されており条件 Ｋｌ” （Ｑ＋・・・ＱＳ） −（Ｖｔ−Ｖｓ）に従っ
て１つの出力信号を発する比較出力端に１を有する。オ
ア回路Ｇ２の第２の入力端はアンド回路Ｇｌの出力端と
接続されている。ノア回路Ｇ３の第２の入力端はアンド
回路Ｇ１の出力端と接続されている。カウンタＺのリセ
ット入力端Ｒはオア回路Ｇ２の出力信号を与えられる、
第２のコンパレータＣ２の比較出力端に２は第３のマル
チプレクサＤ３の制御入力端ＳＴと接続されている。
第２のコンパレータＣ２は条件
に２− （Ｑ＋・・・ＱＳ） ≦（Ｖ ＋ −Ｖ ｓ
）に従って比較出力端に２に１つの出力信号を発し、こ
の場合に第３のマルチプレクサＤ３の第１のデータ入力
端Ｅ１はそのデータ出力端Ｄｏと接続されている。
）に従って比較出力端に２に１つの出力信号を発し、こ
の場合に第３のマルチプレクサＤ３の第１のデータ入力
端Ｅ１はそのデータ出力端Ｄｏと接続されている。
入力データの語幅に相応して多数のマトリックス状メモ
リ装置が設けられており（図示せず）、それらの書込み
語線または読出し語線が並列接続されており、またこれ
らのマトリックス状メモリ装置に対して設けられている
共通の行選択器と接続されている。
リ装置が設けられており（図示せず）、それらの書込み
語線または読出し語線が並列接続されており、またこれ
らのマトリックス状メモリ装置に対して設けられている
共通の行選択器と接続されている。
リセット入力端Ｒｅ５ｅｔに供給されるリセット信号は
、本発明の１つの実施例によれば、入力信号により用窓
される。本発明の他の実施例では、リセット信号が回路
装置を有するチップの内部で外部から設定可能なサイク
リックカウンタにより発生される。
、本発明の１つの実施例によれば、入力信号により用窓
される。本発明の他の実施例では、リセット信号が回路
装置を有するチップの内部で外部から設定可能なサイク
リックカウンタにより発生される。
回路装置から、回路装置のそのつどの使用目的に必要な
データ出力のみが導き出されていることは有利である。
データ出力のみが導き出されていることは有利である。
増幅器Ａ１・・・Ａｍが反転形式である。しかし、増幅
器Ａ１・・・Ａｍが非反転形式として構成し、それに応
じてそれぞれ１つのインバータを各第２のデータ出力端
Ｚ１・・・ＺＭに配置することも可能である。
器Ａ１・・・Ａｍが非反転形式として構成し、それに応
じてそれぞれ１つのインバータを各第２のデータ出力端
Ｚ１・・・ＺＭに配置することも可能である。
行選択器Ｐ１・・・Ｐｎは、本発明の他の１つの実施例
によれば、それぞれ１つのシフトレジスタと１つの論理
演算ブロックと行選択器の要素ごとに出力端ｗｓまたは
ｗｌを有する２つの出力ドライバとから成っており、出
力端ｗｓおよびｗｌにおける出力信号の位相およびパル
ス幅がシフトレジスタ内に存在する３つの引出し点の相
応の論理演算により決定される。
によれば、それぞれ１つのシフトレジスタと１つの論理
演算ブロックと行選択器の要素ごとに出力端ｗｓまたは
ｗｌを有する２つの出力ドライバとから成っており、出
力端ｗｓおよびｗｌにおける出力信号の位相およびパル
ス幅がシフトレジスタ内に存在する３つの引出し点の相
応の論理演算により決定される。
本発明による回路装置がモノリシックに集積されたＭＯ
３回路として実現されていることは有利である。
３回路として実現されていることは有利である。
第３ａ図、第３ｂ図および第３Ｃ図には、第２図に跳曜
回路として逆並列回路で対として配置されているような
反転された増幅器の種々の実施例が示されている。
回路として逆並列回路で対として配置されているような
反転された増幅器の種々の実施例が示されている。
第４図には１つの行選択器段Ｐが示されている。
シフトレジスタブロックＳＲ内に、補助クロックφ Ｍ
％φ′Ｈ；φＳ、φＳにより制御されるスイッチにより
互いにまたは信号入力端ａから分離可能である２つのダ
イナミックレジスタ段が設けられている。補助クロック
φ′８およびφ′８は第７図によるφＨおよびφＨに相
当する。しかし、補助クロックφ′Ｈおよびφ′Ｈは第
７図に示されているφ□およびφ、とＲｅ５ｅｔ信号と
の論理演算の結果である。この論理演算は、Ｒｅ５ｅｔ
信号の継続時間中にシフトレジスタブロックＳＲの入力
端におけるスイッチを閉じることにより行われる。論理
ブロックＬＢ内に、点ｃ、ｄ、ｂに現れる信号を下記の
論理式に従って論理演算する２つの論理演算要素が設け
られている。
％φ′Ｈ；φＳ、φＳにより制御されるスイッチにより
互いにまたは信号入力端ａから分離可能である２つのダ
イナミックレジスタ段が設けられている。補助クロック
φ′８およびφ′８は第７図によるφＨおよびφＨに相
当する。しかし、補助クロックφ′Ｈおよびφ′Ｈは第
７図に示されているφ□およびφ、とＲｅ５ｅｔ信号と
の論理演算の結果である。この論理演算は、Ｒｅ５ｅｔ
信号の継続時間中にシフトレジスタブロックＳＲの入力
端におけるスイッチを閉じることにより行われる。論理
ブロックＬＢ内に、点ｃ、ｄ、ｂに現れる信号を下記の
論理式に従って論理演算する２つの論理演算要素が設け
られている。
ｗｓ＝ｃ△ｄ
ｗｌ＝ｃ、Ａｂ
論理ブロックＬＢの出力信号ｗｓおよびｗｌは反転ドラ
イバによりマトリックス状メモリ配列の付属の行の書込
み語線ｗｓまたは読出し語線ｗｌ上に与えられる。第６
図による行選択器の段Ｐ２・・・ｐｎに対してそれぞれ
１つのＲｅ５ｅｔ入力端ｒが設けられている。その代わ
りに段ＰＩには、第４図に破線で示されているように、
１つのセット入力端Ｓが設けられている。
イバによりマトリックス状メモリ配列の付属の行の書込
み語線ｗｓまたは読出し語線ｗｌ上に与えられる。第６
図による行選択器の段Ｐ２・・・ｐｎに対してそれぞれ
１つのＲｅ５ｅｔ入力端ｒが設けられている。その代わ
りに段ＰＩには、第４図に破線で示されているように、
１つのセット入力端Ｓが設けられている。
最後に第５図には、再生器が示されている。この再生器
の課題は、その入力端ｉに対応付けられている読出しビ
ット線ｂｌ上に現れる弱められた読出し信号を正規レベ
ルに増幅して、対応付けられているその出力端Ｏに対応
付けられている容量的に強く負荷されている書込みビッ
ト線ｂｓに与えることである。この再生器の回路は正、
帰還回路を含む３段インバータ装置を含んでいる。この
インバータ装置の前に１つのスイッチが接続されており
、このスイッチは、すぐ次のクロックサイクルに対して
読出しビット線が予充電されるつど、Ｈｏ１ｄ信号によ
り制御されて、インバータ装置を入力端ｉから切り離し
、それにより記憶された情報を保持する。その際、予充
電はＰｒｅｃｈ３ｒｇｅ信号により制御される別の１つ
のスイッチにより行われる。
の課題は、その入力端ｉに対応付けられている読出しビ
ット線ｂｌ上に現れる弱められた読出し信号を正規レベ
ルに増幅して、対応付けられているその出力端Ｏに対応
付けられている容量的に強く負荷されている書込みビッ
ト線ｂｓに与えることである。この再生器の回路は正、
帰還回路を含む３段インバータ装置を含んでいる。この
インバータ装置の前に１つのスイッチが接続されており
、このスイッチは、すぐ次のクロックサイクルに対して
読出しビット線が予充電されるつど、Ｈｏ１ｄ信号によ
り制御されて、インバータ装置を入力端ｉから切り離し
、それにより記憶された情報を保持する。その際、予充
電はＰｒｅｃｈ３ｒｇｅ信号により制御される別の１つ
のスイッチにより行われる。
第１図は本発明の好ましい実施例による回路装置のブロ
ック回路図、第２図は本発明による回路装置の細部の回
路図、第３ａ図、第３ｂ図および第３ｃ図はそれぞれ本
発明の１つの実施例（第２図参照）により対として逆並
列回路で使用される反転された増幅器の実施例を示す図
、第４図は第６図の回路装置内に０重に使用される行選
択器段の第６図中に含まれているシンボル表示およびそ
の原理回路を示す図、第５図は第６図の回路装置内にｍ
重に使用される再生器（増幅器回路）の第６ＦＩ！Ｊ中
に含まれているシンボル表示および原理回路を示す図、
第６図は行選択器、マトリックス状メモリ配列、再生層
回路およびクロック制御装置が設けられている特願昭６
１−３７１７０号による回路装置のブロック回路図、第
７図は第６図による回路装置の作動の仕方を説明するた
めのパルス一時間ダイアダラムである。 ＡＵＳ・・・選択値ＷＳｃ、、ｃ２・・・コンパレータ
、Ｄ１〜Ｄ３・・・マルチプレクサ、ＥＳＴ・・・設定
および制御装置、ｉ・・・入力端、ＬＢ・・・論理演算
ブロック、０・・・出力端、Ｐ１〜Ｐｎ・・・行選択器
、ｒ・・・リセット入力端、Ｓ・・・セット入力端、Ｓ
Ｐ・・・メモリ装置、ＳＲ・・・シフトレジスタ、ｗｌ
・・・読出し語線、ｗｓ・・・書込み語線、Ｚ・・・カ
ウンタ、２１〜２Ｍ・・・データ出力端。 ＩＧＩ 遅楚綺耕荻む°ザ持 ＦＩＧ ２ ＦＩＧ ４ テ°′−／ムカ
ック回路図、第２図は本発明による回路装置の細部の回
路図、第３ａ図、第３ｂ図および第３ｃ図はそれぞれ本
発明の１つの実施例（第２図参照）により対として逆並
列回路で使用される反転された増幅器の実施例を示す図
、第４図は第６図の回路装置内に０重に使用される行選
択器段の第６図中に含まれているシンボル表示およびそ
の原理回路を示す図、第５図は第６図の回路装置内にｍ
重に使用される再生器（増幅器回路）の第６ＦＩ！Ｊ中
に含まれているシンボル表示および原理回路を示す図、
第６図は行選択器、マトリックス状メモリ配列、再生層
回路およびクロック制御装置が設けられている特願昭６
１−３７１７０号による回路装置のブロック回路図、第
７図は第６図による回路装置の作動の仕方を説明するた
めのパルス一時間ダイアダラムである。 ＡＵＳ・・・選択値ＷＳｃ、、ｃ２・・・コンパレータ
、Ｄ１〜Ｄ３・・・マルチプレクサ、ＥＳＴ・・・設定
および制御装置、ｉ・・・入力端、ＬＢ・・・論理演算
ブロック、０・・・出力端、Ｐ１〜Ｐｎ・・・行選択器
、ｒ・・・リセット入力端、Ｓ・・・セット入力端、Ｓ
Ｐ・・・メモリ装置、ＳＲ・・・シフトレジスタ、ｗｌ
・・・読出し語線、ｗｓ・・・書込み語線、Ｚ・・・カ
ウンタ、２１〜２Ｍ・・・データ出力端。 ＩＧＩ 遅楚綺耕荻む°ザ持 ＦＩＧ ２ ＦＩＧ ４ テ°′−／ムカ
Claims (1)
- 【特許請求の範囲】 １）ディジタル信号の可変設定可能な遅延のためのマト
リックス状メモリ配列を有する回路装置において、 記憶要素として、互いに帰還結合された２つのインバー
タの形態の跳躍回路が設けられており、それらの２つの
節点のうち一方は書込み語線（ｗｓ）から制御可能な１
つのスイッチングトランジスタを介して１つの書込みビ
ット線（ｂｓ）と、また他方は読出し語線（ｗ１）から
制御可能な１つのスイッチングトランジスタを介して１
つの読出しビット線（ｂ１）と接続可能であり、 入力データクロックによりクロック制御され、連続的に
ステップ切換可能であり、常にリセット可能である１つ
の行選択器（Ｐ＿１・・・Ｐｎ）が設けられており、こ
の行選択器は選択ステップごとに位相を互いにずらされ
た各２つの信号出力端を有し、これらの信号出力端はマ
トリックスの行ごとに設けられているそれぞれ１つの書
込み語線（ｗｓ）または１つの読出し語線（ｗ１）を駆
動し、 列ごとに２つの分離されたビット線、すなわち１つの書
込みビット線（ｂｓ）および１つの読出しビット線（ｂ
１）が設けられており、これらのビット線はそれぞれ１
つの列のすべてのメモリセルと接続されており、 列ごとに１つの分離可能で記憶可能な増幅器（Ａ＿１・
・・Ａｍ）が設けられており、その入力端（ｉ）はそれ
に対応付けられている列の読出しビット線（ｂ１）と、
またその出力端（ｏ）はそれに対応付けられている列の
書込みビット線（ｂ＿Ｓ）と接続されており、またそれ
に対応付けられているデータ出力端（Ｚ＿１・・・Ｚｍ
）としての役割をし、 遅延すべきデータ信号に対するデータ入力端が第１の列
の書込みビット線（ｂｓ）および遅延されないデータ出
力端（Ｚ＿０）と接続されており、 １つのリセット入力端（＠Ｒｅｓｅｔ＠）が行選択器の
第１の要素（Ｐ＿１）のセット入力端（ａ、＠ｓ＠）と
行選択器の残りの要素（Ｐ＿２・・・Ｐｎ）のリセット
入力端（＠ｒ＠）とに接続されており、メモリ装置（Ｓ
Ｐ）の列を選択するための１つの選択装置（ＡＵＳ）が
設けられており、この選択装置は２つの選択された隣接
列の間を切換可能であり、またこの選択装置にこれらの
列を選択するための１つの外部の遅延時間設定データ語
の一部分が供給可能であり、両隣接列の間の切換のため
に１つの供給された制御信号（ＳＴ）による１つのダイ
ナミック切換回路が設けられており、すべての外部の遅
延時間設定データ語を供給される１つの設定および制御
装置（ＥＳＴ）が設けられており、この設定および制御
装置がメモリ装置（ＳＰ）に対する１つのリセット信号
（＠ＲＥＳＥＴ＠）および選択装置（ＡＵＳ）に対する
制御信号（ＳＴ）を発生し、またこの設定および制御装
置に１つの外部のリセット信号（ＲＥＳＥＴ）が１つの
リセット入力端を介して供給され、この外部のリセット
信号は設定および制御装置（ＥＳＴ）を直接的に、また
メモリ装置（ＳＰ）を間接的にリセットするために利用
され、 メモリ装置（ＳＰ）が１つのデータ入力端（Ｄ＿１）を
有し、それを介して遅延すべきデータ信号が入力可能で
あり、 選択装置（ＡＵＳ）が１つのデータ出力端（Ｄ＿０）を
有し、それを介して遅延されたデータ信号が出力可能で
あり、 選択装置（ＡＵＳ）がデータ入力端（Ｅ＿１・・・Ｅ＿
Ｍ）でメモリ装置（ＳＰ）のデータ出力端（Ｚ＿１・・
・Ｚ＿Ｍ）と接続されており、 設定および制御装置（ＥＳＴ）がデータクロック制御さ
れている ことを特徴とするディジタル信号遅延用回路装置。 ２）選択装置（ＡＵＳ）が第１のマルチプレクサ（Ｄ１
）、第２のマルチプレクサ（Ｄ２）および第３のマルチ
プレクサ（Ｄ＿３）から成る１つの装置から成り、メモ
リ装置（ＳＰ）のデータ出力端（Ｚ＿１・・・Ｚ＿Ｍ）
がそれぞれ第１のマルチプレクサ（Ｄ１）のデータ入力
端（Ｅ＿１・・・Ｅ＿Ｍ）および第２のマルチプレクサ
（Ｄ２）のデータ入力端（Ｅ＿２・・・Ｅ＿Ｍ）と１ポ
ジションだけずらして接続されており、メモリ装置（Ｓ
Ｐ）の最後のデータ出力端（Ｚ＿Ｍ）は第２のマルチプ
レクサ（Ｄ２）のデータ入力端とは接続されておらず、
またこの第２のマルチプレクサ（Ｄ２）の第１のデータ
入力端（Ｅ＿１）は接続されておらず、 第１および第２のマルチプレクサ（Ｄ１、Ｄ２）に対し
てそれぞれ、外部の遅延時間設定データ語の前記部分を
与えられる選択入力端（ＳＴ＿１・・・ＳＴ＿Ｍ）が設
けられており、それらにより第１および第２のマルチプ
レクサ（Ｄ１、Ｄ２）内でそれぞれの出力端（Ａ）が第
１のマルチプレクサ（Ｄ１）内のデータ入力端の１つ（
たとえばＥ＿２）または第２のマルチプレクサ（Ｄ２）
内のデータ入力端の１つ（Ｅ＿２）と接続可能であり、 第３のマルチプレクサ（Ｄ＿３）は、第１のマルチプレ
クサ（Ｄ１）の出力端（Ａ）に接続されている単一のデ
ータ入力線（Ｅ＿１）と、第２のマルチプレクサ（Ｄ２
）の出力端（Ａ）に接続されている単一のデータ入力端
（Ｅ＿２）と、遅延させられた入力データに対するデー
タ出力端（Ｄ＿０）を成す出力端（Ａ）と、単一の制御
入力端（ＳＴ）とを設けられており、 設定および制御装置（ＥＳＴ）はカウンタ（Ｚ）、第１
のコンパレータ（Ｃ＿１）、第２のコンパレータ（Ｃ＿
２）、アンド回路（Ｇ１）、オア回路（Ｇ２）およびノ
ア回路（Ｇ３）を含んでおり、 カウンタ（Ｚ）はメモリ装置（ＳＰ）の記憶場所の数に
一致する数のカウント段を有し、第１のコンパレータ（
Ｃ＿１）は機能“＝”を有し、 第２のコンパレータ（Ｃ＿２）は機能“≦”を有し、 設定および制御装置（ＥＳＴ）は外部の遅延時間設定デ
ータ語を与えられる多数の設定入力端（Ｖ＿１、Ｖ＿２
・・・Ｖ＿Ｎ、Ｖ＿Ｎ＿＋＿１・・・Ｖ＿Ｓ）および１
つのリセット入力端（ＲＥＳＥＴ）を有し、設定入力端
は遅延時間設定データ語の下位ビットに対する第１の群
の設定入力端（Ｖ＿１・・・Ｖ＿Ｎ）とそれよりも上位
のビットに対する第２の群の設定入力端（Ｖ＿Ｎ＿＋＿
１・・・Ｖ＿Ｓ）とに分割されており、 第１の群の設定入力端（Ｖ＿１・・・Ｖ＿Ｎ）によりメ
モリ装置（ＳＰ）の１つの任意の行がコード化された形
態で標識付けされ、この標識が第２のコンパレータ（Ｃ
＿２）に対する第１の比較値として用いられ、また第１
および第２の双方の群の設定入力端により当該の行また
は１つの任意の列がコード化された形態で標識付けされ
、これらの標識が第１のコンパレータ（Ｃ＿１）に対す
る第１の比較値として用いられ、 第１のコンパレータ（Ｃ＿１）がカウンタ（Ｚ）のデー
タ出力端（Ｑ＿１、Ｑ＿２・・・Ｑ＿Ｎ、Ｑ＿Ｎ＿＋＿
１・・・Ｑ＿Ｓ）に相応して多数の比較値入力端を有し
、これらの比較値入力端にカウンタ（Ｚ）のそのつどの
カウント状態に相応するカウント状態データ語が供給さ
れ、 第２のコンパレータ（Ｃ＿２）がカウンタ（Ｚ）のデー
タ出力端の第１の群のデータ出力端（Ｑ＿１・・・Ｑ＿
Ｎ）に相応して複数個の比較値入力端を有し、これらの
比較値入力端にそのつどのカウント状態の下位ビットに
相応するカウント状態データ語が供給され、 アンド回路（Ｇ１）に同じくそのつどのカウント状態の
下位ビットが相応の数の入力端を経て供給され、 第１のコンパレータ（Ｃ＿１）が、オア回路（Ｇ２）の
２つの入力端の一方およびノア回路（Ｇ３）の２つの入
力端の一方と接続されており条件 Ｋ１＝｛Ｑ＿１・・・Ｑ＿Ｓ｝＝｛Ｖ＿１・・・Ｖ＿Ｓ
｝に従って出力信号を発する比較出力端（Ｋ１）を有し
、 オア回路（Ｇ２）の第２の入力端がアンド回路（Ｇ１）
の出力端と接続されており、 ノア回路（Ｇ３）の第２の入力端がアンド回路（Ｇ１）
の出力端と接続されており、 メモリ装置（ＳＰ）のリセット入力端（Ｒ）がオア回路
（Ｇ２）の出力信号を与えられ、第２のコンパレータ（
Ｃ＿２）の比較出力端（Ｋ２）が第３のマルチプレクサ
（Ｄ＿３）の制御入力端（ＳＴ）と接続されており、 第２のコンパレータ（Ｃ＿２）が条件 Ｋ２＝｛Ｑ＿１・・・Ｑ＿Ｓ｝≦｛Ｖ＿１・・・Ｖ＿Ｓ
｝に従って比較出力端（Ｋ２）に出力信号を発し、この
場合に第３のマルチプレクサ（Ｄ＿３）の第１のデータ
入力端（Ｅ＿１）はそのデータ出力端（Ｄ＿０）と接続
されている ことを特徴とする特許請求の範囲第１項記載の回路装置
。 ３）入力データの語幅に相応して多数のマトリックス状
メモリ装置が設けられており、それらの書込み語線また
は読出し語線が並列接続されており、またこれらのマト
リックス状メモリ装置に対して設けられている共通の行
選択器と接続されており、またマトリックス状メモリ装
置の各々に対して１つの選択装置が設けられており、こ
れらの選択装置がこれらの選択装置に対して設けられて
いる共通の設定および制御装置と接続されていることを
特徴とする特許請求の範囲第１項または第２項記載の回
路装置。 ４）リセット入力端（Ｒｅｓｅｔ）に供給されるリセッ
ト信号が入力信号により用意されることを特徴とする特
許請求の範囲第１項または第２項記載の回路装置。 ５）リセット信号が回路装置を有するチツプの内部で外
部から設定可能なサイクリックカウンタにより発生され
ることを特徴とする特許請求の範囲第１項または第２項
記載の回路装置。 ６）回路装置から、回路装置のそのつどの使用目的に必
要なデータ出力のみが導き出されていることを特徴とす
る特許請求の範囲第１項ないし第５項のいずれか１項に
記載の回路装置。 ７）増幅器（Ａ＿１・・・Ａｍ）が反転形式であること
を特徴とする特許請求の範囲第１項ないし第６項のいず
れか１項に記載の回路装置。 ８）増幅器（Ａ＿１・・・Ａｍ）が非反転形式であり、
それに応じてそれぞれ１つのインバータが各第２のデー
タ出力端（Ｚ＿１・・・Ｚ＿Ｍ）に配置されていること
を特徴とする特許請求の範囲第１項ないし第６項のいず
れか１項に記載の回路装置。 ９）モノリシックに集積されたＭＯＳ回路として構成さ
れていることを特徴とする特許請求の範囲第１項ないし
第８項のいずれか１項に記載の回路装置。 １０）行選択器（Ｐ＿１・・・Ｐｎ）がそれぞれ１つの
シフトレジスタと１つの論理演算ブロックと行選択器の
要素ごとに出力端（ｗｓまたはｗ１）を有する２つの出
力ドライバとから成っており、出力端（ｗｓおよびｗ１
）における出力信号の位相およびパルス幅がシフトレジ
スタ内に存在する３つの引出し点の相応の論理演算によ
り決定されることを特徴とする特許請求の範囲第１項記
載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3531598.9 | 1985-09-04 | ||
| DE3531598 | 1985-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257191A true JPS6257191A (ja) | 1987-03-12 |
Family
ID=6280123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205745A Pending JPS6257191A (ja) | 1985-09-04 | 1986-09-01 | デイジタル信号遅延用回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4691302A (ja) |
| EP (1) | EP0217122B1 (ja) |
| JP (1) | JPS6257191A (ja) |
| AT (1) | ATE64250T1 (ja) |
| DE (1) | DE3679625D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349090A (ja) * | 1989-07-18 | 1991-03-01 | Oki Electric Ind Co Ltd | シリアルアクセスメモリ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748595A (en) * | 1985-09-04 | 1988-05-31 | Siemens Aktiengesellschaft | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals |
| US4818894A (en) * | 1987-03-09 | 1989-04-04 | Hughes Aircraft Company | Method and apparatus for obtaining high frequency resolution of a low frequency signal |
| JP2737293B2 (ja) * | 1989-08-30 | 1998-04-08 | 日本電気株式会社 | Ｍｏｓ型半導体記憶装置 |
| US5058065A (en) * | 1990-02-26 | 1991-10-15 | Eastman Kodak Company | Memory based line-delay architecture |
| US5142494A (en) * | 1990-02-26 | 1992-08-25 | Eastman Kodak Company | Memory based line-delay architecture |
| EP0455428B1 (en) * | 1990-04-30 | 1996-11-13 | Advanced Micro Devices, Inc. | Programmable logic device |
| US5577236A (en) * | 1994-12-30 | 1996-11-19 | International Business Machines Corporation | Memory controller for reading data from synchronous RAM |
| US5630096A (en) * | 1995-05-10 | 1997-05-13 | Microunity Systems Engineering, Inc. | Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order |
| GB2348753B (en) * | 1999-03-27 | 2003-07-23 | Evan Arkas | Pulse clock/signal delay apparatus & method |
| US7932552B2 (en) * | 2007-08-03 | 2011-04-26 | International Business Machines Corporation | Multiple source-single drain field effect semiconductor device and circuit |
| US20090033389A1 (en) | 2007-08-03 | 2009-02-05 | Abadeer Wagdi W | Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures |
| US7814449B2 (en) * | 2007-10-17 | 2010-10-12 | International Business Machines Corporation | Design structure for multiple source-single drain field effect semiconductor device and circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893088A (en) * | 1971-07-19 | 1975-07-01 | Texas Instruments Inc | Random access memory shift register system |
| US3764813A (en) * | 1972-04-12 | 1973-10-09 | Bell Telephone Labor Inc | Coordinate detection system |
| US4426685A (en) * | 1978-03-20 | 1984-01-17 | The United States Of America As Represented By The Secretary Of The Navy | Solid state delay device |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
| US4636986B1 (en) * | 1985-01-22 | 1999-12-07 | Texas Instruments Inc | Separately addressable memory arrays in a multiple array semiconductor chip |
| US4734888A (en) * | 1985-02-25 | 1988-03-29 | Siemens Aktiengesellschaft | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals |
-
1986
- 1986-07-28 US US06/890,115 patent/US4691302A/en not_active Expired - Fee Related
- 1986-08-25 EP EP86111744A patent/EP0217122B1/de not_active Expired - Lifetime
- 1986-08-25 AT AT86111744T patent/ATE64250T1/de not_active IP Right Cessation
- 1986-08-25 DE DE8686111744T patent/DE3679625D1/de not_active Expired - Fee Related
- 1986-09-01 JP JP61205745A patent/JPS6257191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349090A (ja) * | 1989-07-18 | 1991-03-01 | Oki Electric Ind Co Ltd | シリアルアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0217122B1 (de) | 1991-06-05 |
| DE3679625D1 (de) | 1991-07-11 |
| US4691302A (en) | 1987-09-01 |
| ATE64250T1 (de) | 1991-06-15 |
| EP0217122A1 (de) | 1987-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3386705B2 (ja) | 半導体記憶装置およびそのバーストアドレスカウンタ | |
| KR880000967A (ko) | 듀얼 포오트 반도체 기억 장치 | |
| JPS6257191A (ja) | デイジタル信号遅延用回路装置 | |
| JP3577119B2 (ja) | 半導体記憶装置 | |
| JP3581244B2 (ja) | 半導体記憶装置及びそのアクセス方法 | |
| US7447812B1 (en) | Multi-queue FIFO memory devices that support flow-through of write and read counter updates using multi-port flag counter register files | |
| US4740924A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable time delay of digital signals | |
| US4748595A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
| US4769778A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for digital filtration of image signals in row and column directions | |
| US4734888A (en) | Circuit arrangement comprising a matrix shaped memory arrangement for variably adjustable time delay of digital signals | |
| JPS603714B2 (ja) | 可変長シフトレジスタ | |
| JP2721931B2 (ja) | 半導体メモリのためのシリアル選択回路 | |
| JPS6146916B2 (ja) | ||
| US5394364A (en) | High-speed memory readout circuit using a single set of data buffers | |
| EP0590953B1 (en) | Semiconductor memory device | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| US7064999B2 (en) | Digital memory circuit having a plurality of memory banks | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| SU1732347A1 (ru) | Генератор тестов | |
| JPH0750856B2 (ja) | 遅延回路 | |
| JPH0410156B2 (ja) | ||
| JP2595707B2 (ja) | メモリ装置 | |
| JPH0745065A (ja) | 半導体記憶装置 | |
| JPS626481A (ja) | 可変長シフトレジスタ | |
| JPH0249297A (ja) | 記憶装置 |