JPH0410156B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、論理ゲートや、レジスタとメモリ集
積回路を用いた集積回路に関し、更にその主な実
施例は、半導体メモリに係り、特に入出力バツフ
ア回路に関するものであり、入出力バツフア回路
をラツチ付回路で構成することに因つて、アクセ
ス時間が速く、更に動作余裕度が広く、加えて両
者の検査が容易に行いえる半導体メモリに関する
ものである。

従来のスタテイツク型半導体メモリは、メモリ
チツプ単独でのアクセス時間の高速化のために、
ワード線選択駆動回路及びデイジツト線選択駆動
回路は、アドレス入力信号が変化すると直ちにこ
の回路が動作し、メモリセルアレーの駆動信号が
動作する様な回路構成としている。このため、ア
ドレス入力信号間に位相差がある場合、メモリセ
ルアレーの駆動信号は、定常的な状態移行と異な
る状態移行を起す。この定常的な状態移行と異な
る状態移行のために、アクセス時間及び動作余裕
度が変化する。このため位相差に因りアクセス時
間が増大することと、動作余裕度が減少する欠点
を有していた。加えてこのために検査時に於いて
も位相差を含めたテストパターンを使用する必要
があり、検査時間の増大ひいてはコストの増大と
なる欠点をも有していた。

本発明の目的は、集積回路の遅延時間を短縮す
ることである。更に、このような集積回路に適し
た、アドレス入力信号の切り換わり時に於いて、
アドレス入力信号間に位相差がある場合でもメモ
リセルアレーへの駆動信号が常に非選択状態と選
択状態間の移行のみとし、位相差のある期間の
み、例えば非選択状態から選択状態に移行する途
中から再び非選択状態に移行する様な中間選択状
態に因つて生ずるアクセス時間の増大及び動作余
裕度の減少を防止することにより、検査の容易な
高速アクセス時間及び広い動作余裕度を有する半
導体メモリを提供することにある。

以下図面を用いてさらに詳しく説明する。

従来のバイポーラメモリに於ける入力バツフア
回路の一例を第１図に示す。この図で、アドレス
入力信号A₀からA₂を受け、入力段カレントスイ
ツチ１２でOR及びNOR出力信号を発生し、A₀
からA₂に対応するエミツタフオロア出力をワイ
ヤドオアし、次段のカレツトスイツチ１４への入
力信号とする所謂デコーダ回路である。次段カレ
ントスイツチ１４の出力信号がメモリセルアレー
の駆動信号となり、例えばワード線駆動信号とし
て、更にデイジツト線駆動信号として用いられて
いる。

第２図は本発明の対象とするメモリのメモリセ
ルアレーの構成を示しダイオードクランプ型のメ
モリセルＡ，Ｂ，Ｃ，Ｄ等を用いたメモリセルア
レーである。説明のため、３×３のマトリクスで
示すが、例えば4Kビツトメモリの場合64×64の
マトリクスで構成される。ワード線W₀からW₂
は、第１図に示す次段カレントスイツチ１４の出
力信号が加えられｎ本（図では３本）の中から１
本のワード線のみが選択される様に構成される。
またデイジツト線群からの選択はデイジツト線選
択駆動信号端子D₀からD₂に、ワード線系とは別
の第１図に示す回路の出力信号を与える事に因つ
て、ｎ対（図では３対）のデイジツト線対の中か
ら１対のデイジツト線を選択する事に因り行う。
こうしてワード線及びデイジツト線対がともに選
択された交点のメモリセルのみが選択され、情報
の読み出し及び書き込みがなされる。この様にし
てメモリセルアレーの中から１ケのメモリセルを
選択する訳であるが、この時メモリセルアレー内
には、ワード線とデイジツト線がともに選択され
た状態のメモリセル（これをXY選択セルと呼
ぶ）と、ワード線のみ選択されたメモリセル（こ
れをＸ半選択セルと呼ぶ）と、デイジツト線のみ
選択されたメモリセル（これをＹ半選択セルと呼
ぶ）と、さらにワード線とデイジツト線がともに
選択されないメモリセル（これを非選択セルと呼
ぶ）とが存在することになる。そしてメモリセル
は、アドレス入力信号が変化する毎に上記４つの
状態間を移行（例えば非選択セルが、Ｘ半選択セ
ルに選択状態が変化することを状態の移行と呼
ぶ）することになる。

今、内部の遅延時間の関係が、アドレス入力信
号が１本のみ変化する場合と複数本同時に変化す
る場合とで一致するとすると、各メモリセルは、
アドレス入力信号の１回の変化に応じて、４つの
状態を１回のみ移行するに留まる。しかしアドレ
ス入力信号に第３図に示す如くアドレス入力信号
A_oとA_nの間に位相差があぬ場合、上記４つの状
態を１回のみ移行するに留まらず、位相差がある
タイミングのみ、選択状態に向うセルが存在する
ことになり、メモリセルの状態移行は、位相差が
ない場合と異つた状態移行を起すことになる。

この様にアドレス入力信号に位相差がある場
合、位相差がない場合に比較してメモリセルの状
態移行が異なる結果として、メモリの諸特性に変
化が現われる。例えばアクセス時間について言え
ば次の様な変化が現われる。第４図はアドレス入
力信号A_oとA_nが変化する場合のデータ出力信号
を示している。アドレス入力信号A_o単独変化及
びA_nとA_oが位相差なく同時に変化する時のデー
タ出力信号をＤ／Ｏ（ｎ）として実線で示す。し
かしアドレス入力信号A_oとA_nとの間に第４図
中、Δφに示すような位相差がある場合は、上述
の如く、位相差のある期間のみ瞬時的に選択され
るメモリセルのデータの影響を受け、第４図にデ
ータ出力Ｄ／Ｏ（ｎ・ｍ）として破線で示す如く
Ｄ／Ｏ（ｎ）として示す位相差がない場合に比較
しアドレス入力信号A_oからの遅れ時間すなわち
アクセス時間が大きくなつてしまう。理想的に
は、両者のデータ出力信号が一致する事が望まし
いが、メモリセルの状態移行に差がある場合、こ
の様にアドレス入力信号の位相差に起因するアク
セス時間の増大を避けることは難かしい。このた
めアクセス時間の測定は、アドレス入力信号間の
位相差を考慮して行なう必要があり、アクセス時
間が最も大きくなる位相差の条件下で測定する必
要がある。加えてこのアクセス時間が最大になる
アドレス入力信号の位相差は、メモリの製造条件
等に因り異なることから、数種の位相差にてアク
セス時間を測定する必要があり、検査上このアド
レス入力信号の位相差によつてアクセス時間が変
化することは、解決すべき一つの課題である。

アドレス入力信号間に位相差がある場合のメモ
リ特性の変化としてアクセス時間と同様に、メモ
リセルの動作余裕度の変化がある。以下メモリセ
ルの動作余裕度に着目して行なつた計算機シユミ
レーシヨン結果を用いて、アドレス入力信号間に
位相差がある場合のメモリセル動作余裕度につい
て説明する。

第５図は、アドレス入力信号A_oとA_nにΔφの位
相差がある場合のメモリセルを構成する２ケのト
ランジスタのコレクタ電位の変化を示している。
メモリセルは、このコレクタ間電位差に因り、記
憶情報の保持が行われているため、コレクタ間電
位差の大小が、メモリセルの動作余裕度を示し、
コレクタ間電位差が大きい程メモリセルの動作余
裕度が広い事になる。今、第５図に示すアドレス
入力信号が加わつた時、Δφの位相差のある期間
は、第２図に示すメモリセルＡが選択され、その
前のT₁は、メモリセルＤが選択され、位相差の
後の期間は、メモリセルＢが選択される（Ｄ→Ａ
→Ｂ）ケースを考える。この様なアドレス入力信
号が加わつた場合、メモリセルＡ，Ｂ，Ｃの各メ
モリセルのコレクタ電位を第５図のＡ，Ｂ，Ｃは
それぞれ示している。メモリセルＡのコレクタ電
位は、アドレス入力信号が切り換わる前に、非選
択セルの電位にあり、アドレス入力信号A_oの変
化に応じてXY選択セルの電位に向かつた後、
XY選択セルの電位に達する前に、アドレス入力
信号A_nの変化に対応しＸ半選択セルの電位に移
行する。またメモリセルＢのコレクタ電位は、ま
ず非選択セルの電位にあり、アドレス入力信号
A_oの変化に応じて、Ｘ半選択セルの電位に移行
した後アドレス入力信号A_nの変化に対応して、
XY選択セルの電位に移行する。更にメモリセル
Ｃのコレクタ電位は、非選択セルの電位から、ア
ドレス入力信号A_o，A_nの変化に対応してＸ半選
択セルの電位に移行する。この場合メモリセルＡ
及びＢは、アドレス入力信号に位相差がある事に
因る影響として、メモリセルＡに於いては、XY
選択セルの電位に向かつた後、XY選択セルの安
定な電位に達する以前に再びＸ半選択セルの電位
に移行するという位相差がない場合と異つた状態
移行を経ている。この場合、第５図のＰ点に於い
てメモリセルのコレクタ間電位差は小さくなり、
メモリセルの動作余裕度は狭まくなつている。更
にメモリセルＢに於いては、Ｑ点でコレクタ間電
位差は小さくなつている。これは、アドレス入力
信号A_oの変化に因りＸ半選択セルの電位となり、
コレクタ間電位差が小さくなつた状態から、XY
選択セルの電位に向かう事に起因しており、この
Ｑ点でのコレクタ間電位差の大小は、位相差の大
小と関係し、特定の位相差の時最小を示す事も、
計算機シユミレーシヨンによつて得ている。

更に測定に於いても、メモリセルＡ及びＢの状
態移行を経るメモリセルの動作余裕度は、他のメ
モリセルに比較し動作余裕度が狭くなる結果を得
ている。以上述べた如くメモリセルの動作余裕度
は、アドレス入力信号の位相差に依存することか
ら、メモリ集積回路全体の動作余裕度の検査に
は、アクセス時間の検査同様に、アドレス入力信
号の位相差を考慮して行う必要がある。

次にメモリ集積回路を用い、メモリ装置として
使用する場合の問題点について述べる。メモリ装
置の場合多くは、メモリ装置を使用する機器（例
えば計算機）の同期信号に因つて制御される様に
構成される。この一例を第６図に示す。アドレス
入力信号は論理ゲート１に入力されその出力でア
ドレスレジスター２が駆動され、レジスター出力
は、論理ゲート３を経てメモリ集積回路４を駆動
し、メモリ集積回路の出力（第４図のデータ出
力）は、データレジスター５に入力される。デー
タレジスター５の出力は論理ゲート６に入力さ
れ、メモリ装置の出力となる。ここにレジスター
２及び５は、上述の同期信号に因つて制御され
る。特にアドレスレジスター２は、前述のアドレ
ス入力信号間の位相差をなくす為に設けている。

本発明の一実施例を第７図に示す。第７図は第
６図に示すアドレスレジスター２と論理ゲート３
とをメモリ集積回路７に内蔵している事に特徴が
ある。更にもう１つの実施例を第８図に示す様に
第６図のアドレスレジスター２と論理ゲート３及
びデータレジスター５をメモリ集積回路８に内蔵
している事に特徴がある。本実施例の１つの効果
は、従来の論理ゲート、レジスタ及びメモリ集積
回路を搭載する基板上の配線に因る遅れ時間が、
集積回路内の配線に因る遅れ時間に置換され、メ
モリ装置への入力から出力までの遅延時間が短縮
する事にある。更に第９図に示す本発明の１つの
実施例の如く、従来のメモリ集積回路の入力段カ
レントスイツチ回路（第１図１２に示す回路）を
ラツチ付回路で構成することに因り、第６図に示
す、アドレスレジスター２と論理ゲート３と更に
第１図に示すメモリ集積回路内の入力段カレント
スイツチの論理段数３段分を１つの回路で構成し
ていることに因る、遅れ時間の短縮化の効果があ
る。

第９図は、Ｄタイプラツチ回路と呼ばれる回路
であり、デコード回路を構成するために、マルチ
エミツタトランジスタQ₁及びQ₂を設けている。
この回路は、同期信号CLが参照電圧V_BB4より高
電位時、アドレス入力信号A_oの極性（参照電圧
V_BB3より高電位か低電位か）によりマルチエミツ
タトランジスタQ₁，Q₂の出力電位は決まり、同
期信号CLが参照電圧V_BB4より低電位の時は、フ
イードバツクトランジスタQ₃及びQ₄の作用でこ
の回路の出力は保持されている。内部電位V_CS
は、トランジスタと抵抗とで構成される定電流回
路の駆動電位である。このトランジスタと抵抗で
構成する電流源の代りに抵抗のみで構成しても可
能である。又同期信号CLとV_BB4は互に入れ換え
ても上記目的は達成出来ることは言うまでもな
い。第１０図は、本発明の変形であり、コレクタ
抵抗R₁の代りにR₂とR₃に分割し、デコード回路
への出力信号振幅とフイードバツクトランジスタ
への出力信号振幅とが異なる振幅である事に特徴
がある。更にマルチエミツタトランジスタをも分
離している。第１１図は後者のみを分離したもの
である。この実施例の如く同期信号CLで各入力
バツフア回路が同一タイミングに動作させること
により、メモリセルアレー内のメモリセルの状態
移行は、アドレス入力信号の位相差に無関係とな
るために、アクセス時間及び動作余裕度の測定は
容易になり、コスト面の効果も大きい。加えて、
前述の如くアドレス入力信号に位相差があるため
にメモリセルの動作余裕度が狭まくなると言つた
問題がなくなることにより、結果的にメモリセル
の動作余裕度が広くなり、電気的外因ノイズを含
めたその他の外因ノイズに対しても安定なメモリ
集積回路を提供し得る。メモリセルの動作余裕度
が広くなることに因る歩留りの向上も期待出来、
この面でのコスト低下も期待できる。

更に第９図は入力段カレントスイツチを例に示
したが、アドレス信号Ａの代りにメモリセルアレ
ーからの出力信号を入力し、トランジスタQ₂を
シングルエミツタとし、Q₁をダブルエミツタト
ランジスタとし、その内の１つのエミツタをデー
タ出力信号用とする事で第８図に示した本発明を
実現し得る。更に、メモリセルアレーからの差動
出力を入力とする場合、アドレス信号Ａと参照電
圧V_BB3に入力する事で実現出来る。

本発明によれば、アドレス信号の入力回路をメ
モリと同一チツプ上に形成するため、複数チツプ
で構成する場合に比べて、アドレス信号間の位相
差（タイミングずれ）が小さくなる効果がある。

また本願発明によれば、アドレス信号に対する
入力回路にラツチ回路が設けられ、同期信号（ク
ロツク）を与えてアドレス信号を取り込み、これ
を出力する。そして次の同期信号が来るまで、出
力信号が保持される。

従つてメモリのワード線には、同期信号の周期
の期間、先に保持されたアドレス信号が印加され
続け、次の同期信号で一斉に更新される。このた
めアドレスの変更時に、メモリセルアレーには過
渡的に目的と異なるアドレスが与えられることが
なく、余分な充放電をする必要がない。従つて高
速動作が可能になる効果がある。

また上記同期信号の周期の期間は、第１に、メ
モリセルアレーには先にラツチされたアドレス信
号が印加され続ける。従つてメモリセルアレーか
ら見ると、上記周期の期間はメモリセルアレーを
所望の選択状態に充電して立ち上げるのに必要な
時間だけあれば良い。

第２に、上記周期の期間に、アドレス入力端に
は新しいアドレス信号が印加される。従つて上記
周期の期間にチツプのアドレス入力端からラツチ
の入力端に至るまでの回路が、新しいアドレスに
対応する電位に充電される。従つて入力回路から
見ると、上記周期の期間はアドレス入力端からラ
ツチ入力端までの回路を、新しい選択状態に立ち
上げるのに必要な時間だけあれば良い。

以上の２つの動作が同時に平行して行なわれる
ため、上記周期の期間を十分に短縮することがで
き、動作の大幅な高速化が図れる効果がある。

【図面の簡単な説明】

第１図は、従来例としての入力バツフア回路、
第２図はメモリセルアレー図、第３図は、位相差
を有するアドレス入力信号波形、第４図は、位相
差を有する時のデータ出力信号波形、第５図は、
位相差を有する時のメモリセルコレクタ電位波
形、第６図は、従来例としてのメモリ装置構成
例、第７図、第８図は本発明の概念図、第９〜第
１１図は本発明の実施例としての回路図を示す図
である。 A₀〜A₂，A_o，A_n，Ａ…アドレス入力信号及び
端子、V_BB1〜V_BB4…参照電圧、V_CE…電源電圧、
W₀〜W₂…ワード線駆動信号、D₀〜D₂…デイジ
ツト線駆動信号、Q₁〜Q₄…トランジスタ、R₁〜
R₃…抵抗。

Claims (1)

1. 【特許請求の範囲】 １ アドレス入力信号が入力される第１の論理ゲ
   ートと、該第１の論理ゲートの出力信号が入力さ
   れるアドレスレジスタと、該アドレスレジスタの
   出力信号が入力される第２の論理ゲートからなる
   入力回路を具備し、 該入力回路の出力信号がワード線に入力されて
   なるスタテイツクメモリとを具備する集積回路に
   おいて、 上記入力回路と上記スタテイツクメモリは同一
   チツプ上に集積されてなり、 上記入力回路は所定の同期信号によりラツチさ
   れるラツチ回路を具備してなり、 上記アドレス入力信号が上記新たな選択状態に
   対応する新たな信号に変更される際に、上記アド
   レス入力信号線の各々の信号レベルが上記新たな
   信号レベルに変更終了後に、上記ラツチ回路に上
   記同期信号が印加され、上記新たな信号がラツチ
   されて出力されることにより、複数の上記ワード
   線の電位が上記同期信号に同期して変更されてな
   り、 上記ラツチ回路に上記同期信号が印加されない
   期間は上記ワード線の電位が保持されてなること
   を特徴とする集積回路。 ２ 上記スタテイツクメモリの出力信号が入力さ
   れるデータレジスタと、該データレジスタの出力
   信号が入力される第３の論理ゲートを、上記スタ
   テイツクメモリと同一チツプ上に具備してなるこ
   とを特徴とする特許請求の範囲第１項記載の集積
   回路。 ３ 上記データレジスタが上記同期信号によつて
   ラツチされるラツチ回路を具備してなることを特
   徴とする特許請求の範囲第２項記載の集積回路。 ４ 上記ラツチ回路はＤタイプラツチ回路で構成
   されてなることを特徴とする特許請求の範囲第１
   項記載の集積回路。 ５ 上記ラツチ回路は複数のトランジスタによる
   シリーズゲート回路で構成されてなることを特徴
   とする特許請求の範囲第１項記載の集積回路。 ６ 上記集積回路は計算機に使用されてなること
   を特徴とする特許請求の範囲第１項乃至第５項記
   載の集積回路。