JPH0798980A - マルチポートフィールドメモリ - Google Patents
マルチポートフィールドメモリInfo
- Publication number
- JPH0798980A JPH0798980A JP5243187A JP24318793A JPH0798980A JP H0798980 A JPH0798980 A JP H0798980A JP 5243187 A JP5243187 A JP 5243187A JP 24318793 A JP24318793 A JP 24318793A JP H0798980 A JPH0798980 A JP H0798980A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- cell array
- read
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 65
- 238000003491 array Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】
【目的】 この発明は、複数の入出力ポートを介してデ
ータをシリアルに入出力できるマルチポートフィールド
メモリを提供することを目的とする。 【構成】 この発明は、１つのメモリセルに対してデー
タが入出力される複数ポートのビット線対ｂ１，／ｂ
１，ｂ２，／ｂ２，／ｂ３，ｂ３に対応して、ビット線
対とデータバスＤ１，／Ｄ１，Ｄ２，／Ｄ２，Ｄ３，／
Ｄ３間をゲートＧ１１〜Ｇ３３を介して入出力されるデ
ータを一時的に保持する複数ポートのレジスタＲ１〜Ｒ
３が設けられ、ビット線対とレジスタ間にそれぞれ直列
接続された２つのゲートＧ１１，Ｇ２１、Ｇ１２，Ｇ２
２、Ｇ１３，Ｇ２３のそれぞれの直列接続点Ｎ，／Ｎで
一方のビット線対がすべて共通接続され、他方のビット
線対がすべて共通接続され、任意のビット線対とレジス
タが接続制御されて構成される。
ータをシリアルに入出力できるマルチポートフィールド
メモリを提供することを目的とする。 【構成】 この発明は、１つのメモリセルに対してデー
タが入出力される複数ポートのビット線対ｂ１，／ｂ
１，ｂ２，／ｂ２，／ｂ３，ｂ３に対応して、ビット線
対とデータバスＤ１，／Ｄ１，Ｄ２，／Ｄ２，Ｄ３，／
Ｄ３間をゲートＧ１１〜Ｇ３３を介して入出力されるデ
ータを一時的に保持する複数ポートのレジスタＲ１〜Ｒ
３が設けられ、ビット線対とレジスタ間にそれぞれ直列
接続された２つのゲートＧ１１，Ｇ２１、Ｇ１２，Ｇ２
２、Ｇ１３，Ｇ２３のそれぞれの直列接続点Ｎ，／Ｎで
一方のビット線対がすべて共通接続され、他方のビット
線対がすべて共通接続され、任意のビット線対とレジス
タが接続制御されて構成される。
Description
【０００１】
【産業上の利用分野】この発明は、複数の入出力ポート
を介してデータをシリアルに入出力するマルチポートフ
ィールドメモリに関する。
を介してデータをシリアルに入出力するマルチポートフ
ィールドメモリに関する。
【０００２】
【従来の技術】従来のシリアル入出力のメモリにおいて
は、一つの入力に対して一つの出力が対応しており、入
力されたデータを非同期に遅延をかけて出力することが
できる。この具体的な例はFIFO型フィールドメモリとし
て、文献「 USP4,882,710 にFIFO MEMORY INCLUDING DY
NAMIC MEMORY ELEMENTS 」や，文献「USP4,999,814にDY
NAMIC MEMORY WITH INTERNAL REFRESH CIRCUIT AND HAV
ING VIRTUALLY REFRESH-FREE CAPABILITY 」記載されて
いる。
は、一つの入力に対して一つの出力が対応しており、入
力されたデータを非同期に遅延をかけて出力することが
できる。この具体的な例はFIFO型フィールドメモリとし
て、文献「 USP4,882,710 にFIFO MEMORY INCLUDING DY
NAMIC MEMORY ELEMENTS 」や，文献「USP4,999,814にDY
NAMIC MEMORY WITH INTERNAL REFRESH CIRCUIT AND HAV
ING VIRTUALLY REFRESH-FREE CAPABILITY 」記載されて
いる。
【０００３】しかし、例えば画像データに対して様々な
処理を施して表示するデジタルテレビなどの応用に対し
ては、今までのような一対一の入出力関係でなく、一対
多や多対多等の関係を有するフィールドメモリが必要で
あった。
処理を施して表示するデジタルテレビなどの応用に対し
ては、今までのような一対一の入出力関係でなく、一対
多や多対多等の関係を有するフィールドメモリが必要で
あった。
【０００４】
【発明が解決しようとする課題】以上説明したように、
データをシリアルに入出力する従来のメモリにあって
は、入出力が多対多といった構成を有するものがなく、
画像又は音声データ等の様々なデータを様々に処理する
際に上述したメモリが切望されていた。
データをシリアルに入出力する従来のメモリにあって
は、入出力が多対多といった構成を有するものがなく、
画像又は音声データ等の様々なデータを様々に処理する
際に上述したメモリが切望されていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、複数の入出力
ポートを介してデータをシリアルに入出力するマルチポ
ートフィールドメモリを提供することにある。
たものであり、その目的とするところは、複数の入出力
ポートを介してデータをシリアルに入出力するマルチポ
ートフィールドメモリを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、１つのメモリセルに対して
データが入出力される複数ポートのビット線対と、それ
ぞれのビット線対に対応して設けられ、それぞれのビッ
ト線対とデータバス間を入出力するデータを一時的に保
持する複数ポートのレジスタ及び、対応するビット線対
とレジスタ間に直列接続された２つのゲート回路がビッ
ト線対とレジスタ間にそれぞれ設けられ、２つのゲート
回路のそれぞれの直列接続点で一方のビット線対がすべ
て共通接続され、他方のビット線対がすべて共通接続さ
れ、それぞれのゲート回路が独立して導通制御されてそ
れぞれのビット線対とレジスタを任意に接続制御する第
１のゲート回路群及び、レジスタと対応するデータバス
をそれぞれ独立して接続制御する第２のゲート回路群か
らなる交差データ転送手段とから構成される。
に、請求項１記載の発明は、１つのメモリセルに対して
データが入出力される複数ポートのビット線対と、それ
ぞれのビット線対に対応して設けられ、それぞれのビッ
ト線対とデータバス間を入出力するデータを一時的に保
持する複数ポートのレジスタ及び、対応するビット線対
とレジスタ間に直列接続された２つのゲート回路がビッ
ト線対とレジスタ間にそれぞれ設けられ、２つのゲート
回路のそれぞれの直列接続点で一方のビット線対がすべ
て共通接続され、他方のビット線対がすべて共通接続さ
れ、それぞれのゲート回路が独立して導通制御されてそ
れぞれのビット線対とレジスタを任意に接続制御する第
１のゲート回路群及び、レジスタと対応するデータバス
をそれぞれ独立して接続制御する第２のゲート回路群か
らなる交差データ転送手段とから構成される。
【０００７】請求項２記載の発明は、複数のグループに
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
グループ毎に独立かつ非同期にシリアルに与えられるデ
ータを保持し、セルアレイの行を構成する一連のセル群
に対して保持したデータを一括して書き込む書き込み用
レジスタと、セルアレイのそれぞれのグループに対応し
て複数のポートにグループ化されて、セルアレイの行を
構成する一連のセル群から一括して与えられたデータを
保持し、保持したデータをそれぞれのグループ毎に独立
かつ非同期にシリアルに読み出す読み出し用レジスタ
と、書き込み用レジスタとセルアレイ及び読み出し用レ
ジスタとセルアレイ間に設けられ、任意のグループの書
き込み用レジスタ又は任意のグループの読み出し用レジ
スタと任意のセルアレイとの間でデータを交差転送する
請求項１記載の交差データ転送手段とから構成される。
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
グループ毎に独立かつ非同期にシリアルに与えられるデ
ータを保持し、セルアレイの行を構成する一連のセル群
に対して保持したデータを一括して書き込む書き込み用
レジスタと、セルアレイのそれぞれのグループに対応し
て複数のポートにグループ化されて、セルアレイの行を
構成する一連のセル群から一括して与えられたデータを
保持し、保持したデータをそれぞれのグループ毎に独立
かつ非同期にシリアルに読み出す読み出し用レジスタ
と、書き込み用レジスタとセルアレイ及び読み出し用レ
ジスタとセルアレイ間に設けられ、任意のグループの書
き込み用レジスタ又は任意のグループの読み出し用レジ
スタと任意のセルアレイとの間でデータを交差転送する
請求項１記載の交差データ転送手段とから構成される。
【０００８】請求項３記載の発明は、請求項２記載のマ
ルチポートフィールドメモリにおいて、前記書き込み用
レジスタ及び読み出し用レジスタが、同一のメモリセル
に対して、第１の書き込み用レジスタを介するデータの
書き込み転送と第１の読み出し用レジスタを介するデー
タの読み出し転送とを行い、その後第２の書き込み用レ
ジスタを介するデータの書き込み転送と第２の読み出し
用レジスタを介するデータの読み出し転送を行うことを
特徴とする。
ルチポートフィールドメモリにおいて、前記書き込み用
レジスタ及び読み出し用レジスタが、同一のメモリセル
に対して、第１の書き込み用レジスタを介するデータの
書き込み転送と第１の読み出し用レジスタを介するデー
タの読み出し転送とを行い、その後第２の書き込み用レ
ジスタを介するデータの書き込み転送と第２の読み出し
用レジスタを介するデータの読み出し転送を行うことを
特徴とする。
【０００９】請求項４記載の発明は、複数のグループに
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
シリアルに与えられるデータを順次保持し、セルアレイ
の行を構成する一連のセル群に対して保持したデータを
一括して書き込む書き込み用レジスタと、セルアレイの
それぞれのグループに対応して複数のポートにグループ
化されて、セルアレイの行を構成する一連のセル群から
一括して与えられたデータを保持し、保持したデータを
それぞれのグループ毎に独立かつ非同期にシリアルに読
み出す読み出し用レジスタと、読み出し用レジスタとセ
ルアレイ間に設けられ、任意のグループの読み出し用レ
ジスタと任意のセルアレイとの間でデータを交差転送す
る請求項１記載の交差データ転送手段とから構成され
る。
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
シリアルに与えられるデータを順次保持し、セルアレイ
の行を構成する一連のセル群に対して保持したデータを
一括して書き込む書き込み用レジスタと、セルアレイの
それぞれのグループに対応して複数のポートにグループ
化されて、セルアレイの行を構成する一連のセル群から
一括して与えられたデータを保持し、保持したデータを
それぞれのグループ毎に独立かつ非同期にシリアルに読
み出す読み出し用レジスタと、読み出し用レジスタとセ
ルアレイ間に設けられ、任意のグループの読み出し用レ
ジスタと任意のセルアレイとの間でデータを交差転送す
る請求項１記載の交差データ転送手段とから構成され
る。
【００１０】請求項５記載の発明は、請求項４記載のマ
ルチポートフィールドメモリにおいて、前記それぞれの
グループの読み出し用レジスタが、同一のメモリセルの
同一内容を非同期に独立してシリアルに読み出すことを
特徴とする。
ルチポートフィールドメモリにおいて、前記それぞれの
グループの読み出し用レジスタが、同一のメモリセルの
同一内容を非同期に独立してシリアルに読み出すことを
特徴とする。
【００１１】請求項６記載の発明は、複数のグループに
分割されてなるセルアレイと、セルアレイの行を構成す
る一連のセル群に対して保持したデータを一括して書き
込む書き込み用レジスタと、セルアレイのそれぞれのグ
ループに対応して複数のポートにグループ化されて、シ
リアルに与えられるデータを取り込んで保持し、セルア
レイの行を構成する一連のセル群から一括して与えられ
たデータを保持し、保持したデータをそれぞれのグルー
プ毎に独立かつ非同期にシリアルに読み出す読み出し用
レジスタと、読み出し用レジスタとセルアレイ間に設け
られ、任意のグループの読み出し用レジスタと任意のセ
ルアレイとの間でデータを交差転送する請求項１記載の
交差データ転送手段とから構成される。
分割されてなるセルアレイと、セルアレイの行を構成す
る一連のセル群に対して保持したデータを一括して書き
込む書き込み用レジスタと、セルアレイのそれぞれのグ
ループに対応して複数のポートにグループ化されて、シ
リアルに与えられるデータを取り込んで保持し、セルア
レイの行を構成する一連のセル群から一括して与えられ
たデータを保持し、保持したデータをそれぞれのグルー
プ毎に独立かつ非同期にシリアルに読み出す読み出し用
レジスタと、読み出し用レジスタとセルアレイ間に設け
られ、任意のグループの読み出し用レジスタと任意のセ
ルアレイとの間でデータを交差転送する請求項１記載の
交差データ転送手段とから構成される。
【００１２】請求項７記載の発明は、複数のグループに
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
グループ毎に独立かつ非同期にシリアルに与えられるデ
ータを保持し、セルアレイの行を構成する一連のセル群
に対して保持したデータを一括して書き込む書き込み用
レジスタと、セルアレイの行を構成する一連のセル群か
ら一括して与えられたデータを保持し、保持したデータ
をシリアルに読み出す読み出し用レジスタと、書き込み
用レジスタとセルアレイ間に設けられ、任意のグループ
の書き込み用レジスタと任意のグループのセルアレイと
の間でデータを交差転送する請求項１記載の交差データ
転送手段とから構成される。
分割されてなるセルアレイと、セルアレイのそれぞれの
グループに対応して複数のポートにグループ化されて、
グループ毎に独立かつ非同期にシリアルに与えられるデ
ータを保持し、セルアレイの行を構成する一連のセル群
に対して保持したデータを一括して書き込む書き込み用
レジスタと、セルアレイの行を構成する一連のセル群か
ら一括して与えられたデータを保持し、保持したデータ
をシリアルに読み出す読み出し用レジスタと、書き込み
用レジスタとセルアレイ間に設けられ、任意のグループ
の書き込み用レジスタと任意のグループのセルアレイと
の間でデータを交差転送する請求項１記載の交差データ
転送手段とから構成される。
【００１３】
【作用】上記構成において、この発明は、FIFO型のシリ
アルアクセスメモリのデータ入出力のポートが複数個設
けられ、どのポートからも同一のセルにデータを格納で
き、どのポートからも同一のセルからデータを読み出す
ことができるようにしている。また、１ポートからのセ
ルへの入力に対して複数のポートから非同期に同一のセ
ルからデータを読み出すことができるようにしている。
アルアクセスメモリのデータ入出力のポートが複数個設
けられ、どのポートからも同一のセルにデータを格納で
き、どのポートからも同一のセルからデータを読み出す
ことができるようにしている。また、１ポートからのセ
ルへの入力に対して複数のポートから非同期に同一のセ
ルからデータを読み出すことができるようにしている。
【００１４】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１５】図１は請求項１記載の発明の一実施例に係
わるマルチポートフィールドメモリに要部構成を示す図
であり、マルチポートシリアルアクセスを実現するため
の中心となる回路構成である一つのメモリセルのデータ
を非同期に複数のデータバスに転送するための回路構成
を示している。
わるマルチポートフィールドメモリに要部構成を示す図
であり、マルチポートシリアルアクセスを実現するため
の中心となる回路構成である一つのメモリセルのデータ
を非同期に複数のデータバスに転送するための回路構成
を示している。
【００１６】図１において、ひとつのセルへのアクセス
パスとして３つが可能な場合を示している。また、示さ
れているのは繰り返し回路の最小単位である。ｂ１，／
ｂ１；ｂ２，／ｂ２；ｂ３，／ｂ３は各々ビット線のペ
アであり、これにセルからのデータをセンスされて相補
信号として確定する。ＸＣ１；ＸＣ２；ＸＣ３はどのビ
ット線ペアと転送ゲートＧ１１，Ｇ１２，Ｇ１３を介し
てデータの転送を行うかを選択する転送ゲート駆動信号
である。ＴＲ１；ＴＲ２；ＴＲ３はどのレジスタと転送
ゲートＧ２１，Ｇ２２，Ｇ２３を介してデータを転送す
るかを決める転送ゲート駆動信号である。これら２つの
転送ゲートに挟まれたデータ線ノードＮ，／Ｎはアクセ
スパスを構成する全てのデータ線ペアに共通になってい
る。
パスとして３つが可能な場合を示している。また、示さ
れているのは繰り返し回路の最小単位である。ｂ１，／
ｂ１；ｂ２，／ｂ２；ｂ３，／ｂ３は各々ビット線のペ
アであり、これにセルからのデータをセンスされて相補
信号として確定する。ＸＣ１；ＸＣ２；ＸＣ３はどのビ
ット線ペアと転送ゲートＧ１１，Ｇ１２，Ｇ１３を介し
てデータの転送を行うかを選択する転送ゲート駆動信号
である。ＴＲ１；ＴＲ２；ＴＲ３はどのレジスタと転送
ゲートＧ２１，Ｇ２２，Ｇ２３を介してデータを転送す
るかを決める転送ゲート駆動信号である。これら２つの
転送ゲートに挟まれたデータ線ノードＮ，／Ｎはアクセ
スパスを構成する全てのデータ線ペアに共通になってい
る。
【００１７】Ｒ１，Ｒ２，Ｒ３はそれぞれのアクセスパ
スを通してデータをシリアルに転送するための、各ポー
トを構成するレジスタである。Ｐ１，Ｐ２，Ｐ３は各ポ
ートでシリアルアクセスをゲートＧ３１，Ｇ３２，Ｇ３
３を介してレジスタに対して行うための選択信号であ
る。選択されたレジスタはポート１はＤ１，／Ｄ１、ポ
ート２はＤ２，／Ｄ２、ポート３はＤ３，／Ｄ３のデー
タバスペアを通して入出力される。
スを通してデータをシリアルに転送するための、各ポー
トを構成するレジスタである。Ｐ１，Ｐ２，Ｐ３は各ポ
ートでシリアルアクセスをゲートＧ３１，Ｇ３２，Ｇ３
３を介してレジスタに対して行うための選択信号であ
る。選択されたレジスタはポート１はＤ１，／Ｄ１、ポ
ート２はＤ２，／Ｄ２、ポート３はＤ３，／Ｄ３のデー
タバスペアを通して入出力される。
【００１８】ここで、データ読み出しの場合を考えてポ
ート１、すなわち、レジスタＲ１から読み出す場合を見
てみる。
ート１、すなわち、レジスタＲ１から読み出す場合を見
てみる。
【００１９】まず、ビット線ペアｂ１，／ｂ１からデー
タを読み出すにはＴＲ１とＸＣ１を立てる。ビット線ペ
アｂ２，／ｂ２からデータを読み出すにはＴＲ１とＸＣ
２を立てる。ビット線ペアｂ３，／ｂ３からデータを読
み出すにはＴＲ１とＸＣ３を立てる。ポート２やポート
３の場合にはＴＲ１の代わりにＴＲ２やＴＲ３を立てれ
ば良い。このようにして、同一ビット線のデータをどの
ポートからでも読み出すことができる。
タを読み出すにはＴＲ１とＸＣ１を立てる。ビット線ペ
アｂ２，／ｂ２からデータを読み出すにはＴＲ１とＸＣ
２を立てる。ビット線ペアｂ３，／ｂ３からデータを読
み出すにはＴＲ１とＸＣ３を立てる。ポート２やポート
３の場合にはＴＲ１の代わりにＴＲ２やＴＲ３を立てれ
ば良い。このようにして、同一ビット線のデータをどの
ポートからでも読み出すことができる。
【００２０】このようなデータ転送系を持つＦＩＦＯ型
シリアルメモリのひとつの構成を示したのが図２であ
る。
シリアルメモリのひとつの構成を示したのが図２であ
る。
【００２１】図２において、メモリシステムの構成要素
は、ラインメモリ１，２、書き込み用のレジスタ３，
４、読み出し用のレジスタ５，６、そしてメモリセルア
レイＭＵ，ＭＬである。これらはそれぞれポート１から
３用の３つの部分よりなり、ラインメモリ１，２以外は
下位グループと上位グループの２つの部分に大きく分け
られている。この下位上位というのは、シリアルアクセ
スの際のアドレッシングに際しての下位上位ということ
である。
は、ラインメモリ１，２、書き込み用のレジスタ３，
４、読み出し用のレジスタ５，６、そしてメモリセルア
レイＭＵ，ＭＬである。これらはそれぞれポート１から
３用の３つの部分よりなり、ラインメモリ１，２以外は
下位グループと上位グループの２つの部分に大きく分け
られている。この下位上位というのは、シリアルアクセ
スの際のアドレッシングに際しての下位上位ということ
である。
【００２２】次に、このシステムによりＦＩＦＯ動作の
概要について説明する。まず、データの書き込み動作は
まずラインメモリ１，２にシリアル入力され、その後書
き込みレジスタ３，４に交互にシリアル入力される。メ
モリセルアレイには書き込みレジスタ４にシリアル入力
しているときに書き込みレジスタ３から下位のメモリア
ルアレイＭＬに、書き込みレジスタ３にシリアル入力し
ているときに書き込みレジスタ４から上位のメモリアル
アレイＭＵにレジスタのデータが一括転送される。
概要について説明する。まず、データの書き込み動作は
まずラインメモリ１，２にシリアル入力され、その後書
き込みレジスタ３，４に交互にシリアル入力される。メ
モリセルアレイには書き込みレジスタ４にシリアル入力
しているときに書き込みレジスタ３から下位のメモリア
ルアレイＭＬに、書き込みレジスタ３にシリアル入力し
ているときに書き込みレジスタ４から上位のメモリアル
アレイＭＵにレジスタのデータが一括転送される。
【００２３】データの読み出し動作は、まずラインメモ
リ１，２からデータを読み出し、その間に読み出しレジ
スタ５にセルアレイＭＬからデータが一括転送されて、
ラインメモリ１，２に引き続き読み出しレジスタ５から
シリアルにデータが読み出される。また、この間にメモ
リアレイＭＵからデータが読み出しレジスタ６に一括転
送されて読み出しレジスタ５に引き続き読み出しレジス
タ６からデータがシリアルに読み出される。以下、同様
にして読み出しレジスタ５と６が交互にデータが読み出
される。
リ１，２からデータを読み出し、その間に読み出しレジ
スタ５にセルアレイＭＬからデータが一括転送されて、
ラインメモリ１，２に引き続き読み出しレジスタ５から
シリアルにデータが読み出される。また、この間にメモ
リアレイＭＵからデータが読み出しレジスタ６に一括転
送されて読み出しレジスタ５に引き続き読み出しレジス
タ６からデータがシリアルに読み出される。以下、同様
にして読み出しレジスタ５と６が交互にデータが読み出
される。
【００２４】図２でａで示しているのは入力データのシ
リアル入力状態で、この場合はラインメモリ１の３つの
ポートに独立に書き込まれていることを示している。ｂ
で示しているのは出力データのシリアル出力状態で、こ
の場合はラインメモリ２の３つのポートから独立に読み
出されていることを示している。読み出しと書き込みそ
して３つのポートへの入出力は全く独立非同期に行うこ
とができる。
リアル入力状態で、この場合はラインメモリ１の３つの
ポートに独立に書き込まれていることを示している。ｂ
で示しているのは出力データのシリアル出力状態で、こ
の場合はラインメモリ２の３つのポートから独立に読み
出されていることを示している。読み出しと書き込みそ
して３つのポートへの入出力は全く独立非同期に行うこ
とができる。
【００２５】図２に示すシステムは独立な３つのシステ
ムを並列に配置しただけの構成であり、これにポート間
の関係を持たせることによってフィールドメモリとして
様々なデータ処理に対応できるようになる。
ムを並列に配置しただけの構成であり、これにポート間
の関係を持たせることによってフィールドメモリとして
様々なデータ処理に対応できるようになる。
【００２６】まず、書き込み読み出し側の両方のレジス
タに図１のような交差転送可能な構造を設ける場合を考
える。この場合には、メモリセルアレイは、各ポートを
タイムシェアリングして使うことによって、各ポートの
見かけ上の記憶容量が増え、この例の場合は３倍になる
ようにできる。この時のデータ転送の順番を示したのが
図３であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆとシリアルアクセ
スが進行して行き、それぞれの段階はそれぞれ示されて
いるラインメモリやレジスタにシリアルアクセスが行わ
れている状態を示す。
タに図１のような交差転送可能な構造を設ける場合を考
える。この場合には、メモリセルアレイは、各ポートを
タイムシェアリングして使うことによって、各ポートの
見かけ上の記憶容量が増え、この例の場合は３倍になる
ようにできる。この時のデータ転送の順番を示したのが
図３であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆとシリアルアクセ
スが進行して行き、それぞれの段階はそれぞれ示されて
いるラインメモリやレジスタにシリアルアクセスが行わ
れている状態を示す。
【００２７】また、書き込みと読み出しは同時に進行し
ているように描かれているが、実際にはこれらは独立に
かつ非同期におこなわれる。これは各ポートについても
同様である。なお、Ａ，Ｂ以外ではラインメモリ１，２
は省略して示していない。以下これらを順を追って説明
する。
ているように描かれているが、実際にはこれらは独立に
かつ非同期におこなわれる。これは各ポートについても
同様である。なお、Ａ，Ｂ以外ではラインメモリ１，２
は省略して示していない。以下これらを順を追って説明
する。
【００２８】まず、図３のＡに示すように、ラインメモ
リにシリアルアクセスされる段階では、書き込み読み出
しとも各ポートの対応する部分に並列的に非同期にアク
セスされる。読み出しに関してはこの間に下位のセルア
レイＭＬの同一部分のデータが読み出しレジスタ５の各
ポートに転送されて、次の読み出しの段階の準備を行
う。この第一の同一部分のデータを異なるポートの読み
出しレジスタに転送できるのは図１に示す転送ゲートの
構造のためである。
リにシリアルアクセスされる段階では、書き込み読み出
しとも各ポートの対応する部分に並列的に非同期にアク
セスされる。読み出しに関してはこの間に下位のセルア
レイＭＬの同一部分のデータが読み出しレジスタ５の各
ポートに転送されて、次の読み出しの段階の準備を行
う。この第一の同一部分のデータを異なるポートの読み
出しレジスタに転送できるのは図１に示す転送ゲートの
構造のためである。
【００２９】次に、図３のＢに示すように、下位番地の
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みが書き込みレジスタ３への書き込み
に移って、読み出しがこの段階に入ると、ラインメモリ
１，２の書き込み側から読み出し側へのデータ転送がポ
ート毎に一括して行われる。読み出しに関してはこの間
に上位のセルアレイＭＵの第一の同一部分のデータが読
み出しレジスタ６の各ポートに転送されて、次の読み出
し段階の準備を行う。
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みが書き込みレジスタ３への書き込み
に移って、読み出しがこの段階に入ると、ラインメモリ
１，２の書き込み側から読み出し側へのデータ転送がポ
ート毎に一括して行われる。読み出しに関してはこの間
に上位のセルアレイＭＵの第一の同一部分のデータが読
み出しレジスタ６の各ポートに転送されて、次の読み出
し段階の準備を行う。
【００３０】次に、図３のＣに示すように、上位番地の
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に下位のセルアレ
イＭＬの第一の同一部分に各ポートの書き込みレジスタ
３から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に下位のセルアレイＭＬ
の第二の同一部分のデータが読み出しレジスタ５の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に下位のセルアレ
イＭＬの第一の同一部分に各ポートの書き込みレジスタ
３から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に下位のセルアレイＭＬ
の第二の同一部分のデータが読み出しレジスタ５の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
【００３１】次に、図３のＤに示すように、下位番地の
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に上位のセルアレ
イＭＵの第一の同一部分に各ポートの書き込みレジスタ
４から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第二の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に上位のセルアレ
イＭＵの第一の同一部分に各ポートの書き込みレジスタ
４から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第二の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
【００３２】次に、図３のＥに示すように、上位番地の
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に下位のセルアレ
イＭＬの第二の同一部分に各ポートの書き込みレジスタ
３から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に下位のセルアレイＭＬ
の第三の同一部分のデータが読み出しレジスタ５の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に下位のセルアレ
イＭＬの第二の同一部分に各ポートの書き込みレジスタ
３から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に下位のセルアレイＭＬ
の第三の同一部分のデータが読み出しレジスタ５の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
【００３３】次に、図３のＦに示すように、下位番地の
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に上位のセルアレ
イＭＵの第二の同一部分に各ポートの書き込みレジスタ
４から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第三の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込み読み出し
とも各ポートの対応する部分に並列的に非同期にアクセ
スされる。書き込みに関してはこの間に上位のセルアレ
イＭＵの第二の同一部分に各ポートの書き込みレジスタ
４から各々データが転送されてデータがセルに格納され
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第三の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
【００３４】以下、同様にしてアクセスとデータ転送が
進行していく。
進行していく。
【００３５】以上、説明したシステムでは、書き込んだ
データを所定の遅延を持って読み出す場合は、メモリセ
ルアレイを交差転送がない場合に比べて３倍の容量で使
用できる。この時のタイムシェアリングのタイミングを
示したのが図４である。
データを所定の遅延を持って読み出す場合は、メモリセ
ルアレイを交差転送がない場合に比べて３倍の容量で使
用できる。この時のタイムシェアリングのタイミングを
示したのが図４である。
【００３６】図４において、ポート１から書き込まれた
データをラインメモリのビットよりも多いサイクル、例
えばＡサイクル離れて読み出すことができるが、読み出
されるとメモリセル内のデータは不要になり他のデータ
を格納できるようになる。そこで、ポート１´からの読
み出し開始サイクルからＭサイクルの後にポート２から
のデータ書き込みを行い、ポート１´から読み出したセ
ルの上にオーバーライトして新しいデータに変えてい
く。このポート２から書き込まれたデータをラインメモ
リのビットよりも多いサイクル、例えばＢサイクル離れ
て読み出す。この読み出しの後、同様にＮサイクルはな
れてポート３から書き込みを行い、Ｃサイクル離れて読
み出し行うことによってセルをタイムシェアリングで３
重に利用できる。
データをラインメモリのビットよりも多いサイクル、例
えばＡサイクル離れて読み出すことができるが、読み出
されるとメモリセル内のデータは不要になり他のデータ
を格納できるようになる。そこで、ポート１´からの読
み出し開始サイクルからＭサイクルの後にポート２から
のデータ書き込みを行い、ポート１´から読み出したセ
ルの上にオーバーライトして新しいデータに変えてい
く。このポート２から書き込まれたデータをラインメモ
リのビットよりも多いサイクル、例えばＢサイクル離れ
て読み出す。この読み出しの後、同様にＮサイクルはな
れてポート３から書き込みを行い、Ｃサイクル離れて読
み出し行うことによってセルをタイムシェアリングで３
重に利用できる。
【００３７】なお、入力側のポートと出力側のポートは
対応している必要はなく、任意のペアで組み合わせて用
いることができるのは上記の説明から明らかである。
対応している必要はなく、任意のペアで組み合わせて用
いることができるのは上記の説明から明らかである。
【００３８】上記のシステムでは、更に書き込みの際３
つのポートに同時に同じデータを書き込むことでシリア
ルに書き込まれたデータを３つの異なる遅延を持って非
同期に読み出すことができる。しかし、この読み出しの
み多くのポートを利用して同じデータを様々な遅延で取
り出すだけならば、次に示すシステムの方がより適切で
ある。このシステムでは書き込み側のセルアレイとのデ
ータ転送は並列型の転送とし、読み出し側にのみ交差転
送を用いる。このため、回路面積規模は小さくできる。
つのポートに同時に同じデータを書き込むことでシリア
ルに書き込まれたデータを３つの異なる遅延を持って非
同期に読み出すことができる。しかし、この読み出しの
み多くのポートを利用して同じデータを様々な遅延で取
り出すだけならば、次に示すシステムの方がより適切で
ある。このシステムでは書き込み側のセルアレイとのデ
ータ転送は並列型の転送とし、読み出し側にのみ交差転
送を用いる。このため、回路面積規模は小さくできる。
【００３９】このようなシステムの時のデータ転送の順
序を示したのが図５であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと
シリアルアクセスが進行して行き、それぞれの段階はそ
れぞれ示されているラインメモリやレジスタにシリアル
アクセスが行われている状態を示す。また、書き込みと
読み出しは同時に進行しているように描かれているが、
実際にはこれらは独立にかつ非同期に行われる。これは
各ポートについても同様である。なお、Ａ，Ｂ以外では
ラインメモリは省略して示していない。以下これらを順
を追って説明する。
序を示したのが図５であり、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと
シリアルアクセスが進行して行き、それぞれの段階はそ
れぞれ示されているラインメモリやレジスタにシリアル
アクセスが行われている状態を示す。また、書き込みと
読み出しは同時に進行しているように描かれているが、
実際にはこれらは独立にかつ非同期に行われる。これは
各ポートについても同様である。なお、Ａ，Ｂ以外では
ラインメモリは省略して示していない。以下これらを順
を追って説明する。
【００４０】まず、図５のＡに示すように、ラインメモ
リにシリアルアクセスされる段階では、書き込みは３つ
のポートの部分に同時にかつ同じデータがシリアル入力
される。読み出しは各ポートの対応する部分に並列的に
非同期にアクセスされる。読み出しに関してはこの間に
下位のセルアレイＭＬの同一部分のデータが読み出しレ
ジスタ５の各ポートに転送されて、次の読み出しの段階
の準備を行う。この第一の同一部分のデータを異なるポ
ートのレジスタに転送できるのは図１に示す転送ゲート
の構造のためである。
リにシリアルアクセスされる段階では、書き込みは３つ
のポートの部分に同時にかつ同じデータがシリアル入力
される。読み出しは各ポートの対応する部分に並列的に
非同期にアクセスされる。読み出しに関してはこの間に
下位のセルアレイＭＬの同一部分のデータが読み出しレ
ジスタ５の各ポートに転送されて、次の読み出しの段階
の準備を行う。この第一の同一部分のデータを異なるポ
ートのレジスタに転送できるのは図１に示す転送ゲート
の構造のためである。
【００４１】次に、図５のＢに示すように、下位番地の
レジスタにアクセスされる段階では、書き込みはポート
１に対応するレジスタにアクセスされ、読み出しは各ポ
ートの対応する部分に並列的に非同期にアクセスされ
る。書き込みが書き込みレジスタ３への書き込みに移っ
て、読み出しがこの段階に入るとラインメモリの書き込
み側から読み出し側へのデータ転送が一括して行われ
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第一の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込みはポート
１に対応するレジスタにアクセスされ、読み出しは各ポ
ートの対応する部分に並列的に非同期にアクセスされ
る。書き込みが書き込みレジスタ３への書き込みに移っ
て、読み出しがこの段階に入るとラインメモリの書き込
み側から読み出し側へのデータ転送が一括して行われ
る。読み出しに関してはこの間に上位のセルアレイＭＵ
の第一の同一部分のデータが読み出しレジスタ６の各ポ
ートに転送されて、次の読み出しの段階の準備を行う。
【００４２】次に、図５のＣに示すように、上位番地の
レジスタにアクセスされる段階では、書き込みは上位番
地のレジスタのポート１に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に下位のセルアレイＭ
Ｌの第一の同一部分にポート１のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に下位のセルアレイＭＬの第二の同一部分の
データが読み出しレジスタ５の各ポートに転送されて、
次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込みは上位番
地のレジスタのポート１に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に下位のセルアレイＭ
Ｌの第一の同一部分にポート１のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に下位のセルアレイＭＬの第二の同一部分の
データが読み出しレジスタ５の各ポートに転送されて、
次の読み出しの段階の準備を行う。
【００４３】次に、図５のＤに示すように、下位番地の
レジスタにアクセスされる段階では、書き込みは下位番
地のレジスタのポート２に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に上位のセルアレイＭ
Ｕの第一の同一部分にポート１のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に上位のセルアレイＭＵの第二の同一部分の
データが読み出しレジスタ６の各ポートに転送されて、
次の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込みは下位番
地のレジスタのポート２に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に上位のセルアレイＭ
Ｕの第一の同一部分にポート１のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に上位のセルアレイＭＵの第二の同一部分の
データが読み出しレジスタ６の各ポートに転送されて、
次の読み出しの段階の準備を行う。
【００４４】次に、図５のＥに示すように、上位番地の
レジスタにアクセスされる段階では、書き込みは上位番
地のレジスタのポート２に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に下位のセルアレイＭ
Ｌの第二の同一部分にポート２のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に下位のセルアレイＭＬの第三の同一部分の
データが読み出しレジスタの各ポートに転送されて、次
の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込みは上位番
地のレジスタのポート２に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に下位のセルアレイＭ
Ｌの第二の同一部分にポート２のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に下位のセルアレイＭＬの第三の同一部分の
データが読み出しレジスタの各ポートに転送されて、次
の読み出しの段階の準備を行う。
【００４５】次に、図５のＦに示すように、下位番地の
レジスタにアクセスされる段階では、書き込みは下位番
地のレジスタのポート３に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に上位のセルアレイＭ
Ｕの第二の同一部分にポート２のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に上位のセルアレイＭＵの第三の同一部分の
データが読み出しレジスタの各ポートに転送されて、次
の読み出しの段階の準備を行う。
レジスタにアクセスされる段階では、書き込みは下位番
地のレジスタのポート３に対応する部分に、読み出しは
各ポートの対応する部分に並列的に非同期にアクセスさ
れる。書き込みに関してはこの間に上位のセルアレイＭ
Ｕの第二の同一部分にポート２のレジスタからデータが
転送されてデータがセルに格納される。読み出しに関し
てはこの間に上位のセルアレイＭＵの第三の同一部分の
データが読み出しレジスタの各ポートに転送されて、次
の読み出しの段階の準備を行う。
【００４６】以下、同様にアクセスとデータ転送が進行
していく。
していく。
【００４７】上記のシステムでは書き込み側を便宜上３
つのポートがあるとして説明したが、常にデータのシリ
アルアクセスを行っているのはひとつのポートであり、
実質的には１ポート入力である。
つのポートがあるとして説明したが、常にデータのシリ
アルアクセスを行っているのはひとつのポートであり、
実質的には１ポート入力である。
【００４８】なお、図１に示す転送ゲートＧ１１，Ｇ１
２，Ｇ１３，Ｇ２１，Ｇ２２，Ｇ２３を導通制御する転
送ゲート駆動信号ＸＣ１，ＸＣ２，ＸＣ３，ＴＲ１，Ｔ
Ｒ２，ＴＲ３は、例えば図６に示す構成において生成さ
れ、この信号生成回路は、書き込みレジスタ３，４及び
読み出しレジスタ５，６のそれぞれのグループの転送デ
ータをカウントするカウンタ１１と、このカウンタ１１
の出力をデコードして、交差転送を行こなわない通常の
転送モードの場合の転送ゲート駆動信号を出力する第１
のデコーダ１２と、カウンタ１１の出力を受けて３つの
書き込みレジスタ３，４又は３つの読み出しレジスタ
５，６の転送データを出力カウントするカウンタ１３
と、カウンタ１３の出力をデコードして、交差転送を行
う場合の交差転送モードの場合の転送ゲート駆動信号を
出力する第２のデコーダ１４と、第１のデコーダ１２と
第２のデコーダ１４とを切り換えるコマンドデコーダ１
５と、第１又は第２のデコーダ１２，１４の転送ゲート
駆動信号をバッファして出力するバッファ回路１６とか
ら構成されて、各転送ゲートを導通制御する。
２，Ｇ１３，Ｇ２１，Ｇ２２，Ｇ２３を導通制御する転
送ゲート駆動信号ＸＣ１，ＸＣ２，ＸＣ３，ＴＲ１，Ｔ
Ｒ２，ＴＲ３は、例えば図６に示す構成において生成さ
れ、この信号生成回路は、書き込みレジスタ３，４及び
読み出しレジスタ５，６のそれぞれのグループの転送デ
ータをカウントするカウンタ１１と、このカウンタ１１
の出力をデコードして、交差転送を行こなわない通常の
転送モードの場合の転送ゲート駆動信号を出力する第１
のデコーダ１２と、カウンタ１１の出力を受けて３つの
書き込みレジスタ３，４又は３つの読み出しレジスタ
５，６の転送データを出力カウントするカウンタ１３
と、カウンタ１３の出力をデコードして、交差転送を行
う場合の交差転送モードの場合の転送ゲート駆動信号を
出力する第２のデコーダ１４と、第１のデコーダ１２と
第２のデコーダ１４とを切り換えるコマンドデコーダ１
５と、第１又は第２のデコーダ１２，１４の転送ゲート
駆動信号をバッファして出力するバッファ回路１６とか
ら構成されて、各転送ゲートを導通制御する。
【００４９】また、この発明は、上記実施例に限定され
ることはなく、書き込み側のレジスタ又は読み出し側の
レジスタのいずれか一方をグループ化して非同期に独立
してシリアルアクセス可能として、書き込み側又は読み
出し側のいずれか一方にのみ図１に示す交差転送を実現
する構成を設けるようにしてもよい。
ることはなく、書き込み側のレジスタ又は読み出し側の
レジスタのいずれか一方をグループ化して非同期に独立
してシリアルアクセス可能として、書き込み側又は読み
出し側のいずれか一方にのみ図１に示す交差転送を実現
する構成を設けるようにしてもよい。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、入力ポートと出力ポートの数が等しい場合には、タ
イムシェアリングした使い方でメモリの実質的な容量を
ポートの数の分だけの倍数大きくして使うことができ、
入力ポートの数をひとつにして入力側を簡略化した場合
にも、シリアル入力されたデータを様々な遅延で非同期
に取り出すことができるので、画像データや、音声デー
タなどの時間的にシリアルなデータの蓄積と処理に最適
なマルチポートフィールドメモリを提供することができ
る。
ば、入力ポートと出力ポートの数が等しい場合には、タ
イムシェアリングした使い方でメモリの実質的な容量を
ポートの数の分だけの倍数大きくして使うことができ、
入力ポートの数をひとつにして入力側を簡略化した場合
にも、シリアル入力されたデータを様々な遅延で非同期
に取り出すことができるので、画像データや、音声デー
タなどの時間的にシリアルなデータの蓄積と処理に最適
なマルチポートフィールドメモリを提供することができ
る。
【図１】請求項１記載の発明の一実施例に係わるマルチ
ポートフィールドメモリの要部構成を示す図である。
ポートフィールドメモリの要部構成を示す図である。
【図２】図１に示す構成を使用したマルチポートフィー
ルドメモリのシステムを示す図である。
ルドメモリのシステムを示す図である。
【図３】図２に示すシステムにおける書き込み及び読み
込みとも交差転送の場合の動作シーケンスを示す図であ
る。
込みとも交差転送の場合の動作シーケンスを示す図であ
る。
【図４】図３に示す動作シーケンスにおけるタイムシェ
アリングのタイミングを示す図である。
アリングのタイミングを示す図である。
【図５】読み込みのみ交差転送の場合の動作シーケンス
を示す図である。
を示す図である。
【図６】図１に示す転送ゲートの駆動制御信号を生成す
る回路の一実施例を示す図である。
る回路の一実施例を示す図である。
１，２ ラインメモリ ３，４ 書き込み用レジスタ ５，６ 読み出し用レジスタ ｂ１，／ｂ１，ｂ２，／ｂ２，／ｂ３，ｂ３ ビット線
対 Ｇ１１〜Ｇ３３ ゲート Ｒ１〜Ｒ３ レジスタ Ｄ１，／Ｄ１，Ｄ２，／Ｄ２，Ｄ３，／Ｄ３ データバ
ス ＭＬ 下位セルアレイ ＭＵ 上位セルアレイ
対 Ｇ１１〜Ｇ３３ ゲート Ｒ１〜Ｒ３ レジスタ Ｄ１，／Ｄ１，Ｄ２，／Ｄ２，Ｄ３，／Ｄ３ データバ
ス ＭＬ 下位セルアレイ ＭＵ 上位セルアレイ
Claims (7)
- 【請求項１】 １つのメモリセルに対してデータが入出
力される複数ポートのビット線対と、 それぞれのビット線対に対応して設けられ、それぞれの
ビット線対とデータバス間を入出力するデータを一時的
に保持する複数ポートのレジスタ及び、対応するビット
線対とレジスタ間に直列接続された２つのゲート回路が
ビット線対とレジスタ間にそれぞれ設けられ、２つのゲ
ート回路のそれぞれの直列接続点で一方のビット線対が
すべて共通接続され、他方のビット線対がすべて共通接
続され、それぞれのゲート回路が独立して導通制御され
てそれぞれのビット線対とレジスタを任意に接続制御す
る第１のゲート回路群及び、レジスタと対応するデータ
バスをそれぞれ独立して接続制御する第２のゲート回路
群からなる交差データ転送手段とを有することを特徴と
するマルチポートフィールドメモリ。 - 【請求項２】 複数のグループに分割されてなるセルア
レイと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、グループ毎に独立かつ非同期に
シリアルに与えられるデータを保持し、セルアレイの行
を構成する一連のセル群に対して保持したデータを一括
して書き込む書き込み用レジスタと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、セルアレイの行を構成する一連
のセル群から一括して与えられたデータを保持し、保持
したデータをそれぞれのグループ毎に独立かつ非同期に
シリアルに読み出す読み出し用レジスタと、 書き込み用レジスタとセルアレイ及び読み出し用レジス
タとセルアレイ間に設けられ、任意のグループの書き込
み用レジスタ又は任意のグループの読み出し用レジスタ
と任意のセルアレイとの間でデータを交差転送する請求
項１記載の交差データ転送手段とを有することを特徴と
するマルチポートフィールドメモリ。 - 【請求項３】 前記書き込み用レジスタ及び読み出し用
レジスタは、 同一のメモリセルに対して、第１の書き込み用レジスタ
を介するデータの書き込み転送と第１の読み出し用レジ
スタを介するデータの読み出し転送とを行い、その後第
２の書き込み用レジスタを介するデータの書き込み転送
と第２の読み出し用レジスタを介するデータの読み出し
転送を行うことを特徴とする請求項２記載のマルチポー
トフィールドメモリ。 - 【請求項４】 複数のグループに分割されてなるセルア
レイと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、シリアルに与えられるデータを
順次保持し、セルアレイの行を構成する一連のセル群に
対して保持したデータを一括して書き込む書き込み用レ
ジスタと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、セルアレイの行を構成する一連
のセル群から一括して与えられたデータを保持し、保持
したデータをそれぞれのグループ毎に独立かつ非同期に
シリアルに読み出す読み出し用レジスタと、 読み出し用レジスタとセルアレイ間に設けられ、任意の
グループの読み出し用レジスタと任意のセルアレイとの
間でデータを交差転送する請求項１記載の交差データ転
送手段とを有することを特徴とするマルチポートフィー
ルドメモリ。 - 【請求項５】 前記それぞれのグループの読み出し用レ
ジスタは、 同一のメモリセルの同一内容を非同期に独立してシリア
ルに読み出してなることを特徴とする請求項４記載のマ
ルチポートフィールドメモリ。 - 【請求項６】 複数のグループに分割されてなるセルア
レイと、 セルアレイの行を構成する一連のセル群に対して保持し
たデータを一括して書き込む書き込み用レジスタと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、シリアルに与えられるデータを
取り込んで保持し、セルアレイの行を構成する一連のセ
ル群から一括して与えられたデータを保持し、保持した
データをそれぞれのグループ毎に独立かつ非同期にシリ
アルに読み出す読み出し用レジスタと、 読み出し用レジスタとセルアレイ間に設けられ、任意の
グループの読み出し用レジスタと任意のセルアレイとの
間でデータを交差転送する請求項１記載の交差データ転
送手段とを有することを特徴とするマルチポートフィー
ルドメモリ。 - 【請求項７】 複数のグループに分割されてなるセルア
レイと、 セルアレイのそれぞれのグループに対応して複数のポー
トにグループ化されて、グループ毎に独立かつ非同期に
シリアルに与えられるデータを保持し、セルアレイの行
を構成する一連のセル群に対して保持したデータを一括
して書き込む書き込み用レジスタと、 セルアレイの行を構成する一連のセル群から一括して与
えられたデータを保持し、保持したデータをシリアルに
読み出す読み出し用レジスタと、 書き込み用レジスタとセルアレイ間に設けられ、任意の
グループの書き込み用レジスタと任意のグループのセル
アレイとの間でデータを交差転送する請求項１記載の交
差データ転送手段とを有することを特徴とするマルチポ
ートフィールドメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05243187A JP3086769B2 (ja) | 1993-09-29 | 1993-09-29 | マルチポートフィールドメモリ |
| US08/658,312 US5708618A (en) | 1993-09-29 | 1996-06-05 | Multiport field memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05243187A JP3086769B2 (ja) | 1993-09-29 | 1993-09-29 | マルチポートフィールドメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0798980A true JPH0798980A (ja) | 1995-04-11 |
| JP3086769B2 JP3086769B2 (ja) | 2000-09-11 |
Family
ID=17100124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05243187A Expired - Lifetime JP3086769B2 (ja) | 1993-09-29 | 1993-09-29 | マルチポートフィールドメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708618A (ja) |
| JP (1) | JP3086769B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19937176A1 (de) * | 1999-08-06 | 2001-02-15 | Siemens Ag | Multiprozessor-System |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0657075U (ja) * | 1993-11-28 | 1994-08-05 | 上妻 健一 | 複合直流モータ |
| US6353460B1 (en) * | 1997-09-30 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Television receiver, video signal processing device, image processing device and image processing method |
| US6175892B1 (en) * | 1998-06-19 | 2001-01-16 | Hitachi America. Ltd. | Registers and methods for accessing registers for use in a single instruction multiple data system |
| JP2000011640A (ja) * | 1998-06-23 | 2000-01-14 | Nec Corp | 半導体記憶装置 |
| JP4023953B2 (ja) | 1999-06-22 | 2007-12-19 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP3292191B2 (ja) * | 1999-12-20 | 2002-06-17 | 日本電気株式会社 | 半導体記憶装置 |
| FR2841680B1 (fr) * | 2002-07-01 | 2006-02-24 | St Microelectronics Sa | Dispositif de stockage de donnees multiports, en particulier pour une unte arithmetique et logique d'un processeur de traitement numerique du signal |
| JP4310100B2 (ja) * | 2002-11-29 | 2009-08-05 | Ｏｋｉセミコンダクタ株式会社 | フィールドメモリ |
| DE602005002774D1 (de) * | 2004-04-08 | 2007-11-22 | St Microelectronics Pvt Ltd | Ein verbesserter on-chip Speicher zur Speicherung von variablen Datenbits |
| US9512237B2 (en) | 2009-05-28 | 2016-12-06 | Gp Cellulose Gmbh | Method for inhibiting the growth of microbes with a modified cellulose fiber |
| US8778136B2 (en) | 2009-05-28 | 2014-07-15 | Gp Cellulose Gmbh | Modified cellulose from chemical kraft fiber and methods of making and using the same |
| US9511167B2 (en) | 2009-05-28 | 2016-12-06 | Gp Cellulose Gmbh | Modified cellulose from chemical kraft fiber and methods of making and using the same |
| BR112015020000A2 (pt) | 2013-03-15 | 2017-07-18 | Gp Cellulose Gmbh | fibra kraft quimicamente modificada e métodos de fabricação da mesma |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612616B2 (ja) * | 1986-08-13 | 1994-02-16 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH083956B2 (ja) * | 1986-09-18 | 1996-01-17 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JPH05182455A (ja) * | 1991-12-30 | 1993-07-23 | Sony Corp | メモリ装置 |
| JPH05225774A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | マルチポート半導体記憶装置 |
| US5321665A (en) * | 1992-06-29 | 1994-06-14 | Texas Instruments Incorporated | Dual-port memory having a serial register accessing arrangement with pulsed decoding |
-
1993
- 1993-09-29 JP JP05243187A patent/JP3086769B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-05 US US08/658,312 patent/US5708618A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19937176A1 (de) * | 1999-08-06 | 2001-02-15 | Siemens Ag | Multiprozessor-System |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3086769B2 (ja) | 2000-09-11 |
| US5708618A (en) | 1998-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2500740B2 (ja) | デュアルポ―トメモリ | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| US4680738A (en) | Memory with sequential mode | |
| JP3086769B2 (ja) | マルチポートフィールドメモリ | |
| US5029134A (en) | Memory circuit with improved serial access circuit arrangement | |
| US4954994A (en) | FIFO memory capable of simultaneously selecting a plurality of word lines | |
| JP3319637B2 (ja) | 半導体記憶装置及びその制御方法 | |
| TW293107B (ja) | ||
| US5946256A (en) | Semiconductor memory having data transfer between RAM array and SAM array | |
| JPS62146064A (ja) | マルチポ−トメモリ | |
| JPS6146916B2 (ja) | ||
| JP2950427B2 (ja) | レジスタバンク回路 | |
| JPH06223597A (ja) | 半導体装置 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| JP3207217B2 (ja) | Ｆｉｆｏ型メモリ装置 | |
| JP3078594B2 (ja) | 画像記憶装置 | |
| JP2715493B2 (ja) | 半導体メモリ装置 | |
| JPH05210566A (ja) | メモリ装置及びメモリのデータ読取り／書込み方法 | |
| JPH02226585A (ja) | デュアルポートメモリのリダンダンシ回路制御方法 | |
| JPH05233433A (ja) | マルチポートｒａｍ | |
| JPH01112592A (ja) | 半導体記憶装置 | |
| JPS63220496A (ja) | 半導体記憶装置 | |
| JPH04117696A (ja) | 半導体メモリ装置 | |
| JPH0554636A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000627 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 10 |