JPH0612616B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0612616B2 JPH0612616B2 JP61189992A JP18999286A JPH0612616B2 JP H0612616 B2 JPH0612616 B2 JP H0612616B2 JP 61189992 A JP61189992 A JP 61189992A JP 18999286 A JP18999286 A JP 18999286A JP H0612616 B2 JPH0612616 B2 JP H0612616B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明は半導体記憶装置に関し、例えばダイナミック型
のメモリー素子を主記憶素子として用いる半導体記憶装
置に関するものである。
のメモリー素子を主記憶素子として用いる半導体記憶装
置に関するものである。
ロ．従来技術 従来、ダイナミック型メモリー素子を用いたＤＲＡＭ
（Dynamic Random Access Memory）等においては、記憶
情報を必要時間保持し続けるためにリフレッシュ動作が
必ず要求されている。
（Dynamic Random Access Memory）等においては、記憶
情報を必要時間保持し続けるためにリフレッシュ動作が
必ず要求されている。
しかしながら、そうしたリフレッシュ動作の制御は、Ｄ
ＲＡＭの使用者側に委ねられていて、使用者はシステム
設計を行う段階でリフレッシュ制御用の回路を作成しな
ければならず、使用者側の負担になっている。こうした
制御回路の動作は専ら外部から与えられる信号で制御せ
ざるを得ない。しかも、そのリフレッシュ動作の期間は
データーの読み書きができないので、ＤＲＡＭの使用効
率が低下することになる。
ＲＡＭの使用者側に委ねられていて、使用者はシステム
設計を行う段階でリフレッシュ制御用の回路を作成しな
ければならず、使用者側の負担になっている。こうした
制御回路の動作は専ら外部から与えられる信号で制御せ
ざるを得ない。しかも、そのリフレッシュ動作の期間は
データーの読み書きができないので、ＤＲＡＭの使用効
率が低下することになる。
ハ．発明の目的 本発明の目的は、使用者側に負担を与えることなしに、
しかも効率良くリフレッシュ動作を行える半導体記憶装
置を提供することにある。
しかも効率良くリフレッシュ動作を行える半導体記憶装
置を提供することにある。
ニ．発明の構成 上記の目的を達成するために、本発明の半導体記憶装置
は、複数のメモリー素子が行及び列方向に配置されたメ
モリアレイと、入力するデータの直列−並列変換を行う
第１及び第２のラインバッファを備え、前記第１又は第
２のラインバッファへのデータ入力動作に応じて書き込
み要求信号を発生する書き込み用ラインバッファと、出
力するデータの並列−直列変換を行う第１及び第２のラ
インバッファを備え、前記第１又は第２のラインバッフ
ァからのデータ出力動作に応じて読み出し要求信号を発
生する読み出し用ラインバッファと、前記書き込み用ラ
インバッファの第１のラインバッファと前記メモリアレ
イの行とを接続する第１のトランスファゲート群と、前
記書き込み用ラインバッファの第２のラインバッファと
前記メモリアレイの行とを接続する第２のトランスファ
ゲート群と、前記読み出し用ラインバッファの第１のラ
インバッファと前記メモリアレイの行とを接続する第３
のトランスファゲート群と、前記読み出し用ラインバッ
ファの第２のラインバッファと前記メモリアレイの行と
を接続する第４のトランスファゲート群と、リフレッシ
ュ要求信号を定期的に発生する回路と、前記書き込み要
求信号と前記読み出し要求信号と前記リフレッシュ要求
信号の優先順位を決定して書き込み指示信号と読み出し
指示信号とリフレッシュ指示信号とを順次に出力するア
ービタ回路と、前記書き込み指示信号に応じて前記第２
又は第１のトランスファゲート群を導通して前記書き込
み用ラインバッファの第２又は第１のラインバッファか
ら前記メモリアレイにデータを書き込み、前記読み出し
指示信号に応じて前記第４又は第３のトランスファゲー
ト群を導通して前記メモリアレイから前記読み出し用ラ
インバッファの第２又は第１のラインバッファにデータ
を読み出し、前記リフレッシュ指示信号に応じて前記メ
モリアレイのリフレッシュを行う制御回路とを有し、前
記書き込み用ラインバッファの１ビットの最大シリアル
書き込み時間をＡ、前記読み出し用ラインバッファの１
ビットの最大シリアル読み出し時間をＢ、前記メモリア
レイの最大書き込み時間をＣ、前記メモリアレイの最大
読み出し時間をＤ前記メモリアレイの最大リフレッシュ
をＥとしたときに、前記書き込み用ラインバッファの第
１及び第２のラインバッファの各々の記憶ビット容量は
（Ｃ＋Ｄ＋Ｅ）／Ａビットよりも多く、前記読み出し用
ラインバッファの第１及び第２のラインバッファの各々
の記憶ビット容量は（Ｃ＋Ｄ＋Ｅ）／Ｂビットよりも多
い構成とした。
は、複数のメモリー素子が行及び列方向に配置されたメ
モリアレイと、入力するデータの直列−並列変換を行う
第１及び第２のラインバッファを備え、前記第１又は第
２のラインバッファへのデータ入力動作に応じて書き込
み要求信号を発生する書き込み用ラインバッファと、出
力するデータの並列−直列変換を行う第１及び第２のラ
インバッファを備え、前記第１又は第２のラインバッフ
ァからのデータ出力動作に応じて読み出し要求信号を発
生する読み出し用ラインバッファと、前記書き込み用ラ
インバッファの第１のラインバッファと前記メモリアレ
イの行とを接続する第１のトランスファゲート群と、前
記書き込み用ラインバッファの第２のラインバッファと
前記メモリアレイの行とを接続する第２のトランスファ
ゲート群と、前記読み出し用ラインバッファの第１のラ
インバッファと前記メモリアレイの行とを接続する第３
のトランスファゲート群と、前記読み出し用ラインバッ
ファの第２のラインバッファと前記メモリアレイの行と
を接続する第４のトランスファゲート群と、リフレッシ
ュ要求信号を定期的に発生する回路と、前記書き込み要
求信号と前記読み出し要求信号と前記リフレッシュ要求
信号の優先順位を決定して書き込み指示信号と読み出し
指示信号とリフレッシュ指示信号とを順次に出力するア
ービタ回路と、前記書き込み指示信号に応じて前記第２
又は第１のトランスファゲート群を導通して前記書き込
み用ラインバッファの第２又は第１のラインバッファか
ら前記メモリアレイにデータを書き込み、前記読み出し
指示信号に応じて前記第４又は第３のトランスファゲー
ト群を導通して前記メモリアレイから前記読み出し用ラ
インバッファの第２又は第１のラインバッファにデータ
を読み出し、前記リフレッシュ指示信号に応じて前記メ
モリアレイのリフレッシュを行う制御回路とを有し、前
記書き込み用ラインバッファの１ビットの最大シリアル
書き込み時間をＡ、前記読み出し用ラインバッファの１
ビットの最大シリアル読み出し時間をＢ、前記メモリア
レイの最大書き込み時間をＣ、前記メモリアレイの最大
読み出し時間をＤ前記メモリアレイの最大リフレッシュ
をＥとしたときに、前記書き込み用ラインバッファの第
１及び第２のラインバッファの各々の記憶ビット容量は
（Ｃ＋Ｄ＋Ｅ）／Ａビットよりも多く、前記読み出し用
ラインバッファの第１及び第２のラインバッファの各々
の記憶ビット容量は（Ｃ＋Ｄ＋Ｅ）／Ｂビットよりも多
い構成とした。
ホ．実施例 以下、本発明の実施例を説明する。
第１図は、本実施例による半導体記憶装置の回路構成を
示すものである。
示すものである。
この記憶装置は、基本的には、読み出し及び書き込み情
報を直列並列変換するためのラインバッファを設け、
かつリング発振器又はこれに類似の発振器と、その発振
周波数を計上するカウンタと、読み出し及び書き込み要
求信号を発生させる機構と、リフレッシュ要求信号を発
生させる回路と、読み出し及び書き込み及びリフレッシ
ュの各々の要求信号を状況に応じてその優先順位を決め
るアービタ回路とを有するものである。
報を直列並列変換するためのラインバッファを設け、
かつリング発振器又はこれに類似の発振器と、その発振
周波数を計上するカウンタと、読み出し及び書き込み要
求信号を発生させる機構と、リフレッシュ要求信号を発
生させる回路と、読み出し及び書き込み及びリフレッシ
ュの各々の要求信号を状況に応じてその優先順位を決め
るアービタ回路とを有するものである。
第１図においては、説明の都合上、ダイナミックメモリ
ー素子の列方向には200個のセンスアンプが並列に並べ
られているものとする。また、センスアンプへの入力
は、書き込み用ラインバッファから並列に与えられ、セ
ンスアンプからの出力は、読み出し用ラインバッファに
並列に与えられる。入力は、書き込み用ラインバッファ
に直列に連続して与えられ、出力は、読み出し用ライン
バッファから直列に連続して与えられる。これらの入
力、出力回路としては、データーを直列に入出力する専
用のアドレス発生回路内蔵の公知手段を使用してよい
が、その他の手段、例えばＶＲＡＭ（video ＲＡＭ）な
どに用いられている手法でも実現できる。従ってここで
は、ラインバッファの動作については説明を省く。
ー素子の列方向には200個のセンスアンプが並列に並べ
られているものとする。また、センスアンプへの入力
は、書き込み用ラインバッファから並列に与えられ、セ
ンスアンプからの出力は、読み出し用ラインバッファに
並列に与えられる。入力は、書き込み用ラインバッファ
に直列に連続して与えられ、出力は、読み出し用ライン
バッファから直列に連続して与えられる。これらの入
力、出力回路としては、データーを直列に入出力する専
用のアドレス発生回路内蔵の公知手段を使用してよい
が、その他の手段、例えばＶＲＡＭ（video ＲＡＭ）な
どに用いられている手法でも実現できる。従ってここで
は、ラインバッファの動作については説明を省く。
データーの書き込みは、以下の〜の手順で行う。
．外部から連続して入力されるデーターをラインバッ
ファに順次書き込んでゆく。シリアルライトクロックに
よってポインターを動作させて、入力データーの行き先
を制御することもできる。100番目のデーターが書き込
まれ、次に101番目のデーターの書き込みが始まる時
点、即ち、ポインタが101番を示した時点で、書き込み
用ラインバッファのデーター１〜100番をダイナミック
メモリー素子に書き込むための書き込み要求信号ＷＲＱ
を発生させる（ＷＲＱを“１”にする）。
ファに順次書き込んでゆく。シリアルライトクロックに
よってポインターを動作させて、入力データーの行き先
を制御することもできる。100番目のデーターが書き込
まれ、次に101番目のデーターの書き込みが始まる時
点、即ち、ポインタが101番を示した時点で、書き込み
用ラインバッファのデーター１〜100番をダイナミック
メモリー素子に書き込むための書き込み要求信号ＷＲＱ
を発生させる（ＷＲＱを“１”にする）。
．ＷＲＱは、第２図及び第３図に示すアービタ回路内
のフリップフロップＦＦ１のセット端子に入力されてい
る。ＷＲＱが“１”になると、ＦＦ１の出力端子Ｑも
“１”に変わる。▲▼及び▲▼が“１”なら
ば、ＦＦ１のＱ出力“１”をうけてＮＡ１の出力は
“０”となり、φ１のタイミングで▲▼も“０”と
なり、書き込み命令ＷＡＣＴが“１”になり、φＷ１も
“１”となる。▲▼及び▲▼が“１”になる
条件などについては後述する。またφＷ１、φＷ２、φ
Ｒ１、φＲ２は通常“０”となっており、ＷＡＣＴがラ
イトポインターが101番に達したことにより発生した場
合には、φＷ１が“１”となり、０番にもどった時点で
発生した場合にはＱＷ２が“１”、同様にφＲ１はリー
ドポインターが101番、φＲ２は０番になったときに夫
々“１”になるように回路が作られている。
のフリップフロップＦＦ１のセット端子に入力されてい
る。ＷＲＱが“１”になると、ＦＦ１の出力端子Ｑも
“１”に変わる。▲▼及び▲▼が“１”なら
ば、ＦＦ１のＱ出力“１”をうけてＮＡ１の出力は
“０”となり、φ１のタイミングで▲▼も“０”と
なり、書き込み命令ＷＡＣＴが“１”になり、φＷ１も
“１”となる。▲▼及び▲▼が“１”になる
条件などについては後述する。またφＷ１、φＷ２、φ
Ｒ１、φＲ２は通常“０”となっており、ＷＡＣＴがラ
イトポインターが101番に達したことにより発生した場
合には、φＷ１が“１”となり、０番にもどった時点で
発生した場合にはＱＷ２が“１”、同様にφＲ１はリー
ドポインターが101番、φＲ２は０番になったときに夫
々“１”になるように回路が作られている。
．ＷＡＣＴが１になると、その信号はダイナミックメ
モリー駆動信号発生回路に伝わり、通常のＤＲＡＭで行
う書き込み動作と同じ動作をし、データーの書き込みを
実行する。
モリー駆動信号発生回路に伝わり、通常のＤＲＡＭで行
う書き込み動作と同じ動作をし、データーの書き込みを
実行する。
．書き込みが終了すると、ダイナミックメモリー駆動
信号発生回路から、ＷＡＣＴをリセットするための信号
ＷＲＳＴが発生する（ＷＲＳＴが“１”になる）。
信号発生回路から、ＷＡＣＴをリセットするための信号
ＷＲＳＴが発生する（ＷＲＳＴが“１”になる）。
．このＷＲＳＴは再びＦＦ１のリセット入力端子に入
り、Ｑを“０”にもどし、φ１のタイミングで▲▼
を“１”にもどす。
り、Ｑを“０”にもどし、φ１のタイミングで▲▼
を“１”にもどす。
．200番目の入力データーが書き込まれると、次は、
再び１番地にもどり、新しい入力データーを１番から書
きはじめる。それと同時に、ＷＲＱを発生させ、同様の
手順でＷＡＣＴとφＷ２を“１”にする。
再び１番地にもどり、新しい入力データーを１番から書
きはじめる。それと同時に、ＷＲＱを発生させ、同様の
手順でＷＡＣＴとφＷ２を“１”にする。
このようにして書き込みは続けられる。
次に、データーを読み出す場合には、予め１〜100番の
データを読み出し用ラインバッファにたくわえておく。
そして、１番目のデーターを読み出すと同時に、読み出
し要求信号ＲＲＱを発生させる。▲▼及び▲
▼が“１”ならば、φ２のタイミングで▲▼を
“０”にし、ＲＡＣＴ及びφＲ１を“１”にして、101
番から200番のデーターを読み出し用ラインバッファに
出力する一連の動作に入る。以下同様の手順により、入
力された一連のデーターを読み出し続けることができ
る。
データを読み出し用ラインバッファにたくわえておく。
そして、１番目のデーターを読み出すと同時に、読み出
し要求信号ＲＲＱを発生させる。▲▼及び▲
▼が“１”ならば、φ２のタイミングで▲▼を
“０”にし、ＲＡＣＴ及びφＲ１を“１”にして、101
番から200番のデーターを読み出し用ラインバッファに
出力する一連の動作に入る。以下同様の手順により、入
力された一連のデーターを読み出し続けることができ
る。
リフレッシュは、発振器の発振周波数を適当なカウンタ
ーを用いて分周し、適切な周期でリフレッシュ要求信号
ＲＦＲＱを作り出すことにより実行する。
ーを用いて分周し、適切な周期でリフレッシュ要求信号
ＲＦＲＱを作り出すことにより実行する。
ここで、従来、以上に述べた手法がＤＲＡＭなどではど
うして用いられなかったのかということを記述する。同
時に、本発明を実施する際の事項も記す。
うして用いられなかったのかということを記述する。同
時に、本発明を実施する際の事項も記す。
ＤＲＡＭにおいては従来、書き込み、読み出しのタイミ
ングの制御は、使用者側に委ねられており、従って、そ
れらの命令がいつ発生するのかの予測ができなかった。
従って、本発明の手法を用いてリフレッシュ要求信号を
内部で発生させる構成をとっていると、第２図の回路か
ら明らかなように、いったんリフレッシュ動作が始まっ
てしまうと、その動作が終了するまでは、他の要求が発
生してもすぐにはその要求に応じることができない。こ
れは、データーのアクセスタイム低下につながる。従っ
て、このような手法をとることができなかった。他方、
データーをシリアルアクセスするならば、次に必要なデ
ーターは予測できる。ラインバッファを内蔵させて、デ
ーターを適当な分量だけまとめて読み出し、又は書き込
みし、例えば読み出すべきデーターをその必要となる直
前に、動作の比較的おそいダイナミックメモリーからア
クセスするのではなく、十分な余裕をもって読み出すよ
うにすれば、例えば、リフレッシュ動作の最中に、読み
出し要求信号が発生し、リフレッシュ動作の終了を待っ
てから読み出し動作に移っても、実際のデーター読み出
し（シリアル）には支障をきたさない。
ングの制御は、使用者側に委ねられており、従って、そ
れらの命令がいつ発生するのかの予測ができなかった。
従って、本発明の手法を用いてリフレッシュ要求信号を
内部で発生させる構成をとっていると、第２図の回路か
ら明らかなように、いったんリフレッシュ動作が始まっ
てしまうと、その動作が終了するまでは、他の要求が発
生してもすぐにはその要求に応じることができない。こ
れは、データーのアクセスタイム低下につながる。従っ
て、このような手法をとることができなかった。他方、
データーをシリアルアクセスするならば、次に必要なデ
ーターは予測できる。ラインバッファを内蔵させて、デ
ーターを適当な分量だけまとめて読み出し、又は書き込
みし、例えば読み出すべきデーターをその必要となる直
前に、動作の比較的おそいダイナミックメモリーからア
クセスするのではなく、十分な余裕をもって読み出すよ
うにすれば、例えば、リフレッシュ動作の最中に、読み
出し要求信号が発生し、リフレッシュ動作の終了を待っ
てから読み出し動作に移っても、実際のデーター読み出
し（シリアル）には支障をきたさない。
例えば、読み出し用ラインバッファにおける１ビットの
最大シリアル読み出し時間が３０nsecであり、ダイナミ
ックメモリーにおける書き込み動作、読み出し動作、リ
フレッシュ動作に要するサイクルタイムがそれぞれ３０
０nsecである場合を考える。
最大シリアル読み出し時間が３０nsecであり、ダイナミ
ックメモリーにおける書き込み動作、読み出し動作、リ
フレッシュ動作に要するサイクルタイムがそれぞれ３０
０nsecである場合を考える。
この場合に、ダイナミックメモリーに対して書き込み用
ラインバッファからの書き込み要求信号ＷＲＱ、読み出
し用ラインバッファからの読み出し要求信号ＲＲＱ及び
リフレッシュ回路からのリフレッシュ要求信号ＲＦＲＱ
が同時に発生し、それらの要求信号ＷＲＱ，ＲＲＱ，Ｒ
ＦＲＱの中で読み出し要求信号ＲＲＱの優先順位が最も
低く、読み出し命令が最後に実行されたとしても、９０
０nsec前（３×３００nsec）経過した時点でダイナミッ
クメモリーから読み出し用ラインバッファのいずれか一
方のラインバッファに半行分のデータが読み出されてい
る。
ラインバッファからの書き込み要求信号ＷＲＱ、読み出
し用ラインバッファからの読み出し要求信号ＲＲＱ及び
リフレッシュ回路からのリフレッシュ要求信号ＲＦＲＱ
が同時に発生し、それらの要求信号ＷＲＱ，ＲＲＱ，Ｒ
ＦＲＱの中で読み出し要求信号ＲＲＱの優先順位が最も
低く、読み出し命令が最後に実行されたとしても、９０
０nsec前（３×３００nsec）経過した時点でダイナミッ
クメモリーから読み出し用ラインバッファのいずれか一
方のラインバッファに半行分のデータが読み出されてい
る。
したがって、読み出し用ラインバッファにおいては、そ
の一方のラインバッファでシリアルなデータ出力動作を
開始すべき時点、つまり他方のラインバッファのデータ
出力動作が終了すべき時点から遅くても９００nsec（３
０ビット前）にダイナミックメモリーに対して読み出し
要求信号ＲＲＱを発生すればよく、ダイナミックメモリ
ーで読み出し命令が実行されるまでの間（待機期間中）
は他方のラインバッファのデータ出力動作を継続させる
ことができる。
の一方のラインバッファでシリアルなデータ出力動作を
開始すべき時点、つまり他方のラインバッファのデータ
出力動作が終了すべき時点から遅くても９００nsec（３
０ビット前）にダイナミックメモリーに対して読み出し
要求信号ＲＲＱを発生すればよく、ダイナミックメモリ
ーで読み出し命令が実行されるまでの間（待機期間中）
は他方のラインバッファのデータ出力動作を継続させる
ことができる。
したがって、上記の例の場合、読み出し用ラインバッフ
ァにおける両ラインバッファの記憶ビット容量を、それ
ぞれ（３００nsec＋３００nsec＋３００nsec）／３０ns
ec＝３０ビットよりも多い容量に設計すれば、データー
読み出しには全く支障をきたすことなく、書き込み動作
およびリフレッシュ動作を行うことができる。
ァにおける両ラインバッファの記憶ビット容量を、それ
ぞれ（３００nsec＋３００nsec＋３００nsec）／３０ns
ec＝３０ビットよりも多い容量に設計すれば、データー
読み出しには全く支障をきたすことなく、書き込み動作
およびリフレッシュ動作を行うことができる。
このような計算に基づいた記憶ビット容量をもつライン
バッファを内蔵させれば、リフレッシュフリーのシリア
ルデーターアクセスタイプのメモリーが実現できる。
バッファを内蔵させれば、リフレッシュフリーのシリア
ルデーターアクセスタイプのメモリーが実現できる。
以上、本発明を例示したが、上述の例は本発明を技術的
思想に基づいて更に変形可能である。
思想に基づいて更に変形可能である。
例えば、上述の例では書き込みと読み出しとを非同期で
行ったが、外部クロックによって同期させて行ってもよ
い。また、各ラインバッファを直列にしたが、各ライン
バッファを構成する１〜100番のデーターと101〜200番
データーとを並列にしてもよい。
行ったが、外部クロックによって同期させて行ってもよ
い。また、各ラインバッファを直列にしたが、各ライン
バッファを構成する１〜100番のデーターと101〜200番
データーとを並列にしてもよい。
ヘ．発明の作用効果 上述したように、本発明によれば、入力するデータの直
列−並列変換を行う第１及び第２のラインバッファを備
える書き込み用ラインバッファの１ビットの最大シリア
ル書き込み時間をＡ、出力するデータの並列−直列変換
を行う第１及び第２のラインバッファを備える読み出し
用ラインバッファの１ビットの最大シリアル読み出し時
間をＢ、メモリアレイの最大書き込み時間をＣ、メモリ
アレイの最大読み出し時間をＤ、メモリアレイの最大リ
フレッシュ時間をＥとしたときに、書き込み用ラインバ
ッファの第１及び第２のラインバッファの各々の記憶ビ
ット容量は（Ｃ＋Ｄ＋Ｅ）／Ａビットよりも多く、読み
出し用ラインバッファの第１及び第２のラインバッファ
の各々の記憶ビット容量は（Ｃ＋Ｄ＋Ｅ）／Ｂビットよ
りも多い構成とすることにより、メモリアレイへの書き
込み、読み出し及びリフレッシュの要求が同時に発生し
てもシリアルなデータの連続的な書き込み及び読み出し
とメモリアレイのリフレッシュとを確実に行うことが可
能であり、使用者側に負担を与えることなく、しかもリ
フレッシュ動作中もデーター入力およびデーター出力の
行える半導体記憶装置を提供することができる。
列−並列変換を行う第１及び第２のラインバッファを備
える書き込み用ラインバッファの１ビットの最大シリア
ル書き込み時間をＡ、出力するデータの並列−直列変換
を行う第１及び第２のラインバッファを備える読み出し
用ラインバッファの１ビットの最大シリアル読み出し時
間をＢ、メモリアレイの最大書き込み時間をＣ、メモリ
アレイの最大読み出し時間をＤ、メモリアレイの最大リ
フレッシュ時間をＥとしたときに、書き込み用ラインバ
ッファの第１及び第２のラインバッファの各々の記憶ビ
ット容量は（Ｃ＋Ｄ＋Ｅ）／Ａビットよりも多く、読み
出し用ラインバッファの第１及び第２のラインバッファ
の各々の記憶ビット容量は（Ｃ＋Ｄ＋Ｅ）／Ｂビットよ
りも多い構成とすることにより、メモリアレイへの書き
込み、読み出し及びリフレッシュの要求が同時に発生し
てもシリアルなデータの連続的な書き込み及び読み出し
とメモリアレイのリフレッシュとを確実に行うことが可
能であり、使用者側に負担を与えることなく、しかもリ
フレッシュ動作中もデーター入力およびデーター出力の
行える半導体記憶装置を提供することができる。
第１図は本発明の実施例による半導体記憶装置の回路
図、第２図はアービタ回路の要部の等価回路図、第３図
はアービタ回路の制御信号のタイミングチャートであ
る。 なお、図面に示す符号において、 ＷＲＱ……書き込み要求信号 ＷＡＣＴ……書き込み命令 ＲＲＱ……読み出し要求信号 ＲＡＣＴ……読み出し命令 ＲＦＲＱ……リフレッシュ要求信号 ＲＦＡＣＴ……リフレッシュ命令 φ１、φ２、φ３……制御信号 である。
図、第２図はアービタ回路の要部の等価回路図、第３図
はアービタ回路の制御信号のタイミングチャートであ
る。 なお、図面に示す符号において、 ＷＲＱ……書き込み要求信号 ＷＡＣＴ……書き込み命令 ＲＲＱ……読み出し要求信号 ＲＡＣＴ……読み出し命令 ＲＦＲＱ……リフレッシュ要求信号 ＲＦＡＣＴ……リフレッシュ命令 φ１、φ２、φ３……制御信号 である。
Claims (3)
- 【請求項１】複数のメモリー素子が行及び列方向に配置
されたメモリアレイと、 入力するデータの直列−並列変換を行う第１及び第２の
ラインバッファを備え、前記第１又は第２のラインバッ
ファへのデータ入力動作に応じて書き込み要求信号を発
生する書き込み用ラインバッファと、 出力するデータの並列−直列変換を行う第１及び第２の
ラインバッファを備え、前記第１又は第２のラインバッ
ファからのデータ出力動作に応じて読み出し要求信号を
発生する読み出し用ラインバッファと、 前記書き込み用ラインバッファの第１のラインバッファ
と前記メモリアレイの行とを接続する第１のトランスフ
ァゲート群と、 前記書き込み用ラインバッファの第２のラインバッファ
と前記メモリアレイの行とを接続する第２のトランスフ
ァゲート群と、 前記読み出し用ラインバッファの第１のラインバッファ
と前記メモリアレイの行とを接続する第３のトランスフ
ァゲート群と、 前記読み出し用ラインバッファの第２のラインバッファ
と前記メモリアレイの行とを接続する第４のトランスフ
ァゲート群と、 リフレッシュ要求信号を定期的に発生する回路と、 前記書き込み要求信号と前記読み出し要求信号と前記リ
フシッシュ要求信号の優先順位を決定して書き込み指示
信号と読み出し指示信号とリフレッシュ指示信号とを順
次に出力するアービタ回路と、 前記書き込み指示信号に応じて前記第２又は第１のトラ
ンスファゲート群を導通して前記書き込み用ラインバッ
ファの第２又は第１のラインバッファから前記メモリア
レイにデータを書き込み、前記読み出し指示信号に応じ
て前記第４又は第３のトランスファゲート群を導通して
前記メモリアレイから前記読み出し用ラインバッファの
第２又は第１のラインバッファにデータを読み出し、前
記リフレッシュ指示信号に応じて前記メモリアレイのリ
フレッシュを行う制御回路とを有し、 前記書き込み用ラインバッファの１ビットの最大シリア
ル書き込み時間をＡ、前記読み出し用ラインバッファの
１ビットの最大シリアル読み出し時間をＢ、前記メモリ
アレイの最大書き込み時間をＣ、前記メモリアレイの最
大読み出し時間をＤ、前記メモリアレイの最大リフレッ
シュ時間をＥとしたときに、前記書き込み用ラインバッ
ファの第１及び第２のラインバッファの各々の記憶ビッ
ト容量は（Ｃ＋Ｄ＋Ｅ）／Ａビットよりも多く、前記読
み出し用ラインバッファの第１及び第２のラインバッフ
ァの各々の記憶ビット容量は（Ｃ＋Ｄ＋Ｅ）／Ｂビット
よりも多いことを特徴とする半導体記憶装置。 - 【請求項２】前記書き込み用ラインバッファの第１及び
第２のラインバッファは直列に接続されており、前記第
１のトランスファゲート群は前記書き込み用ラインバッ
ファの第１のラインバッファと前記メモリアレイの半分
の行とを接続しており、前記第２のトランスファゲート
群は前記書き込み用ラインバッファの第２のラインバッ
ファと前記メモリアレイの他の半分の行とを接続してお
り、 前記読み出し用ラインバッファの第１及び第２のライン
バッファは直列に接続されており、前記第３のトランス
ファゲート群は前記読み出し用ラインバッファの第１の
ラインバッファと前記メモリアレイの半分の行とを接続
しており、前記第４のトランスファゲート群は前記読み
出し用ラインバッファの第２のラインバッファと前記メ
モリアレイの他の半分の行とを接続していることを特徴
とする特許請求の範囲第１項に記載の半導体装置。 - 【請求項３】前記アービタ回路は、セット端子及びリセ
ット端子に前記書き込み要求信号及び前記書き込み用ラ
インバッファから前記メモリアレイへのデータの書き込
みが終了すると発生される書き込み終了信号がそれぞれ
入力される第１のフリップフロップと、セット端子及び
リセット端子に前記読み出し要求信号及び前記メモリア
レイから前記読み出し用ラインバッファへのデータの読
み出しが終了すると発生される読み出し終了信号がそれ
ぞれ入力される第２のフリップフロップと、セット端子
及びリセット端子に前記リフレッシュ要求信号及び前記
リフレッシュが終了すると発生されるリフレッシュ終了
信号がそれぞれ入力される第３のフリップフロップと、
第１，第２および第３の３入力論理積回路と、一方の端
子が前記第１の論理積回路の出力に接続される第１のス
イッチング手段と、一方の端子が前記第２の論理積回路
の出力に接続される第２のスイッチング手段と、一方の
端子が前記第３の論理積回路の出力に接続される第３の
スイッチング手段とを有し、 前記第１の論理積回路の３つの入力は前記第１のフリッ
プフロップの出力と前記読み出し指示信号が出力される
前記第２のスイッチング手段の他方の端子と前記リフレ
ッシュ指示信号が出力される前記第３のスイッチング手
段の他方の端子にそれぞれ接続されており、前記第２の
論理積回路の３つの入力は前記第２のフリップフロップ
の出力と前記書き込み指示信号が出力される前記第１の
スイッチング手段の他方の端子と前記リフレッシュ指示
信号が出力される前記第３のスイッチング手段の他方の
端子にそれぞれ接続されており、前記第３の論理積回路
の３つの入力は前記第３のフリップフロップの出力と前
記第１のスイッチング手段の他方の端子と前記第２のス
イッチング手段の他方の端子にそれぞれ接続されてお
り、 前記第１，第２及び第３のスイッチング手段は位相が３
分の１周期ずつずれた第１，第２及び第３のクロック信
号によりそれぞれ制御され、１つずつ順次にオン・オフ
動作を繰り返すことを特徴とする特許請求の範囲第１項
又は第２項に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189992A JPH0612616B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189992A JPH0612616B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346698A JPS6346698A (ja) | 1988-02-27 |
| JPH0612616B2 true JPH0612616B2 (ja) | 1994-02-16 |
Family
ID=16250578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189992A Expired - Lifetime JPH0612616B2 (ja) | 1986-08-13 | 1986-08-13 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH0612616B2 (ja) |
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1986
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-
1987
- 1987-08-07 US US07/083,555 patent/US4999814A/en not_active Expired - Fee Related
Also Published As
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