JPS58155596A - ダイナミツク型ｍｏｓｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＭＯＳ（金属−絶縁物一半導体）集積回路
で構成され九ダイナミック−ＲＡＭ（ランダム・アクセ
ス・メモリ）に関する。

ダイナミック型ＲＡＭ（以下、Ｄ＠ＲムＭと称する）は
、情報を記憶するための複数のメモリセルを含んでいる
。メモリセルは、ガえば情報を電荷の形態で記憶するキ
ャパシタとアドレス選択用のｅｊｌゲ−）型電界効果ト
ランジヌタ（以下、ＭＯ８ＦｌｌｉＴ又はＭＯＳ）ラン
ジスタと称する）とによって４１Ｉ成される。

牛導体基板上に形成されたＤ−ＲＡＭにおいては、メモ
リセル内の上記キャパシタに蓄積された電荷が、リーク
電流等によって時間とともに敷少してしまう。このため
、メモリセルに記憶されている情報が、時間の経過とと
も失なわれてしまう。

この丸め、常にメモリセルに正確な情報を記憶させてお
くためには、メモリセルに記憶されている情報を、その
情報か失なわれる前に読み出して、これを増幅して、再
び同じメモリセルに瞥き込む動作、いわゆるリフレッシ
ュを行たう必要がある。

例えば、６４にビットのＤ＠ＲＡＭにおけるメモリセル
のリフレッシュは、「電子技術」誌のｖｏｌ、２３　、
　Ｎｏ、　３のｐｐ、ａｏ　〜ａａに示されているよう
な自動リフレッシエ機能によって行なわれていた。すな
わち、Ｄ−ＲＡＭにリフレッシエ制御用の外部端子を設
けて、この外部端子に所定レベルのりフレッシュ制御用
信号ＲｍＦを印加することによｊ５Ｄ　−ＲＡＭ内の複
数のメモリセルが自動的にリフレッシュされるようにし
ていた。このように、自動リフレッシ−”１ａｌｌ＠ｔ
Ｄ−ＲＡＭに付加するために框、リフレッシュ制動用の
外部端子をＤ＠ＲＡＭに設けなけれはならないので、そ
の外部端子分だけ価格が上がってしまう。

また、上述した６４にビットのＤ−ＲＡＭにおいては、
アドレスマルチプレクス方式を採用し、単−電源で動作
するようにしたことによりその外部端子数ｔ−１６本に
して、１６ピンのパッケージに実装できるようにしてい
た。

ところで、Ｄ−ＲＡＭの記憶容量は、牛導体集積回路技
術等の進歩に伴って大きくなってきており、例えば２５
６にビットのＤ　＠ＲＡＭをつくることが可能となって
きている。

しかしながら、２５６にビットのＤ−ＲＡＭにおいては
、アドレス信号の数が上記６４にビットのＤ　−ＲＡＭ
のそれに比べ増えるため、アドレスマルチプレクス方式
を採用しても、自動リフレッシュ機能を持つ２５６にビ
ットのＤ・ＲＡＭを上Ｉｅ６４にビットのＤ−ＲＡＭと
同１：、１６ビンのパッケージに実装することは不可能
である。すなわち、２５６にビットのＤ−ＲＡＭでは、
アドレス信号端子が９ビン、アドレスストローブ信号電
子（ＲＡＢ、０ＡＳ）が２ビン、リード／ライト信号端
子（ＷＥ）か１ビン、ｊ力信号端子（ＤＯＵ、）がｌビ
ン、人力信号端子（Ｄｌｎ）か１ビン及び電源供給１子
（ｖＤＤ、ＧＮＤ）が２ビン必要であるため、これだけ
でビンの総数が１６ビンとなってしまうからでおる。こ
のため、２５６にビットのＤ＠ＲＡＭと６４にビットの
ｐ＠ＲＡＭとの適応がとれなく表り、エーザーにおいて
極めて使用しすらいものとなってしまう。

さらに、上述したような自動リフレッシュｌｌ能’ｉＤ
　＠ＲＡＭに付加した場合には、上記リフレッシュ制御
信号ＲＩＦを形成する特別な外部回路を］）−ＲＡＭ外
に設けなければならない。すなわち、外付回ｌｉｌ！−
増えることになシｉｉ’！Ｌ＜なｈｃ、また外部端子か
らの信号ＲＩＦによってリフレッシエ動作を制御するも
のであることより、メモリのアクセス周期が必要以上に
長くなってしまうという欠点ｔ−１！する。すなわち、
上記外部端子から供給される信号ＲＫＦは、プリン十基
板等における比較的大きな配−容量等によって員衡が直
く信号遅延がめる九め高速化できないという制約を受け
るものである。

この発明の目的は、外部端子数を増やすことなく、その
内の複数のメモリセルのりフレックＳが自動的に行なわ
れるＤ−ＲＡＭｉ提供することにことが可能なり＠ＲＡ
Ｍ７ｆｔ提供することにある。

この発明の他の目的は、高速動作が可能なり・ＲＡＭを
提供することにある。

この発明の更に他の目的は、以下の説明および図面から
明らかとなるであろう。

Ｄ−ＲＡＭは、例えば計算機の記ＪｒＩＪ装置として使
われる。計算機におりては、データ処理の中心ｔなす中
央処ｍ装置（以下ｃｐｕと称する）があるシステムクロ
ックにもとづ込て動作している。

このため、ＣＰＵがＤ・ＲＡＭｔ−アクセスする場合に
Ｈｌｃｐｔｙがその特性およびシステムクロック等に依
存したある周期的なタイミングでＤ・、ＲＡＭをアクセ
スすることが可能となる。すなわち、ＣＰＵがＤ　−Ｒ
ＡＭｔ−アクセスすることが可能な時期かめる周期的な
タイミング（メモリアクセス周期）で生じる。このこと
は、上記ある周期を持つタイミング信４ｉＪ（メモリア
クセス周期と同じ周期金持り九タイミング信号）によっ
て、ＣＰＵのＤＩＩＲＡＭへのアクセスが制御されてい
ると考えＨできる。すなわち、例えば第７図に示されて
いるような周期的なタイミング信号ＡＣ（メモリアクセ
ス周期と同じ周期を持ったタイミング信号）によってＣ
ＰＵのＤ−ＲＡＭへのアクセスが制御されていると考え
ることかでｌる。つまシ、このタイミング信号点０は、
ＤａＲＡＭに対するＣＰＵのメモリアクセス周期を表わ
している。この場合、ＣＰＵは１．タイミング信号点０
が／Ｓイレベルとなっていると番、Ｄ　＠ＲＡＭＩアク
セスすることができず、タイミング信号点Ｃが立下ると
きのみ、Ｄ　＠　ＲＡＭ″ｔアクセスすることができる
。アクセスされたＤａＲＡＭの番地への情報の書き込与
、あるいは読み出しは、このタイミング信号点０かロウ
レベルとなっているときに行表われる。

ＯＰＵは、プログラム等に応じて、タイミング信号ム０
０１サイクルにおいて１ｆｌ）−ＲムＭ′ｔアクセスし
たシ、あるいは複数サイクルにおいて１度Ｄ−ＲＡＭを
アクセスし７’Ｃｖする。例えは、ＯＰＵが、タイミン
グ信号ＡＣの２サイクルにおいてＤ　＠ＲＡＭをアクセ
スする場合は、最初のサイクルにおける信号ＡＯの立下
シにおいてはＤ・ＲＡＭ’ｉアクセスせずに、次のサイ
クルの信号ム０の立下りにおいてＤ　−ＲＡＭ’ｉアク
セヌする。

上述したことｉ、Ｄ＠ＲＡＭＩＩから考えると、ＣＰ［
ｒがＤａＲＡＭをアクセスしてい壕込期間は、Ｄ−ＲＡ
Ｍの内部回路がプリチャージされている期間でＪ？）、
ＣＩＰＵがＤ−ＲＡＭｔ−アクセスシ、タイミング信号
ＡＣがロウレベルとなっている期間は、ＤａＲＡＭに情
報の書き込みあるいは読み出しが行なわれている期間で
ある。このＤ−ＲＡＭの２つの期間からなるＤ　−ＲＡ
Ｍのアクセス周期は、プログラム等によって決まるタイ
ミング信号点０のサイクル数に応じて変化する。すなわ
ち、アクセス周期におけるプリチャージのためのＩＩｊ
＋間が、プログラム等により決まるタイミング信号点０
のサイクル数に応じた所定の関係で変化する。ガえは、
第７図に示されたタイミング信号点Ｃについては、次式
に示すような関係でアクセス周期におけるプリチャージ
のための時間”ＰｌＧが、プログラム等によ）決まるサ
イクル数ｎＫ応じて変化する。

ＴＰｌｏ”　・（ｎ−１）十丁、Ｒ 但し、ここでＴはタイミング信号点Ｃの１周ｐ。

ｎはプログラム等によフ決まるタイミング信号ＡＯのサ
イクル数、Ｔ　はタイミング信号点０のＩＭＩＩＰＩ＋ 期におけるＤ−ＲＡＭのプリチャージ時間を表わしてい
る。

上記タイきング信号ＡＣの周期、すなわちメモリアクセ
ス周期は、動作速度の速い大型計算機に比べ動作速度の
違い計算機、例えば！イクロコンビエータ等においては
、その０Ｐｔｒの動作速度が遅く、シカモジステムクロ
ックの周波数も低いため、長くなっている。この次め、
ＣＰＵがＤ＠ＲムＭｔ−アクセスしていない時間、言い
換えればＤ・ＲＡＭの内ｌＩＫ回路をプリチャージする
九めに、ＯＰＵがＤ会ＲＡＭに与えている時間が長くな
る。

ところで、ＤａＲＡＭの内部回＃８ｔ−プリチャージす
るのに実際に必要な時間ＴＰｆｌ、半導体集積回路技術
勢の進歩に伴って短かくなってきている。

このため、Ｃ！ＰＵがＤ−ＲＡＭにプリチャージのため
に与えている時間τＰ□が、実際にＤ−ＲＡＭの内部回
路をプリチャージするのに必要な時間ＴＰよりも長くな
ってきている。すなわち、この両者の差の時間が長くな
ってきている。この差の時間は、Ｄ−ＲＡＭにとって何
の意味もなく、いわば死時間である。

この発明に従えば、この死時間ｔ−利用してＤ・ＲＡＭ
のメモリセルがリフレッシュされる。

後で実施例に従って詳しく説萌するが、タイミング信号
ＡＣの１サイクルにおけるノーイレベルの期間、すなわ
ちＤ　＠Ｒ’ムＭの内部回路をプリチャージするために
、ＣＰＵがＤａＲＡＭに与えている期間ＴＰＲ内に、少
なくとも次の３つの動作を行なう回路がＤ　＠ＲＡＭ内
に設けられる。すなわち、上記期間ＴＰＲ同に、まずＤ
−ＲＡＭＩｐ内ｍ回路のプリチャージを行ない（期間’
１’Ｐ）、次ｈ″′ｃ庚望のメモリセルのりフレッシユ
を行ない（ＪＭＴヨ）、その後、再びプリチャージを行
なう（期間ＴＰ）ような回路がＤ−ＲＡＭ内に設けられ
る。

このようにすることにより、上記死時間の間に、ＤａＲ
ＡＭ内の所望のメモリーセルのりフレッシユが行なわれ
るため、ＯＰＵはＤ−ＲＡＭを実質的にスタティックｐ
ＲＡＭ（以下、日・ＲＡＭと称する）のように使うこと
ができる。ま次前述した自動リフレッシュ機能のように
、Ｄ−ＲＡＭ外からリフレッシュ制御用の制御信号ＲＨ
Ｏ？を供給する必要もなくなる。このため、特別な外部
回路が不要となる。また、ＤａＲＡＭの内部回路は、工
０化されているため、そこに形成された１騨の沓生容量
等が比較的小さくなる。このため信号の伝達速度を比較
的速くすることが可能でるる。上述したようＫ　ＩＩＪ
　１１Ｉ信号ＲＩＩｆＦが、外部回路からＤ・ＲＡＭＫ
供給されるようにしていた場合には、Ｄ・ＲＡＭｏＩＩ
Ｉ作迷［は、この伝遍魂変の遅い制御信号ＲＩＦの伝達
速度によって餉−されてしまう。ところか、本発明に従
えは、このような制御信号を必要としなくなるため、Ｄ
・ＲＡＭの動作速度を向上させることが可能となる。

更に、メモリセルが、情報をよ〕１実に深持することが
できるようＫするために、ＤａＲＡＭかＣＰＵによって
アクセスされておらず、しかも上記タイミング信号ＡＣ
がロウレベルになっている期間音検出して、この期間に
おいてもリフレッシュ動作が行なわれるようにしてもよ
い。

すなわち、Ｄ・ＲＡＭがＯＰＨによってアクセスされた
かどうかを検出する回路を設けておき、Ｄ　＠ＲＡＭが
アクセスされなかったことが検出された場合、上記タイ
ミング信号ＡＣかロウレベルになっている期間におｈて
も、メモリセルのリフレッシュ動作が行なわれるように
する。ガえば、上記検出回路からの出力信号によって上
述した回路の動作が制御されるようにしておく。すなわ
ち、ＤａＲＡＭかアクセスされてｂな込ことか検出回路
によって検出されたとき、上述した回路が引き＠き動作
するようにしておく。やの場合、特に制限されないが、
ＤａＲＡＭの内部回路は、すでに上記タイミング信号Ａ
Ｏがノ１イレペルからロウレベルに立下るときにはプリ
チャージされているため、上述し九回路は、すぐに所望
メモリセルのりフレツシエ動作を行なうように制御され
る。ガえば、第７図において破産で示された期間ＴＲに
おいてリフレッシュ動作が行なわれる。ま友、この期間
に、上述した回路が、リフレッシュ動作、プリチャージ
動作を複数回行なうようにしておけば、この期間的に、
複数個のメモリセルのリフレッシ、：Ｌｔ−行なうこと
ができる。

以下、この発明の実施例にもとすいて、この発明を、更
に詳しく説明する。

第１図は、この発明に係るＤ−ＲＡＭの一実施ｉｐＨｔ
示すブロック図である。同図において点綴で囲まれた各
ブロックは、公仰の牛導体製造技衝によって１つの牛導
体基板上に形成される。

第２図は、上記第１図に示したＤ−ＲＡＭのリードサイ
クル及びライトサイクルの動作を示すタイミング図であ
る。

次に、この実ＪＩｉ例におけるＤ−１％為ＭＯａ費を上
記第１図のブロック図及び第２図のタイミング図に従っ
て説明する。

ロウアドレス信号Ａ６〜ム１のそれぞれのレベルが、メ
モリ・アレイｌ内の所望のメモリ・セルのロウアドレス
を選択するようなレベルに設定された後、Ｒム８信号が
ロウレベルにされると、とのａウアドレス信号Ａｏ−Ｖ
’ｉがロウアドレスバッファ（以下、Ｒ−ＡＤＢと称す
る。）２に取込まれ、ラッチされる。ここで、ＲＡＢ信
号ｆａウアドレヌ信号Ａ（１−ｍＡ１より遅らせる理由
はメモリアレイにおけるロウアドレスとしてロウアドレ
ス信号Ａｏ　−Ａ　ｌ　ｔ−確実に取込むためである。

次にＲＡ８信号から遅延し比信号φ、１がＲ−人ＤＢに
印加され、上記ラッチされ九ロウアドレス信号に対応し
たレベルａ＠　ｌ　ａｓ　ｌ・・・・・・ａｌ、ＩＬＩ
をロウデコーダ、ドライブ回路（以下、Ｒ−ＤＯＲと称
する。）３へ送出する。Ｒ−ＤＯＲ３に上記レペＪｋ　
ａｌ　＊　ａｌ　ｌ　ａ　ｌ　＊　ａ　ｌ　か印加され
るとＲ−ＤＯＲ：ｌ；を選択されたものだけハイレベル
に留シ、選択されないものはロウレベルとなる動作を行
なう。

そして、上記選択された信号はφ、！Ｉから遅延した信
号φ工がＲ−ＤＯＢ３に印加されるとメモリアレイ（以
下Ｍ−ＡＲＹと称する。）！へ送出される。ここで、φ
工をφ□８より遅らせる理由はＲ−ＡＤＢ２の動作完了
後、Ｆｊ−ＤＯＲ３′ｆｔ動作さぜる几めである。こう
してＭ−ＡＲＹＩにおけるロウアドレスｉｊ、Ｒ−ＤＣ
！Ｒ３の２　　本の出力ｇｓ号のうち、１本がハイレベ
ルとなる九め、それに対応しｆｃＭ−ＡＲＹＩ内の１本
のロウアドレス１か選択されることによって設定される
。

次にＭ−ＡＲＹＩにおける選択され九１本のロウアドレ
ス−に接続されて込るメモリセルの１１′又は′０＃の
情報をセンスアンプ（以下、８Ａと称する。）７でそれ
ぞれ増幅する。このＳｉ２の動作はφア、か印加される
と開始する。

その後、カラムアドレス信号ＡＬ＋　ｌ〜Ａ、のそれぞ
れのレベルか、上記所望のメモリ・セルのカラムアドレ
ヌ忙選択する上うなレベルに設定された後、０Ａ８９ｓ
−ｆｉｊがロウレベルにされると、このカラムアドレヌ
信号Ａｉ＋１〜ムｊがカラムアドレスバッファ（以下０
−ＡＤＢと称す。）４に取込まれ、ラッチされる。ここ
で、ＯＡＳ信ｉ！七カラムアドレヌ信号’ｉ＋＋〜Ａ、
より遅らせる理由はメモリアレイにおけるカラムアドレ
スとしてカラムアドレス信号を確実に取込むためである
。

次にＣＡｓ信号から遅延し比信号φ、。か０−ＡＤＢ　
４に印加されると、〇−ムＤＢ４は上記カラムアドレス
信号に対応し九レベルｆＬ　Ｌ　＋　１１’ｉ＋１　’
・・・・・・ａ、−ａ７ｔカラムデコーダ、ドライブ囲
路（以下０−ＤＯＲと祢丁。）５へ送出する。そして０
ＤＯＲ５σ上記と同様の動作を行なう。そして上記選択
された信号はφ、。から遅延した偏号φ工が０ＤＯＲ５
に印加されると工１０マルチプレクサ回路（以下、Ｃ−
５Ｗと称する。）６へ送出される。こうしてＭ−ＡＲＹ
Ｉにおけるカラムアドレスｉａ二ｐｏＲ５，の２１−１
本の出力＠号のうち、１本がハイレベルとなることによ
り、１　ツ（１）　Ｑ　−Ｂ　Ｗ　６　ｉｘｇ択され、
とのａ−ｓｖｔｅに接続されているビット■が選択され
ることによって設定される。

このようにして、Ｍ−ＡＲＹＩ内の１つのアドレスか設
定される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいてはＷ　Ｋ信号はハイレベルとなる
。このｗＩＣ傷号信号ＡＢ信号がロウレベルになる前に
ハイレベルになるように設訂されている。なぜなら、Ｏ
Ａ８倍輌がロウレベルになると結果的にＭ−ＡＲＹｌの
１つのアドレスが設定されるため、その前からＷｌｌｉ
ｌｌ上ノ・イレベル罠してお宴、Ｉｌｔ出し動作の準備
をして読出し、開始時間を短くするためである。

また、ＣＡｓ糸信号のφ。アか出力アンプ（データ出力
バラフッ回路に百まれる）に印加されると出力アンプが
アクティブになり、上記設定されたアドレスの情報か増
−され、データ出力バッファ回路（以）、ＤＯＢと祢す
る。）ｌｉｋ介してデータ出力（Ｄｏｕｔ）端子に読出
される。このようにしてＩＲ出しか行なわれるが、０ム
８傷号かハイレベルに々ると読出し動作は完了する。

次に書込みモードにお込てＩｆｉｗｍ信号にロウレベル
となる。このロウレベルのｗｍ＠ＭとロウレベルのＯＡ
Ｋ信号によりつくられる信号φＲＷがハイレベルとなっ
てデータ人力バッファ回路（以下、ＤＩＲと称する。）
１０に印加されるとＤよりがアクティブになり、入力デ
ータ（”ｔｎ　）端子からの書込みデータを上記Ｍ−ム
ＲＹ１の設定されたアドレスに送出し、書込み動作が行
なわれる。

このとき、上記φＲＷの反転信号、つま９０ウレベルの
信号φＲＷがＤＯＢＫ町加され、書込み動作時に、デー
タの読出しが行なわれないように制御している（図示せ
ず）。

上記各クロックφよ、−〇等は、上記のアドレスヌトク
ーブ信号であるＲＡ８信号、ＯＡＫ信号會受けるクロッ
ク発生回路（ＳＧ）ｇにおいて、上記アドレスヌトロー
ブ信号にもとづいて形成さｎる。ま几、クロックφＲＷ
は、上記のｗＮ信号を受けるリード／ライトクロック発
生回１１１（Ｒ／Ｗ−８Ｇ）９において、上記ｗｍ信号
と上記クロツク発生回路８からの出力信号にもとづいて
形成される。

この実施例においては、上記構成のＤ−ＲＡＭに外部端
子を増やすことなく自動的にリフレッシュを行なう機能
を付加するために、第１図のブロック図に示すような、
目動リフレッシ１回路（以下、ＲＩＦと称する。）１２
が設けられている。

このＲ１１！？１２Ｆｉ、外部端子から供給さｎるアド
レスストローブ信号のうち、ＲＡＳ信号を受けて、リフ
レッシュ動作に必要なりロック及びアドレス信号を形成
するものである。

このＲ］ｒｉＦ１２の一実施例のブロック図を第３図に
示す。次にＲＩＩＦＩ　２の動作を、この第３図に示さ
れ次ブロツク図に従って説明する。

外部端子から供給されｔＲＡ８信号は、パルス発生回路
ＰＧに入力される。このパルス発生回路ＰＧｆｌ、Ｒム
８信号のプリチャージレベル（電−電圧ｖＤＤレベル）
への立ち上ｐタイミングに対して、Ｄ−ＲＡＭの内部回
路の１リチヤージに必要な時間たけ連れて４！失し、上
ｍｅ　ＲＡ　８償号の立ち下りに同期し、てリセットさ
れるパルヌφＩｋ形成する。特に制限されないが、との
実ｍ例では、上記リセット動作のために、８０８で形成
された内部アドレスストローブ信号ＲＡ８．（ＩｌＢの
反転信号）が用いられている。

そして、上記パルスφＲ＃′ｉ、発番回路ＯＳＣの動作
開始信号として用偽られる。発根回路ｎｓ。

け、第７図あるいは第６図等を用いた説明におりて述べ
た、あるいは述べるようなメモリアクセス周期Ｔに対し
て、所定の分割比の下に設定されたリフレッシュ周期を
設定するパルスφ＊　ｔ−形ｘ”する。このパルスφｌ
は、一方でクロック発生回路８Ｇ’に伝えられる。クロ
ック発生回路８Ｇ’は、上記パルスφｍがハイレベルに
なることによりリフレッシュ動作を行なうために必要と
されるクロック、具体的には、通常の動作サイクルで使
用されルクロツクφ工、φア、に相当するクロックφ、
′。

φＦ、′を形成して、１１ｇ１図に示したＦｊ−ＤＯＲ
３及び８ム７に供給する。

上記パルスφ麿は、他方においてカウンタ回路００ＯＮ
Ｔに伝えられる。このカウンタ回路００ＵＭＴけ、リフ
レツシエサイクルｗｔ−カウントして順次リフレッシュ
アドレスを歩進させるためのものであ夛、その計数出力
信号は、Ｒ−ＤＯＲ３のアドレス入力端子に伝えられる
。したがって、カラ／１＋１ 夕回路００ＯＮ’ｌ’は、例えば２　　　進のカウンタ
回路で構成される。

なお、Ｒ−ＡＤＢ２からのアドレス信号とカウンタ回路
００ＵＮＴからのアドレス信号とを切り候１Ａ７’ｊめ
のマルチプレクサ等がＲ−Ｄ　１ｍ！　Ｒ３ノアドレス
入力端子側に設けられている。特に制限されないが、上
記マルチプレクサに、アドレスストローブ信号ＲＡＢが
ハイレベルのときには、カウンタ回路００［１１丁のア
ドレス９ｇ号がＲ−ＤＯＲ３に伝えられ、「１１がロー
レベルのと欝にはＲ−ＡＤＢ２のアドレス信号がＲ−Ｄ
ＯＲ３に伝えられるように切夛換見られる。

第４図には、上記パルス発生回路ＰＧ及び発条回路０８
０の具体的−夾５ｉＰｌの回路図が示されている。−図
には、説明ｔ−ｍ単にするためにＭチャンネルＭＯ８）
ランジスタによって構成された基本的回路が示されてい
る。具体的に集積回路として実現する時には、以下の説
明で述べる原則に従った各種の変形例が考えられる。

パルス発生回路１’Ｇは、次の各回路票子で構成されて
いる。ゲートにＲＡＳ信号が印加されたＭ２Ｓ）ランジ
スタＱ＋とコンデンサＯＫで積分回路が構成されている
。この積分回路の出力信号人け、駆＠ＭＯＢトランジス
タＱｓのゲートに印加されている。上記積分回路の時定
数と態動ＭＯ８トランジスタＱｓのヌレッシＩルド電圧
Ｖ□、とにより、上記Ｒム８信号に対する所定の連れ時
間が設定される。この駆動ＭＯ８）ランジヌタＱ、にけ
、上記ＲＡ５１傷号で駆動される負荷ＭＯ８）ランジス
タＱ璽が設けられている。この出力信号Ｂ訛 は、上布同様な駆動ＭＯ８）ランジスタＱｓ　ト負荷Ｍ
Ｏ８）ランジヌタＱ１とで構成さｎたインバータ回路に
入力される。このインバータ回路（Ｑ６゜Ｑｓ　　）の
出力端子から、上ｋ　ＲＡ　Ｂ信号のプリチャージレベ
ルへの立ち上ブタイミングに対してＤ−ＲＡＭの各内部
回路のプリチャージに要する時間だけ遅れて立ち上るパ
ルスφ１が出力される。

このパルスφ１の立ち下りを上記ＲＡＳ信号に同期させ
るため、上記コンデンサＣＩ及び駆動ＭＯ８トランジス
タＱ、にＲム８１信号がゲートに印加されたリセット用
の駆動Ｍ０８ＦＩＣＴＱ４　　、Ｑｙがそれぞれ設けら
れている。

上記ＲＡＳ、信号は、８Ｇ８で形成された上記ＲＡＳ信
号の反転信号でるる。

発振回ＨＯＳＯは、次の各回路素子Ｔ構成されている。

すなわち、この発振回路に、リング状に縦列接続された
３つのインバータ回路で構成される。各インバータ回路
の負衝ＭａＢ）ンンジスタＱ−〜Ｑｉｏのゲートには、
上記パルスφ暑が印加されておりこのパルスφａにより
発番動作開始。

停止が制御される。また、各インバータ回路には、所定
の発振周期會得るため、コンデン＋ａｌ〜０４が設けら
れている。そして、その＠＃Ｒ出力パルスφｍｋ上記Ｒ
Ａ８信号に同期させてリセットするため上記同様なＲＡ
８１信号かゲートに印加されたリセット用駆動ＭＯ８）
ランジヌタｑ１４が設けられている。

第５図は、上記基本的回路の変形例の回路図である。

１に５図の実施例では、パルス発生回路ＰＧの動きと、
パルス発生回路ＯＳａの働きが一つの回路で実現できる
。

すなわち、この第５図の実施例では、上記同様のＭＯ８
）ランジヌタｑＩ〜Ｑ１で構成され九パルス発生回路Ｐ
Ｇの出力部に遅延回路ＤＩＬＡＹ’ｉ設けて、この遅延
回路ＤＥＬＡＹによって遅延された出力信号ｔ−積分回
路に帰還させるようにしている。すなわち、上記遅延回
路ＤＥＬＡＹの出力信号を受ける駆動ＭＯ８）ランジヌ
タにＬｔ＠ｔ’コンデンサＣ，に並列に設けることによ
り、発振動作をも行なわせるものでおる。この実施例で
は、構分回路で設定された遅れ時間と、遅延回路ＤＩＬ
ＡＹの遅延時間とによシパルヌφ参′の周期が設定され
るものである。

以上説明した１１７回路の動作を、第６図のタイイング
図に従って説明する。

ｕＡｓａ号がハイレベルに立ち上って、以前のメモリサ
イクル（メモリアクセス周期）が終了して、次のメモリ
サイクル（メモリアクセス周期）ＴＥ０１行すると票に
おいて、このＲム８信号を受けて形成された検分出力信
号ムが、Ｍ０８トランＱ。

ジヌタ軸のロジックスレッショルド電圧ｖＬに達すると
、パルスφ１が立ち上る。このノくルヌφ１のハイレベ
ルへの立ち上りによって、発撮ノクルスφ嘗が形成され
る。

このパルスφ嘗の周期は、上記メモリサイクル（メモリ
アクセヌ）周期Ｔに対して、図示のように分割された各
期間’ｒ、％Ｔ、に設定されている。

すなわち、期間Ｔｅａ、・（ルスφｌがａ−レベルでＴ
ｏ夛、上記パルス発生回路ＰＧ及び発振回路０８０の応
答遅れを利用して、内部回路へのプリチャージが行なわ
れる。期間テ電は、パルスφ１がハイレベルの期間でＴ
ｏ夛、この間にリフレッシ００ＵＭＴからのアドレス信
号が、Ｒ−ＤＯＩ！ｔ’ａｔＬ）アドレス入力端子側に
設けられたアドレスマルチプレクサ金倉してＲ−ＤＯＲ
３に供給される。こ（７）Ｒ−ＤＯＲ３Ｆｉ、ＲＥ１回
路内の８Ｇ’から出力された信号φ工′と、上記アドレ
ス信号とを受けて、このアドレス信号によって決まるメ
モリセル群を選択する。選択されたメモリセル群からの
情報は、センスアンプ８ムに入力される。このセンスア
ンプ８ムは、上記８Ｇ’から出力された信号φア、′に
よって上記情報を増幅して、再び上記メモリセル群に書
き込むように動作する。その後、このパルス−口が立ち
下がるとき、この立ち下クエツジに同期して上記カウン
タ回路００ＵｌｉＴが＋１（又扛−りの計数動作を行な
う。期間Ｔ、は、上記パルスφ嘗が再びローレベルとな
）、上記リフレッシュ動作に使用し九回路Ｒ−Ｄｏ＊３
及ＵＢム７等のプリチャージが行なわれる。

このメモリサイクル（メモリアクセス局Ｍ）Ｔにおいて
、リード又はライトが行なわれる場会には、ＲＡ８信号
は実融で示すよりにローレベルに変化する。このＲＡ１
ｉ１！号がａウレベ々に変化するとき、期間テ魯におけ
る内部回路のプリチャージが終了しているように、この
メモリサイクルに合せて、上記パルスφ諺の周期が設定
される。

このＲＡＳ信号の立ち下シによって、上記パルスφ層　
、φ１はローレベルにリセットされる。このため、Ｒ１
！！Ｆ回路からφ□′及びφや、′の信号が出力されな
くなる。ライト又はリード動作であるため、このＲム８
信号の立下りに次いで、Ｗｌ信号及びａｈａ＠号が変化
する。これらの信号の変化により、第１図に示し７ｊＲ
／１８Ｇ９及び８０８からライト動作に必費な信号もし
くはリード動作に必！！々信号が出力される。このとき
、Ｒ−ＤＯＲ３のアドレス人力趨子−に設けられたアド
レスマルチプレクサは、ＲＡ８信号がロウレベルとなる
九め、アドレスバツファＲ−ＡＤＢからのアドレス信号
ｔ−Ｒ−ＤＯＲ３に伝えるように動作す八ｊ る。このため、アドレス信号ム。ないし桁によって決ま
るメモリセルがメモリアレイｙ−ムＲＹｌの内から選択
され、それに情報の畳き込みあるいは読み出しが行なわ
れる。すなわち、前に鶏２図を用いて説明したメモリセ
ルへの情報の書キ込み動作あるいけ読み出し動作が行な
われる。

これに対して、このメモリサイクル（メモリアクセス周
期）Ｔにおいて、Ｄ−ＲＡＭが選択されないときには、
同図点線で示すように、Ｒム８信号はハイレベルのまま
となる。従って、上記発条回路ｏｓｏＨ発娠ヲ継続する
ことになる。この几め、期間Ｔ４においてパルスφ１が
、再びハイレベルに立ち上り、＋１（又は−１）され九
ロウアドレスのメモリセル群に対するリフレッシュ動作
が期間ＴＩのときと同様に行なわれる。

そして、期間Ｔ１では、再び期間Ｔｓと同様にＤ−ＲＡ
Ｍの内部回路のプリチャージ動作が行なわれる。そして
、期間Ｔ−でさらに＋１（又は−ｔ）されたロウアドレ
スのメモリセル群のりフレッシュ動作が行なわれる。そ
して、次のメモリサイクルに移行する。

以下同様の動作金繰り返す。したがって、あるメモリサ
イクル（メモリアクセス周期）において、リード又はラ
イト動作が行なわれるときには、１回だけリフレッシュ
動作が行なわれ、リード又はライトが行々われない聯合
には、３（ロ）（異なる３つのロウアドレス）のリフレ
ッシュ動作が行なわれることになる。

なお、第５図の回路を用いた場合には、期ｎＪ］Ｔ＋。

ＴＩ＋ＴＩが積分回路で設定され、期間ＴＩ　、　Ｔ４
゜Ｔ・が遅延（ロ）路で設定されることになる。

この実ｊＩ例でに、外部端子を設けることなく自動リフ
レッシ５動作か行なえるから、―ｊえは１６ビンのパッ
ケージに自動的にリフレッシュを行なうｍａｒ□ア、え
、５６二；邦ゼ。−−８、。

できる。

ま７ｊ、６４にビットのＤ−ＲＡＭについては、上記リ
フレツシニ機能全付加した上で、１ピン依りができるた
め、このピン金利用して他の新たな機能上付加すること
ができる。

さらに、この実Ｎ別においてに、内部回路で形成され几
ハルヌφ諺に従って、リフレッシュ動作が打力える九め
、それぞｎの内ａ回路の動作１Ｍ直に応じて各期間Ｔ、
、？、等の設定か可能となり、メモリサイクルＴの高速
イヒを図ることができる。

なお、メモリサイクル（メモリアクセス周期）は、Ｄ−
ＲＡＭが使用される計算機の中央処Ｉｌｌ装置（ＯＰｔ
ｒ　）のマシンサイクルに依存する。したがって、例え
ば、マイクロコンピュータ等の１チツプＯＰＵの高運仕
に十分に応じられるＤ−ＲＡＭＹ！：得ることができる
、しかも、従来のような制御信号Ｒ］ＷＦが不用となる
ので、メモリシステム制御回路が簡素化でき、実質的に
ヌタテイツク型ＲＡＭと同様な用い方ができる。

また、前記第４図及び第５図で示したように、Ｒ１ＦＫ
回路にＲＡ８信号のパルス幅金検出する回路、すなわち
、ＭＯ８ＦＥＴＱ＋　　＋Ｑａ及びキャパシタＣＩから
なる積分回路と、その積分回路の出力信号を受けるＭＯ
８ＦＩＴＱＩとを設けておくことにより、この発明を適
用したＤ＠ＲＡＭは、例えば、動作速度の速い大型計算
機の記憶装置とし、て使うこともできるようになる。大
型計３Ｂ機では、その動作速度を速くするために、メモ
リアクセス周期が短かく設定される。すなわち、そのｃ
ｐｔｒが、Ｄ＠ＲムＭの内部回路をプリチャージするた
めにＤ−ＲＡＭに与える時間が、真にＤ・８１Ｍの内部
回路をプリチャージする九めに必要な時間しか与えない
ように設定される。このため、本発−に従って、上記プ
リチャージの時間内に所定のメモリセルのりフレツシＳ
ｔ行なうようなことはできない。

しかしながら、上記検出回路の検出時間ｔ１真にＤ”Ｒ
ＡＭの内部回路【プリチャージする危めに必要な時間よ
シわずかに長く設定しておくことＫより、上述した大型
計算機に使う場合には、上述したような自動的なリフレ
ッシュ機能が、自動的に働かなくなり、通常のＤ＠ＲＡ
Ｍと同様に使うことができるようになる。すなわち、こ
の場合には、本発明を適用したＤ＠ＲＡＭも通常のＤ・
ＲＡＭと同様に、例えばいわゆるＲＡＳオンリー・リフ
レッシュによって、それｋｉｌｌ成するメモリセルのリ
フレッシュか行なわれるようにできる。

具体的には、上記しｔｉａ分回路と、その出力を受ける
ＭＯ８ＦＫＴＱｓ　とによって、王に設定される時間ｉ
、Ｄ＠ＲＡＭの内部回路をプリチャージするのに必要な
時間よシもわずかに長くなるように設定しておけばよめ
。このようにすれば、動作速度の遅いマイクロコンピュ
ータ等においては、ＲＡｓ信号がプリチャージレベルに
あるとき、上記ＰＧから信号φ口が出力され、動作速度
の速い大型計算機等においては、ＰＧから信号φ１が出
力されなくなる。

このように検出回路を設けておくことにより、本発明を
適用したＤ−８１Ｍをマイクロコンピュータ等の記ｔ１
装置に使う場合には、リフレッシュか自動的に行なわれ
、太番計算機の記憶装置に使う場合には、従来のものと
同様に使うことかできるようになる。この九め、本発明
を適用したＤ・ＲＡＭの適用範Ｓは非常に広いものであ
る。

この発明は、前記冥施ガに限定されない。

例えば、第６図において、リフレッシ！−＃ｌＩＪ作の
ためのパルスφＩは、期間ＴＩ、Ｔ、及びＴＩの間口−
レベルでおるよう表パルスであってもよい。

又は、期間ＴＩだけハイレベルとなるよう表パルヌであ
ってもよい。このようなパルスは、例えば上記発振回路
ＯＳＯのパルスφ１を用いて、所定の論理ゲート回路及
びカウンタ回路等により、期間丁番又はこれとともに期
間Ｔ６のＩ・イレベルへの変化を制限すること等により
形成で哀る。

さらに、第３図において、リフレッシュ動作の１＋！ 九めのカウンタ回路００Ｕ１！ＩＴは、２　　進、ｎｓ
として、カウンタｔｔｔ）ｎの前半だけりフレツシエ動
作を行なうようにするものであってもよい。

この場合、カウンタ回路の最上位ビット信号により、パ
ルスφ諺の発生を禁止するようにすればよい。これは、
ガえばメモリサイクルとＯＶａ係で必要以上にリフレッ
シュ動作が行なわれることによる消費ＷＬ流ｔ′削減で
きるという利点を生じさせる。

また、タイマー回路等で構成されたパルス幅検出回路を
設けて、長時間メモリ保持状態に入ったことを検出して
、上記リフレッシュ周期【切り換えるようにするもので
あってもよい。すなわち、４６図において、期間Ｔ　４
　　ｒ　Ｔ　＠　Ｑリフレッシュ動作を省略するように
タイミングを切夛換えるようにするものであってもよい
。この場合にも、必要以上にリフレッシュ動作が行なわ
れることによる消費電力の削減が図られる。

Ｄ−ＲＡＭのシステム構成は、種々変形できるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施Ｐ４を示すＤ−ＲＡＭのブ
ロック図、第２囚は、そのリード、ライト動作を説明す
る交めのタイミング図、第３図は、この発明に係る自動
リフレッシュ回路の一実施例を示すブロック図、第４図
、第５図は、それぞれ上記自動り７レツシ工回路の１１
部具体的−爽施例金示す回路図、第６図は、自動リフレ
ッシュ動作の−ＩＰＩｔ−示すタイミング図、第７図は
・、この発明を説明する交めの図である。 １・・・メモリアレイ、２・・・ロウアドレスバツ７ア
、３・・・ロウデコーダ、ドライブ（９）路、４・・・
カラムアドレスバッファ、５・・・カラムデコーダ、ド
ライブ回路、６・・・工１０マルチプレクサ回路、７・
・・センスアンプ、８・・・クロック発生回路、９・・
・リード／ライトクロック発生回路、ｌｏ・・・データ
人カパッファ回路、１１・・・データ出力バフフッ回路
、１２・・・自動リフレッシュ回路。 第　　３　　図 第　　４　　図 第　　５　図 第　　６　図

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給されるアドレスメトローブ信号の
   プリチャージレベルへの立ち上クタイミングに対して少
   なくとも内部回路のプリチャージに要する時間だけ連れ
   て起動され、上記アドレスメトローブ信号の立ち下〕に
   同期して停止され、メモリアクセス周期に対して所定の
   分割比に設定され九周期のパルスを形成するパルス発生
   回路と、上記パルスを受けてリフレッシュ動作に会費な
   りロックを発生するクロック発生回路と、リフレツシエ
   サイクルをカウントすることによって順次りフレッシュ
   アドレスを歩進させるアドレスカ９ンタとで構成された
   自動リフレッシュ回路を内蔵することを特徴とするダイ
   ナミック型ＭＯ８Ｒム麓。 ２、上記パルス発生回路は、外部端子から供給されるア
   ドレスメトローブ信号のプリチャージレベルへの立ち上
   クタイミングに対してそのパルス幅か少なくとも内Ｓ回
   路のプリチャージに費する時間以上のパルスであること
   を検出するパルス幅検出回路と、このパルス幅検出信号
   によってその起動、停止が制御される上記パルスを形成
   するパルス発娠回路とで構成されるものであることｔ％
   黴とする特許請求の範囲第１項記載のダイナミック型Ｍ
   Ｏ８ＲＡＭ０