JPH0253293A - ダイナミックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ダイナミックランダムアクセスメモリ（以下
、Ｄ　ＲＡ　Ｍと略称する〉などのダイナミックメモリ
に関する。

従来の技術 ＤＲＡＭは、スタティックランダムアクセスメモリに比
較してより少数の半導体素子によって単位記憶容量の記
憶回路を構成することができる。

したがって集積回路などによってメモリを構成する場合
には、同一の＠積度でスタティックランダムアクセスメ
モリよりも大容量のメモリを実現することができる。

しかしながらＤＲＡＭにおいては、いわゆるリフレッシ
ュ動作を行うことが必要である。すなわちＤＲＡＭでは
、記憶情報を電荷の形でメモリセルに保持しており、そ
のままでは蓄積された電荷がリーク電流などによって放
電して減少してしまう。このため電荷を増幅し、再びメ
モリセルに書込む作業を一定期間内に全メモリセルに対
して周期的に行う必要がある。このような動作は、リフ
レッシュなどと称されている。

従来から、ＤＲＡＭにおいては、−ａ的にＲＡＳオンリ
・リフレッシュと、ＣＡＳビフォアＲＡＳリフレッシュ
との２つの方式のリフレッシュが行われる。

ＲＡＳオンリ・リフレッシュを行う場合のリフレッシュ
に関連する構成は、第８図に示される。

第８図を参照して、制御回路く以下、ＣＰＵと略称する
）１はＤＲＡＭ７に対してデータの書込みまたは読出し
を行うとともに、ＤＲＡＭ７のリフレッシュ動作を制御
する。ＣＰＵ　１がＤＲＡＭ７に対してデータの書込み
または読出しを行う渇きには、書込みまたは読出しを行
うべきＤＲＡＭ７のアドレスを指定するためのアドレス
信号を出力する。リードライト／リフレッシュ判定回１
ｉ’８３は、ＣＰＵＩがアドレス信号を出力しているこ
とを検出し、アドレスマルチプレクサ５の導通態様の切
換制御を行う。

ＣＰＵＩからのアドレス信号は、行アドレス信号と列ア
ドレス信号とを含む。行アドレス信号はアドレスマルチ
プレクサ５を介してアドレスマルチプレクサ６に導出さ
れる。また列アドレス信号はアドレスマルチプレクサ６
に直接与えられる。

ＣＰＵＩは、アドレス信号を出力した後に、クロック発
生回路２を詞書して信号ＲＡＳをローレベルにする。こ
のとき信号ＣＡＳはハイレベルである。これによってア
ドレスマルチプレクサ６はアドレスマルチプレクサ５か
らの行アドレス信号をＤＲＡＭ７に出力する。

この後、ＣＰＵＩはクロック発生回路２を制御して信号
ＣＡＳをローレベルとする。これによってアドレスマル
チプレクサ６は、ＣＰ　Ｕ　１からの列アドレス信号を
ＤＲＡＭ７に出力する。このようにして行アドレス信号
および列アドレス信号が時分割されてＤＲＡＭ７に出力
される。これによって指定されたメモリセルに対してＣ
ＰＵＩとＤＲＡＭ７どの間でデータの入出力が行われる
。

このような回路構成において、リフレッシユ動作を行う
場合には、ＣＰＵ１はクロック発生回路２を制御して、
信号ＲＡＳをローレベルとする。

このとき信号ＣＡＳはハイレベルを保持するように制御
される。信号ＲＡＳは第９図（１）に示される。このと
きリードライト／リフレッシュ判定回路３は、ＣＰＵＩ
が入出力動作を行っていないことを判定し、リフレフシ
ュ用アドレスカウンタ４を能動化する。

また、このリードライト／リフレッシュ判定回路３はア
ドレスマルチプレクサ５に制御信号を出力する。これに
よってアドレスマルチプレクサ５は、リフレッシュ用ア
ドレスカウンタ４によって順次計数されている行アドレ
ス信号をアドレスマルチプレクサ６に導出する。アドレ
スマルチプレクサ６は、この行アドレス信号をＤＲＡＭ
７に出力する。ＤＲＡＭ７に入力されるアドレス信号は
、第９図〈２）に示されている。

このようにしてＤＲＡＭ７は、指定された行アドレスの
、メモリセルに対してリフレッシュ動作を行うことがで
きる。

しかしながらこのような方式では、リフレッシュすべき
メモリセルの行アドレスを指定するために、ＤＲＡＭ７
の外部にリフレッシュ用アドレスカウンタ４およびリー
ドライト／リフレッシュ判定回路３などが必要であり、
ＤＲＡＭ７の制御に必要な回路構成がむやみに複雑化す
る。

一方、ＣＡＳビフォアＲＡＳリフレッシュ方式における
リフレッシュ方式に関連する構成は第１０図に示される
。この方式では、リフレッシュ動作を行うにあたってＣ
ＰＵＩＩはクロック発生回路１２を制御し、信号ＣＡＳ
をローレベルにし、次に信号ＲＡＳをローレベルとする
。信号ＲＡＳは第１１図（１）に示され、信号ＣＡＳは
第１１図（２）に示されている。

このような信号ＲＡＳ、ＣＡＳは、ＤＲＡＭＩ５に内蔵
されたリードライト／リフレッシュ判定回路１６に与え
られる。これによってリードライト／リフレッシュ判定
回路１６は、アドレスマルチプレクサ１８を、ＤＲＡＭ
１５に内蔵されるすフレッシュ用アドレスカウンタ１７
からの行アドレス信号を導出するように切換える。

リフレッシュ動作を行うにあたっては、リフレッシュ用
アドレスカウンタ１７からの行アドレス信号によって指
定される全列アドレスのメモリセルのデータに対して、
再書込みが行われ、リフレッシュ動作が行われる。

アドレスマルチプレクサ１４は、ＣＰＵＩＩからのアド
レス信号に含まれる行アドレス信号と列アドレス信号と
を時分割して、ＤＲＡ、Ｍ２Ｓに内蔵されるアドレスマ
ルチプレクサ１８に出力する。

このような回路構成においては、リフレッシュ用アドレ
スカウンタ１７とアドレスマルチプレクサ１８とがＤＲ
ＡＭ１５に内蔵されており、外部の回路構成が簡単化さ
れている。

しかしながらＣＰＵＩＩがＤＲＡＭ１５をアクセスして
いないとききに、第１１図示のタイミングで信号ＲＡＳ
、ＣＡＳを出力する必要があり、クロック発生回路１２
の構成は複雑化してしまう。

また外部構成グ）１つとしてリードライト／リフレッシ
ュ判定回路１３が必要であり、さらにＤＲＡＭ１５の内
部にもアクセスマルチプレクサ１８の切換えを制御する
ために、リードライト／リフレッシュ判定回路１６を設
けなければならず、構成に無駄がある。

発明が解決しようとする課題 したがって本発明の目的は、繁雑なリフレッシュ動作を
行うにあたって、その外部に必要な回路構成を簡単化す
ることができ、利便性を向上したダイナミックメモリを
提供することである。

課題を解決するための手段 本発明は、行アドレスおよび列アドレスによって特定さ
れる複数のメモリセルを有し、外部からの制（卸信号が
入力されるダイナミックメモリにおいて、 外部からのクロック信号に基づいて了め定める特定期間
毎のタイミング信号を出力するタイミング信号発生手段
と、 前記タイミング信号発生手段からのタイミング信号およ
び前記制御信号に応答し、リフレッシュ動作可能である
ときにリフレッシュ信号を出力するリフレッシュ判定手
段と、 前記リフレッシュ信号に基づいてメモリセルの行アドレ
スまたは列アドレスグ］いずれか一方アドレスを順次指
定するためのアドレス指定手段とを含み、 リフレッシュ動（％を行うにあたってアドレス指定手段
によって順次指定される前記一方アドレスのメモリセル
をリフレッシュするようにしたことを特徴とするダイナ
ミンクメモリである。

牛用 本発明に従うダイナミックメモリにおいて、タイミング
信号発生手段は、外部からのクロック信号に基づいて予
め定める特定期間毎のタイミング信号を発生する。リフ
レッシュ判定手段はこのタイミング信号および外部から
の制御信号に基づいてリフレッシュ動作可能であるとき
にリフレッシュ信号を出力する。このリフレッシュ信号
に基づいてアドレス指定手段によって順序指定される行
アドレスおよび列アドレスのいずれか一方アドレスのメ
モリセルに対してリフレッシュ動作が行われる。したが
って外部からのりフレッシュ動作に関連する信号を入力
することなくリフレッシュ動作を自発的に行うことがで
きる。

実施例 第１図は、本発明の一実施例のダイナミックメモリであ
るＤＲＡＭ２４の構成を示すブロック図である。第１図
を参照して、Ｄ　ＲＡ　Ｍ　２４は、タイミング信号発
生手段であるタイミング信号発生回路３５と、リフレッ
シュ判定手段であるリードライト／リノレンシュ判定回
路３６と、アドレス指定手段であるリフレッシュ用アド
レスカウンタ２６と、メモリセル・アレイ３２と、セン
スアンプ３４とを含んで構成される。

制御回路（以下、ＣＰＵという）２１は、このＤ　ＲＡ
　Ｍ　２４に対してデータの書込みまたは読出しを行う
。ＣＰｔＪ２１がＤＲＡＭ２４にデータの書込みを行う
にあたっては、このＣＰＵ２１はＤＲＡＭ２４のアドレ
スを指定するためのアドレス信号ＡＤＯをアドレスマル
チプレクサ２３に導出する、この後、ＣＰＵ２１はクロ
ック発生回路２２を制御して、信号ＲＡＳをローレベル
とする。

このときクロック発生回路２２はアドレスマルチプレク
サ２３に切換信号を出力する。これによってアドレスマ
ルチプレクサ２３は、行アドレス信号ＡＤＩおよび列ア
ドレス信号ＡＤ２からなるアドレス信号ＡＤＯに含まれ
る行アドレス信号ＡＤ１をＤＲＡＭ２４のアドレスマル
チプレクサ２７に出力する。

アドレスマルチプレクサ２７は、後述するリフレッシュ
用アドレスカウンタ２６からの行アドレス信号ＡＤ３と
、アドレスマルチプレクサ２３からの行アドレス信号Ａ
ＤＩとを切換えて、行アドレス信号ＡＤ４として行アド
レスデコーダ２８に出力する。またこのアドレスマルチ
プレクサ２７は、アドレスマルチプレクサ２３からの列
アドレス信号ＡＤ２を列アドレス信号ＡＤ５として列ア
ドレスバッファ２つに出力する。データの書込みを行う
にあたっては、アドレスマルチプレクサ２７は最初にア
ドレスマルチプレクサ２３からの行アドレス信号ＡＤ１
を行アドレスバッファ２８に導出する。

また信号ＲＡＳがローレベルになると、クロック発生回
路３７は、行アドレスバッファ２８および行アドレスデ
コーダ３０にタイミング信号を出力し、これによって行
アドレスバッファ２８からの行アドレス信号ＡＤ４が行
アドレスデコーダ３０によってデコードされる。

次にクロック発生回路２２からの信号ＣＡＳがローレベ
ルになると、アドレスマルチプレクサ２３はアドレス信
号ＡＤＯに含まれる列アドレス信号ＡＤ２をアドレスマ
ルチプレクサ２７に導出する。この列アドレス信号ＡＤ
２は、列アドレス信号ＡＤ５として列アドレスバッファ
２つに与えられる。

論理和回路３８の一方の入力部には信号ＣＡＳが反転さ
れて入力され、この信号ＣＡＳがローレベルであり、ク
ロック発生回路３７からの信号がハイレベルであるとき
に、論理和図ｉ％３８はハイレベルとなる信号をクロッ
ク発生回路３つに導出する。これによってクロック発生
回路３つは能動化され、列アドレスバッファ２つおよび
列アドレスデコード３１にタイミング信号を導出する。

このタイミング信号に基づいて列アドレスバッファ２つ
に記憶される列アドレス信号ＡＤ５が列アドレスデコー
ダ３１によってデコードされる。

このとき　ＣＰＵ２１からはアドレス信号ＡＤＯによっ
て指定されるアドレスに書込むデータＤＡＴＡが出力さ
れている。なお、データの書込みにあたって信号ＷＥは
ローレベルとなっている。

これによってＣＰＵ２１からのデータＤＡＴＡは、入出
力バッファ４１に与えられ、クロック発生回路３つから
の信号に基づいて書込クロック発生回路４０が能動化さ
れる。書込クロック発生回路４０からのタイミング信号
に基づいて人出力バツファ４１からは、ＣＰＵ２１から
のデータＤＡＴＡが入出力ゲート３３に出力される。

メモリセル・アレイ３２付近の構成は、第２図に示され
る。メモリセル・アレイ３２は、複数のメモリセル５０
およびダミーセル５１から構成され、このメモリセル５
０によって１ビツトのデータが記憶される。入出力ゲー
ト３３は、列アドレスデコーダからの複数のラインに個
別的に対応する一対のスイッチング素子を含んで構成さ
れる。

この入出力ゲート３３においては、列アドレスデコーダ
３１にデコードされている列アドレス信号ＡＤ５に基づ
いて１本のラインがハイレベルとなり、そのラインに対
応する一対スイツチング素子が導通状態とされる。

また行アドレスデコーダ３０にデコードされている行ア
ドレス信号ＡＤ４に基づいて選択されているラインにお
けるメモリセル５０は、第３図に示されるように、その
スイッチング素子が導通状態とされる。したがって、人
出力バツファ４１からのデータＤＡＴＡに基づいて選択
されているアドレスのメモリセル５０に含まれるコンデ
ンサＣへの充電が行われる。

このようにしてＤＲＡＭ２４／＼の所定のアドレスへの
データＤＡＴＡの書込みが行われる。

なお、ダミーセル５１は、第４図に示されるように放電
用のスイッチング素子を含んで構成され、信号φｐをハ
イレベルにすることによって、プリチャージ期間に接続
点Ａを接地レベルとする。

ＤＲＡＭ２４のデータＤＡＴＡをＣＰＵ２１が読出す場
きには、前述したＤＲＡＭ２４へのデータＤ　Ａ、　Ｔ
　Ａの書込みと同様にアドレスの指定が行われる。ただ
し、ＣＰＵ２１からはデータＤＡＴＡは出力されず、信
号ＷＥはハイレベルのままである。メモリセルアレイ３
２において、行アドレスデコーダ３０および列アドレス
デコーダ３１によって指定されたメモリセル５０のデー
タは、入出力ゲート３３を介して人出力バッファ４１に
与えられる。人出力バッファ４１からのデータＤＡＴＡ
は、Ｃ，ＰＵ２１によって読出される。

このようにＤＲＡＭ２４においては、そのメモリセル５
０はコンデンサＣを含んでおり、データＤＡＴＡをこの
コンデンサＣに充電された電荷として保持する。したが
ってこのような状態では、充電された電荷がリーク＠流
などによって放電される。このためＤＲＡＭ２４におい
ては、一定期間内たとえば十数μ秒程度の期間内に全メ
モリセル５０に対して周期的に再充電を行い、いわゆる
リフレッシュ動作を行う必要がある。

またＤＲＡＭ２４には、リフレッシュ動作に関連して、
リフレッシュ動作を行うべき行アドレスを指定するため
のリフレッシュ用アドレスカウンタ２６と、リフレッシ
ュ動作を開始するためのタイミング信号発生回路３５と
、リフレッシュ動（？可能なときにリフレッシュ信号Ｓ
１を出力するリードライト／リフレッシュ判定回路３６
とが設けられる。

以下、ＤＲＡＭ２４におけるリフレッシュ動（ヤを説明
する。タイミング信号発生回路３５は、たとえば分周器
またはカウンタなどを含んで構成され、第５図に示され
るように、入力されたクロック信号に基づいてリフレッ
シュサイクル期間Ｔ１を周期とし、リフレッシュ期間Ｔ
２だけハイレベルとなるタイミング信号ＲＦＳを、リー
ドライト／リフレッシュ判定回路３６に出力する。リー
ドライト／リフレッシュ判定回路３６は、第６図く１）
〜第６図（３）に示されるように信号ＲＡＳおよび信号
ｃ　Ａ　Ｓがハイレベルであるときにタイミング信号Ｒ
Ｉ”Ｓが立上った渇きには、このタイミング信号ＲＦＳ
を信号Ｓ１として出力する。こグ）とき行アドレスバッ
ファ２８に入力される行アドレス信号Ａ［）４は第６図
（４）に示される。

また第７図く１）〜第７図（３）に示されるよくとも一
方がローレベルであるときにタイミング信号ＲＦＳが立
上った渇きには、リードライト／リフレッシュ判定回路
３６は信号ＲＡＳおよび信号ＣＡ　Ｓの双方がハイレベ
ルとなるのを待ってリフレッシュ期間Ｔ２だけハイレベ
ルとなる信号Ｓ１を出力する。信号Ｓ１は第７図（４）
に示される。信号Ｓ１はリフレッシュ用アドレスカウン
タ２６に与えられ、このリフレッシュ用アドレスカウン
タ２６を能動化する。行アドレス信号ＡＤ４は第７図（
５）に示されるとおりである。

またアドレスマルチプレクサ２７は、この信号Ｓ１がハ
イレベルのときにはりフレンシュ用アドレスカウンタ２
６からの計数値すなわち行アドレス信号ＡＤ３を行アド
レス信号ＡＤ４として行アドレスバッファ２８に導出す
る。信号Ｓ１は行アドレスバッファ２８および行アドレ
スデコーダ３０にも導出されており、これによって行ア
ドレスバッファ２８に記憶される行アドレス信号ＡＤ３
は、行アドレスデコーダ３０にデコードされる。

このようにして行アドレスデコーダ３０は、リフレッシ
ュ用アドレスカウンタ２６の計数値に基づいて順次行ア
ドレスを指定してゆく。

センスアンア３４は、行アドレスデコーダ３０によって
選択されている全列アドレスのメモリセル５０のデータ
を読出し、増幅して再度書込む。

これによってその行アドレスのメモリセル５０は再充電
され、Ｄ　ＲＡ　Ｍ　２４においてリフレッシュ動作が
行われる。

このように本実施例において、タイミング信号発生回路
３５およびリフレッシュ用アドレスカウンタ２６などを
内蔵しているので、外部からりフレッシュサイクル期間
Ｔ１毎にリフレッシュ動作を行わせるための信号を作成
して与える必要がなく、外部構成が格段に簡単化される
。

本実施例においては、第２図示されたビット構成を有す
るＤＲＡＭ２４について説明したけれども、他のビット
構成を有するＤＲＡＭについて本発明を実施することも
できる。

発明の詳細 な説明したように本発明によれば、リフレッシュ動作に
間する信号をダイナミックメモリに与える必要がないの
で、ダイナミックメモリ周辺の回路構成を格段に簡単化
することができ、ダイナミ・ンクメモリを使用するにあ
たって、その利便性が向上される。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＲＡＭ２４の構成を示す
ブロック図、第２図はＤＲＡＭ２４のメモリセル・アレ
イ３２付近の構成を示す図、第３図はメモリセル・アレ
イ３２を構成するメモリセル５０の回路構成を示す図、
第４図はメモリセル・アレイ３２のダミーセル５１の回
路構成を示す図、第５図はＤＲＡＭ２４のタイミング信
号発生回路３５から出力されるタイミング信号ＲＦＳの
波形図、第６図および第７図はＤＲＡＭ２４のリフレッ
シュ動１ヤを説明するためのタイミングチャート、第８
図はｂＹ来技術のＤＲＡＭ７のリフレッシュ動作に関連
する構成を示すブロック図、第９図はＤＲＡ　Ｍ　７に
おけるリフレッシュ動作を説明するためのタイミングチ
ャート、第１０図は他の従来技術のＤＲＡＭ’１５のリ
フレッシュ動作に関連する構成を示すブロック図、第１
１［２ＩはＤ　ＲＡ　Ｍ　１５におけるリフレッシュ動
作を説明するためのタイミングチャートである。 ２１・・・制御回路、２２，３７．３９・・・クロック
発生回路、２６・・リフレッシュ用アドレスカウンタ、
３２・・・メモリセル・アレイ、３４・・・センスアン
プ、３５・・・タイミング信号発生回路、３６・・・リ
ードライト／リフレッシュ判定回路 代理人　　弁理士　画数　圭一部 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 行アドレスおよび列アドレスによって特定される複数の
   メモリセルを有し、外部からの制御信号が入力されるダ
   イナミックメモリにおいて、外部からのクロック信号に
   基づいて予め定める特定期間毎のタイミング信号を出力
   するタイミング信号発生手段と、 前記タイミング信号発生手段からのタイミング信号およ
   び前記制御信号に応答し、リフレッシュ動作可能である
   ときにリフレッシュ信号を出力するリフレッシュ判定手
   段と、 前記リフレッシュ信号に基づいてメモリセルの行アドレ
   スまたは列アドレスのいずれか一方アドレスを順次指定
   するためのアドレス指定手段とを含み、 リフレッシュ動作を行うにあたってアドレス指定手段に
   よって順次指定される前記一方アドレスのメモリセルを
   リフレッシュするようにしたことを特徴とするダイナミ
   ックメモリ。