JP2870975B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JP2870975B2 JP2870975B2 JP2112845A JP11284590A JP2870975B2 JP 2870975 B2 JP2870975 B2 JP 2870975B2 JP 2112845 A JP2112845 A JP 2112845A JP 11284590 A JP11284590 A JP 11284590A JP 2870975 B2 JP2870975 B2 JP 2870975B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- signal
- dynamic ram
- address
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、機能試験時に使用される特定の書込モード
を備えたダイナミックRAMに関する。
を備えたダイナミックRAMに関する。
［従来の技術］ ダイナミックRAMでは、一般にアドレス情報をロウア
ドレスストローブ信号（以下、▲▼信号と呼ぶ）
とコラムアドレスストローブ信号（以下、▲▼と
呼ぶ）とによって時分割入力することにより、アドレス
端子数を削減するようにしている。
ドレスストローブ信号（以下、▲▼信号と呼ぶ）
とコラムアドレスストローブ信号（以下、▲▼と
呼ぶ）とによって時分割入力することにより、アドレス
端子数を削減するようにしている。
第８図は従来のダイナミックRAMの構成を示すブロッ
ク図である。
ク図である。
アドレスAiは、コラムアドレスバッファ１及びロウア
ドレスバッファ２によって増幅され、コラムアドレスYi
及びロウアドレスXiとして夫々コラムデコーダ３及びロ
ウデコーダ４に供給される。ロウデコーダ４はワード線
を選択し、コラムデコーダ３はコラムスイッチ６の１つ
のスイッチを選択する。これにより、セルアレイ５の１
つのセルが選択され、その情報がセンスアンプ７を介し
てリード・ライトされるようになっている。
ドレスバッファ２によって増幅され、コラムアドレスYi
及びロウアドレスXiとして夫々コラムデコーダ３及びロ
ウデコーダ４に供給される。ロウデコーダ４はワード線
を選択し、コラムデコーダ３はコラムスイッチ６の１つ
のスイッチを選択する。これにより、セルアレイ５の１
つのセルが選択され、その情報がセンスアンプ７を介し
てリード・ライトされるようになっている。
従って、例えば１語１ビットのダイナミックRAMの場
合、１回の書込サイクルでは、１ビットしか書き込むこ
とができない。
合、１回の書込サイクルでは、１ビットしか書き込むこ
とができない。
［発明が解決しようとする課題］ ところで、この種のダイナミックRAMでは、出荷前に
種々の機能検査が行なわれるが、ダイナミックRAMの高
集積化に伴って、この機能検査に費やす時間が増大して
いるという問題点がある。
種々の機能検査が行なわれるが、ダイナミックRAMの高
集積化に伴って、この機能検査に費やす時間が増大して
いるという問題点がある。
例えば、ライトディスターブホールドテストは、一つ
のワード線を連続して選択して再書込動作を行ない、そ
の際のノイズによって近隣セルのデータ保持時間を悪化
させることにより、ホールド不良の製品を排除すること
を目的としてなされている。1MビットDRAMの場合、512
本のワード線を備え、そのデータ保持時間の規格値が8m
sであるから、１回の書込動作に必要な時間は約４秒に
もなる。また、通常は、セル情報のＨレベルとＬレベル
の両方についてこのテストを行なうので、テスト時間は
約８秒かかってしまう。
のワード線を連続して選択して再書込動作を行ない、そ
の際のノイズによって近隣セルのデータ保持時間を悪化
させることにより、ホールド不良の製品を排除すること
を目的としてなされている。1MビットDRAMの場合、512
本のワード線を備え、そのデータ保持時間の規格値が8m
sであるから、１回の書込動作に必要な時間は約４秒に
もなる。また、通常は、セル情報のＨレベルとＬレベル
の両方についてこのテストを行なうので、テスト時間は
約８秒かかってしまう。
しかも、セル情報の配置のパターンによって、ライト
ディスターブホールドテストの結果が左右されるので、
配置が違うテストを3,4回行なう必要があり、全テスト
時間は更に長く、30秒近くにもなってしまう。従って、
これがダイナミックRAMのコストを引き上げる要因とな
っている。
ディスターブホールドテストの結果が左右されるので、
配置が違うテストを3,4回行なう必要があり、全テスト
時間は更に長く、30秒近くにもなってしまう。従って、
これがダイナミックRAMのコストを引き上げる要因とな
っている。
そこで、同時に複数のワード線を選択するテストモー
ドを有するダイナミックRAMも提案されているが、この
場合、選択の組合せが予め決まっているので、限られた
セル配置のパターンにしか使用することができない。
ドを有するダイナミックRAMも提案されているが、この
場合、選択の組合せが予め決まっているので、限られた
セル配置のパターンにしか使用することができない。
本発明はかかる問題点に鑑みてなされたものであっ
て、任意のテストパターンを短時間に書き込むことがで
き、もってテスト時間の短縮を図ることができるダイナ
ミックRAMを提供することを目的とする。
て、任意のテストパターンを短時間に書き込むことがで
き、もってテスト時間の短縮を図ることができるダイナ
ミックRAMを提供することを目的とする。
［課題を解決するための手段］ 本発明に係るダイナミックRAMは、データを記憶する
セルアレイと、ロウアドレスに基づいて前記セルアレイ
のワード線を選択すると共に領域書込サイクルモード時
には一度選択されたワード線の選択状態を前記領域書込
サイクルモードが終了するまで保持するロウデコーダ
と、コラムアドレスに基づいて前記セルアレイのコラム
スイッチを選択すると共に前記領域書込サイクルモード
時には前記ロウアドレスをコラムアドレスとして取り込
むコラムデコーダとを有することを特徴とする。
セルアレイと、ロウアドレスに基づいて前記セルアレイ
のワード線を選択すると共に領域書込サイクルモード時
には一度選択されたワード線の選択状態を前記領域書込
サイクルモードが終了するまで保持するロウデコーダ
と、コラムアドレスに基づいて前記セルアレイのコラム
スイッチを選択すると共に前記領域書込サイクルモード
時には前記ロウアドレスをコラムアドレスとして取り込
むコラムデコーダとを有することを特徴とする。
［作用］ 本発明によれば、領域書込サイクルモードでロウアド
レスによって選択されたワード線が順次選択状態のまま
保持されていくので、任意のワード線を順次指定してい
くことにより、複数のワード線をアクティブ状態にする
ことが可能である。また、この選択の際に与えられるロ
ウアドレスは、コラムアドレスとしてコラムデコーダに
も与えられているので、上記ワード線の選択と同時にコ
ラムスイッチの選択も順次行なうことができる。この結
果、データの書込時間を大幅に短縮することができ、機
能試験の短縮化、ひいては製品のコスト低減を図ること
ができる。
レスによって選択されたワード線が順次選択状態のまま
保持されていくので、任意のワード線を順次指定してい
くことにより、複数のワード線をアクティブ状態にする
ことが可能である。また、この選択の際に与えられるロ
ウアドレスは、コラムアドレスとしてコラムデコーダに
も与えられているので、上記ワード線の選択と同時にコ
ラムスイッチの選択も順次行なうことができる。この結
果、データの書込時間を大幅に短縮することができ、機
能試験の短縮化、ひいては製品のコスト低減を図ること
ができる。
［実施例］ 以下、添付の図面を参照して、本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の第１の実施例に係るダイナミックRA
Mの構成を示すブロック図である。
Mの構成を示すブロック図である。
アドレスADは、コラムアドレスバッファ11及びロウア
ドレスバッファ12によって増幅され、コラムアドレスY
AD及びロウアドレスXADとして夫々コラムデコーダ14及
びロウデコーダ15に供給されている。また、このダイナ
ミックRAMには、モード判定回路13が設けられている。
このモード判定回路13は、▲▼信号、▲▼
信号及び▲▼（ライトネーブル）信号の各タイミン
グに基づいて領域書込サイクルモードを示すMO信号を出
力する。このMO信号は、コラムアドレスバッファ11とロ
ウデコーダ15とに供給されている。コラムアドレスバッ
ファ11は、MO信号を入力すると、ロウアドレスバッファ
12からのロウアドレスXADをコラムアドレスYADとして入
力する。
ドレスバッファ12によって増幅され、コラムアドレスY
AD及びロウアドレスXADとして夫々コラムデコーダ14及
びロウデコーダ15に供給されている。また、このダイナ
ミックRAMには、モード判定回路13が設けられている。
このモード判定回路13は、▲▼信号、▲▼
信号及び▲▼（ライトネーブル）信号の各タイミン
グに基づいて領域書込サイクルモードを示すMO信号を出
力する。このMO信号は、コラムアドレスバッファ11とロ
ウデコーダ15とに供給されている。コラムアドレスバッ
ファ11は、MO信号を入力すると、ロウアドレスバッファ
12からのロウアドレスXADをコラムアドレスYADとして入
力する。
ロウデコーダ15はロウアドレスXADに従ってワード線
を選択する。また、このロウデコーダ15は、MO信号がア
クティブのときに、一度選択されたワード線の選択状態
をリセットしないように動作する。コラムデコーダ３は
コラムアドレスYADに従ってコラムスイッチ17の１つの
スイッチを選択する。これにより、セルアレイ16の１つ
のセルが選択され、その情報がセンスアンプ18を介して
リード・ライトされるようになっている。
を選択する。また、このロウデコーダ15は、MO信号がア
クティブのときに、一度選択されたワード線の選択状態
をリセットしないように動作する。コラムデコーダ３は
コラムアドレスYADに従ってコラムスイッチ17の１つの
スイッチを選択する。これにより、セルアレイ16の１つ
のセルが選択され、その情報がセンスアンプ18を介して
リード・ライトされるようになっている。
次に上記のように構成された本実施例に係るダイナミ
ックRAMの動作について説明する。
ックRAMの動作について説明する。
第３図は領域書込サイクルを開始させるためのタイミ
ングを示すタイミング図である。
ングを示すタイミング図である。
この図に示すように、書込又は読出サイクル終了後、
▲▼信号がＬレベルのまま、▲▼信号が先
に立上がり、その後、▲▼信号が立ち下がったと
きに、▲▼信号がＬレベルのままであれば、モード
判定回路13がMO信号をＨレベルに立ち上げ、領域書込サ
イクルに入る。
▲▼信号がＬレベルのまま、▲▼信号が先
に立上がり、その後、▲▼信号が立ち下がったと
きに、▲▼信号がＬレベルのままであれば、モード
判定回路13がMO信号をＨレベルに立ち上げ、領域書込サ
イクルに入る。
また、第４図は通常のヒドンリフレッシュサイクルを
開始させるためのタイミングを示すタイミング図であ
る。
開始させるためのタイミングを示すタイミング図であ
る。
この図に示すように、書込又は読出サイクル終了後、
▲▼信号がＬレベルのまま、▲▼信号が先
に立上がり、その後、▲▼信号が立ち下がったと
きに、▲▼信号がＨレベルであれば、▲▼オ
ンリリフレッシュが行なわれる。
▲▼信号がＬレベルのまま、▲▼信号が先
に立上がり、その後、▲▼信号が立ち下がったと
きに、▲▼信号がＨレベルであれば、▲▼オ
ンリリフレッシュが行なわれる。
次に、具体例をあげて上記領域書込サイクルモードの
動作を説明する。
動作を説明する。
第２図はセル情報の一例を示す図である。即ち、い
ま、セルアレイ16における３本のワード線W1,W2,W3に夫
々接続されたセルC11,C12,C13、セルC21,C22,C23及びセ
ルC31,C32,C33に“1"レベルが保持されているとする。
これらのセルのうち、セルC11,C21,C31、セルC12,C22,C
23及びセルC13,C23,C33の情報は、夫々センスアンプS
A1,SA2,SA3によって増幅され、コラムスイッチ17のスイ
ッチYSW1,YSW2,YSW3によって選択されるようになってい
る。
ま、セルアレイ16における３本のワード線W1,W2,W3に夫
々接続されたセルC11,C12,C13、セルC21,C22,C23及びセ
ルC31,C32,C33に“1"レベルが保持されているとする。
これらのセルのうち、セルC11,C21,C31、セルC12,C22,C
23及びセルC13,C23,C33の情報は、夫々センスアンプS
A1,SA2,SA3によって増幅され、コラムスイッチ17のスイ
ッチYSW1,YSW2,YSW3によって選択されるようになってい
る。
第５図は、これらの９つのセルを３サイクルで全てＨ
レベルからＬレベルと書き替える場合の動作を示すタイ
ミング図である。
レベルからＬレベルと書き替える場合の動作を示すタイ
ミング図である。
MO信号がＨレベルになると、コラムアドレスバッファ
11は、ロウアドレスXADを取り込み、これをコラムアド
レスYADとしてコラムデコーダ14に出力する。従って、
以後は、▲▼信号が入力される毎にコラムデコー
ダ14とロウデコーダ15とには、同一のアドレスYAD,XAD
が与えられることになる。また、ロウデコーダ15は、MO
信号がＨレベルの間は、選択されたワードの選択状態が
リセットされないように動作をする。
11は、ロウアドレスXADを取り込み、これをコラムアド
レスYADとしてコラムデコーダ14に出力する。従って、
以後は、▲▼信号が入力される毎にコラムデコー
ダ14とロウデコーダ15とには、同一のアドレスYAD,XAD
が与えられることになる。また、ロウデコーダ15は、MO
信号がＨレベルの間は、選択されたワードの選択状態が
リセットされないように動作をする。
従って、先ずワード線W1が選択され、続いてスイッチ
YSW1が選択されると、セルC11の情報が“0"に書き換え
られる。続いてワード線W2が選択されるが、このときワ
ード線W1も選択されたままになっている。ワード線W2の
選択によって、セルC21の情報が“0"に書き換えられ
る。続いてスイッチYSW2が選択されると、セルC12,C22
の情報が“0"に書き換えられる。次にワード線W3が選択
されるが、このときワード線W1,W2も選択されたままに
なっている。ワード線W3の選択によって、セルC31,C32
の情報が“0"に書き換えられる。更に、スイッチYSW3の
選択によって、セルC13,C23,C33の情報が“0"に書き換
えられる。
YSW1が選択されると、セルC11の情報が“0"に書き換え
られる。続いてワード線W2が選択されるが、このときワ
ード線W1も選択されたままになっている。ワード線W2の
選択によって、セルC21の情報が“0"に書き換えられ
る。続いてスイッチYSW2が選択されると、セルC12,C22
の情報が“0"に書き換えられる。次にワード線W3が選択
されるが、このときワード線W1,W2も選択されたままに
なっている。ワード線W3の選択によって、セルC31,C32
の情報が“0"に書き換えられる。更に、スイッチYSW3の
選択によって、セルC13,C23,C33の情報が“0"に書き換
えられる。
このように、この実施例によれば、９つのセルを３サ
イクルで極めて短時間に書き換えることができる。
イクルで極めて短時間に書き換えることができる。
第６図は、本実施例のダイナミックRAMを使用してメ
モリセル16にチェッカーボードパターンを書き込む例を
説明するための図である。
モリセル16にチェッカーボードパターンを書き込む例を
説明するための図である。
先ず、同図（ａ）に示すように、メモリセル16の全セ
ルに“0"を書き込む。次に、奇数アドレスのみを選択
し、“1"を書き込んでいく。そして最後に偶数アドレス
のみを選択し、“1"を書き込んでいく。
ルに“0"を書き込む。次に、奇数アドレスのみを選択
し、“1"を書き込んでいく。そして最後に偶数アドレス
のみを選択し、“1"を書き込んでいく。
このように、本実施例によれば、複雑なパターンにつ
いても、ｎ×ｎのメモリセルに対し、ｎの数倍の回数で
データの書込を行なうことでき、機能試験時の書込時間
を従来と比べて大幅に短縮することができる。例えば1M
ビットのダイナミックRAMの場合、512本のワード線を順
次アクティブにしていくことにより、単純な書込及び読
出を行なう機能試験では、従来の約半分の時間で試験を
終了することができる。また、ライトディスターブホー
ルドテストにおいては、512本のワード線のうち、偶数
部分を全て“1"にして、奇数部分のテストを行なえば、
試験時間は従来の約256分の１に短縮することができ
る。
いても、ｎ×ｎのメモリセルに対し、ｎの数倍の回数で
データの書込を行なうことでき、機能試験時の書込時間
を従来と比べて大幅に短縮することができる。例えば1M
ビットのダイナミックRAMの場合、512本のワード線を順
次アクティブにしていくことにより、単純な書込及び読
出を行なう機能試験では、従来の約半分の時間で試験を
終了することができる。また、ライトディスターブホー
ルドテストにおいては、512本のワード線のうち、偶数
部分を全て“1"にして、奇数部分のテストを行なえば、
試験時間は従来の約256分の１に短縮することができ
る。
なお、ここでは、領域書込サイクルモードの判定を、
▲▼，▲▼及び▲▼のタイミングを利
用して行なっているが、単に▲▼信号のスーパーボ
ルテージを検出することによって領域書込サイクルモー
ドに入るようにしてもよい。
▲▼，▲▼及び▲▼のタイミングを利
用して行なっているが、単に▲▼信号のスーパーボ
ルテージを検出することによって領域書込サイクルモー
ドに入るようにしてもよい。
第７図は本発明の第２の実施例に係るダイナミックRA
Mの構成を示すブロック図である。
Mの構成を示すブロック図である。
この実施例では、モード判定回路23にアドレスADを入
力し、ある決まったアドレスがスーパーボルテージにな
ったときに、MO2信号をアクティブにするようにしてい
る。また、この実施例では、CBRアドレスカウンタ21が
設けられており、MO2信号がアクティブになったときに
は、このCBRアドレスカウンタ21からのカウンタ出力CBR
ADがロウアドレスバッファ22を介してロウデコーダ15及
びコラムデコーダ14に与えられるようになっている。
力し、ある決まったアドレスがスーパーボルテージにな
ったときに、MO2信号をアクティブにするようにしてい
る。また、この実施例では、CBRアドレスカウンタ21が
設けられており、MO2信号がアクティブになったときに
は、このCBRアドレスカウンタ21からのカウンタ出力CBR
ADがロウアドレスバッファ22を介してロウデコーダ15及
びコラムデコーダ14に与えられるようになっている。
この実施例によれば、セルアレイ16の全面に同じデー
タを書き込むときに、アドレスをスーパーボルテージに
すればよく、アドレスADを外部から与える必要がないと
という利点がある。
タを書き込むときに、アドレスをスーパーボルテージに
すればよく、アドレスADを外部から与える必要がないと
という利点がある。
［発明の効果］ 以上説明したように、本発明によれば、領域書込サイ
クルモードでロウアドレスによって選択されたワード線
が順次選択状態のまま保持されていくので、複数のワー
ド線をアクティブ状態にすることが可能である。また、
この選択の際に与えられるロウアドレスは、コラムアド
レスとしてコラムデコーダにも与えられているので、上
記ワード線の選択と同時にコラムスイッチの選択も順次
行なうことができる。この結果、データの書込時間を大
幅に短縮することができ、機能試験の短縮化、ひいては
製品のコスト低減を図ることができる。
クルモードでロウアドレスによって選択されたワード線
が順次選択状態のまま保持されていくので、複数のワー
ド線をアクティブ状態にすることが可能である。また、
この選択の際に与えられるロウアドレスは、コラムアド
レスとしてコラムデコーダにも与えられているので、上
記ワード線の選択と同時にコラムスイッチの選択も順次
行なうことができる。この結果、データの書込時間を大
幅に短縮することができ、機能試験の短縮化、ひいては
製品のコスト低減を図ることができる。
第１図は本発明の第１の実施例に係るダイナミックRAM
のブロック図、第２図は同RAMの一部の詳細構成を示す
ブロック図、第３図は同RAMにおける領域書込サイクル
の検出タイミングを示すタイミング図、第４図は同RAM
におけるヒドンリフレッシュサイクルの検出タイミング
を示すタイミング図、第５図は同RAMの領域書込サイク
ル時の動作を示すタイミング図、第６図は同RAMを使用
してチェッカーボードパターンを書込む手順を説明する
ための模式図、第７図は本発明の第２の実施例に係るダ
イナミックRAMのブロック図、第８図は従来のダイナミ
ックRAMのブロック図である。 1,11;コラムアドレスバッファ、2,12,22;ロウアドレス
バッファ、3,14;コラムデコーダ、4,15;ロウデコーダ、
5,16;セルアレイ、6,17;コラムスイッチ、7,18;センス
アンプ、13,23;モード判定回路、21;CBRアドレスカウン
タ
のブロック図、第２図は同RAMの一部の詳細構成を示す
ブロック図、第３図は同RAMにおける領域書込サイクル
の検出タイミングを示すタイミング図、第４図は同RAM
におけるヒドンリフレッシュサイクルの検出タイミング
を示すタイミング図、第５図は同RAMの領域書込サイク
ル時の動作を示すタイミング図、第６図は同RAMを使用
してチェッカーボードパターンを書込む手順を説明する
ための模式図、第７図は本発明の第２の実施例に係るダ
イナミックRAMのブロック図、第８図は従来のダイナミ
ックRAMのブロック図である。 1,11;コラムアドレスバッファ、2,12,22;ロウアドレス
バッファ、3,14;コラムデコーダ、4,15;ロウデコーダ、
5,16;セルアレイ、6,17;コラムスイッチ、7,18;センス
アンプ、13,23;モード判定回路、21;CBRアドレスカウン
タ
Claims (2)
- 【請求項１】データを記憶するセルアレイと、ロウアド
レスに基づいて前記セルアレイのワード線を選択すると
共に領域書込サイクルモード時には一度選択されたワー
ド線の選択状態を前記領域書込サイクルモードが終了す
るまで保持するロウデコーダと、コラムアドレスに基づ
いて前記セルアレイのコラムスイッチを選択すると共に
前記領域書込サイクルモード時には前記ロウアドレスを
コラムアドレスとして取り込むコラムデコーダとを有す
ることを特徴とするダイナミックRAM。 - 【請求項２】ロウアドレスストローブ信号、コラムアド
レスストローブ信号及びライトイネーブル信号を入力
し、前記セルアレイへの書込又は読出サイクル終了後、
前記ロウアドレスストローブ信号が前記コラムアドレス
ストローブ信号よりも先に立上がり、且つ所定の期間の
後に立ち下がった際に、ライトイネーブル信号がロウレ
ベルである場合に、領域書込サイクルモードを示す信号
を出力するモード判定手段を更に備えたことを特徴とす
る請求項１に記載のダイナミックRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112845A JP2870975B2 (ja) | 1990-04-28 | 1990-04-28 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112845A JP2870975B2 (ja) | 1990-04-28 | 1990-04-28 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0413289A JPH0413289A (ja) | 1992-01-17 |
| JP2870975B2 true JP2870975B2 (ja) | 1999-03-17 |
Family
ID=14596973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112845A Expired - Lifetime JP2870975B2 (ja) | 1990-04-28 | 1990-04-28 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870975B2 (ja) |
-
1990
- 1990-04-28 JP JP2112845A patent/JP2870975B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413289A (ja) | 1992-01-17 |
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