JPH03216900A - 組み込み自己テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリの組み込み自己テスト回路に関
する。

（従来の技術） 半導体メモリが大規模化するにつれて、その動作をテス
トするための時間が増し、コストの増大につながってい
る。この問題を解決する一法として、半導体メモリチッ
プ上に、自身のテスト回路、すなわち自己テスト回路を
搭載するという試みがある。これを組み込み自己テスト
方式と呼ぶ。この方式によれば、メモリチップを多数並
列してテストを行うことが容易にでき、テスト時間が短
縮できる。また、メモリテスタの機能を一部肩代わりす
るため、メモリテスタのコストを削減することもできる
。

組み込み自己テスト回路を搭載したメモリとして、例え
ば１９８７年１０月発行のアイ・イー・イー・イージャ
ーナル・オブ・ソリソド・ステート・サーキット誌（Ｉ
ＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ　ＳＴＡＴ
Ｅ　ＣＩＲＣＵＩＴＳ），Ｖｏｌ．　ＳＣ−２２，　Ｎ
ｏ．　５，　ＯＣＴ．　１９８７　ＰＰ．　６６３−６
６８に掲載されている論文”Ａ　６０−ｎｓ　４−Ｍｂ
ｉｔ　ＣＭＯＳ　ＤＲＡＭ　ｗｉｔｈＢｕｉｌｔ−Ｉｎ
　Ｓｅｌｆ−Ｔｅｓｔ　Ｆｕｎｃｔｉｏｎ”　Ｔ．　Ｏ
ｈｓａｗａ　ｅｔ．　ａｌ．）に不されているものがあ
る。この組み込み自己テストの概念を、第６図に示す回
路ブロック図、及び第７図のタイミング図を用いて説明
する。

第６図において、一点鎖線より上方が通常のメモリ回路
のブロック図、下方が自己テストのための回路ブロック
図である。図中、丸印は、チップ外部に出ている信号ピ
ン端子を示す。また、細矢印はチップ内部での信号の流
れの様子を示し、太矢印はアドレス及びデータの流れを
示している。

まず、第６図のメモリ回路について説明する。

チップ外部から人力されるアドレスは、アドレスバッフ
ァ６０１とＸ．Ｙデコーダ６０３、６０５によってデコ
ードされ、メモリセルアレイ６０７の中から目的のメモ
リセルを選択する。データ読み出し時には、選択された
メモリセルから読み出されたデータがデータアンプ６０
９、入出力バッファ６１１を通り、データ出力ピンから
チップ外部へ出力される。また、データ書き込み時には
、データ入力ビンからデータが入力され、大カバッファ
６１１、データアンプ６０９を経由して、選択されたメ
モリセルへ書き込まれる。

次に、第６図の自己テスト回路について説明する。ここ
でいう「テスト」とは、メモリセルに、あるデータを書
き込み、その後データを読み出して、メモリの記憶動作
が正常であるかを確認する、いわゆる機能テストのこと
である。第７図に示すように、チップ外部から自己テス
ト開始信号を入力すると該メモリチノプは自己テストモ
ードに入り、以後、自己テスト基準信号をもとに、自己
テスト制御回路６２０がテストパターン発生回路６２２
、比較回路６２４を制御し、テストパターンの書き込み
、読み出しと期待値データとの比較というテストの一連
の手順を進行させる。自己テスト中、メモリセルからの
読み出しデータと期待値データとの不一致が検出された
場合には、エラー信号をチップ外部に出力する。１スト
終了後、テスト終了信号を出力し、外部に知らせる。

以上の自己テスト回路をメモリチップに搭載することに
より、冒頭に述べたように、多数チップを並列にテスト
することによるテスト時間の短縮と、メモリテスタの機
能の肩代わりにより、テストに要するコストの削減を図
ることができる。

（発明が解決しようとする課題） しかし、従来の自己テスト回路では、メモリの良品と不
良品の選別において極めて重要なテストの一つである、
記憶情報保持時間のテストは不可能であった。記憶情報
保持時間のテストとは、メモリセルにデータを書き込ん
だ後、メモリセルへのデータの書き直しを行わずに記憶
情報を保持している時間が、規格を満足しているかにつ
いて調べるテストであり、一般にホールドテストと呼ば
れている。

本発明の目的は、従来からある機能テストを行う組み込
み自己テストを搭載したメモリに、ホールドテストを可
能とする機能を付加することにある。

（課題を解決するための手段） 本発明は、半導体メモリの動作をテストするためのアド
レス及び期待値データを発生するテストパターン発生手
段、前記半導体メモリのメモリセルから読み出したデー
タと前記期待値データとを比較し、この比較結果を前記
半導体メモリチップ外部に知らせる比較手段、前記テス
トパターン発生手段と比較手段の動作を制御する自己テ
スト制御手段、メモリセルへの前記テストパターン発生
手段を用いたデータ書き込みが終了した時点でテストパ
ターン書き込み終了信号を出力するテストパターン書き
込み終了判定手段、前記自己テスト制御手段及びテスト
パターン発生手段及び比較手段それぞれの内部状態を保
持する自己テスト状態保持手段、トリガ信号が入力して
から一定時間経過後に時間経過信号を出力するタイマー
、からなる組み込み自己テスト回路を、前記半導体メモ
リチップ上に設け、この組み込み自己テスト回路を用い
てテストを行う際に、テストパターンのメモリセルへの
書き込みが終了した後、自己テストの進行を停止させる
とともに、前記テストパターン書き込み終了信号または
該テストパターン書き込み終了信号をもとにして発生さ
れた信号をトリガ信号として前記タイマーを動作させて
一定時間経過させ、該タイマーから出力される前記時間
経過信号によって、自己テストを再開し、メモリセルか
らのデータの読み出し及び期待値データとの比較を行う
ことにより、前記半導体メモリのメモリセルの記憶情報
保持時間のテストを可能とする組み込み自己テスト回路
からなる。

（実施例） 次に、本発明の実施例を図面を用いて説明する。

ホールドテストは、基本的には次の手順でテストが行わ
れる。

（ａ）メモリセルに、あるデータを書き込む。

（ｂ）一定時間放置する（データの書き直しを行わない
）。

（Ｃ）メモリセルからデータを読み出し、（ａ）で書き
込んだデータ（期待値）が保持されているかどうかを調
べる。

上記（ａ）から（ｃ）の手順を、本発明の組み込み自己
テスト回路で行う方法を述べる。

第１図に、本発明の組み込み自己テスト回路を搭載した
メモリのブロック構成を、第２図に第１図の回路の動作
タイミング波形を示す。

最初に、メモリチップに自己テスト開始信号を入力する
と、このメモリは通常の読み出しまたは書き込みモード
から、自己テスト七ードに入る。

この自己テストモード中では、自己テスト回路から発生
されるアドレス及びデータのみが有効となり、チップ外
部からのアドレスやデータは無視される。

以上のようにして、自己テストモードに入ると、自己テ
スト基準信号を基準クロックとして、自己テストを進め
る。

まず、メモリセルに書き込むテストパターン、すなわち
、アドレスと、そのアドレスに対応するメモリセルに書
き込むデータを、テストパターン発生回路１２２で発生
し、実際にメモリセルに書き込む。この動作が終了する
と、テストパターン書き込み終了判定回路１２８が、テ
ストパターン書き込み終了信号を発生する。このテスト
パターン書き込み終了信号は、自己テスト制御回路１２
０に入り、ここから自己テスト中断信号を発生する。自
己テスト中断信号は、自己テストの進行を一時停止する
とともに、タイマー回路１３０を動作させるトリガ信号
として働く。その際、自己テスト回路は、自己テスト状
態保持回路１２６によってその時点の状態を維持し、次
に自己テストを再開する時には、停止した直後のテスト
手順、つまり、データ読み出し及び期待値データとの比
較というテストが進行する。自己テスト制御回路１２０
とテストパターン発生回路１２２をスタティック回路で
構成した場合は、自己テストを中断するにはこの２つの
回路を動作させているクロックを止めるだけでよい。ダ
イナミック回路で構成した場合は、状態を保持したいノ
ードにフリップフロップ等を接続し保持のモードに入っ
たときにこのフリップフロップを動作させればよい。ま
た、自己テスト中断中は、メモリセルへのアクセスは行
わない。一定時間経過後、タイマー回路１３０から時間
経過信号が出力されると、自己テスト制御回路１２０は
自己テストを再開する。こうすることにより、メモリセ
ルへデータを書き込み、その後メモリセルへアクセスせ
ずに一定時間放置するという上記（ａ）、（ｂ）に述べ
たホールドテストの操作ができる。なお、上記説明中で
［メモリセルへのアクセスは行わない１ということの意
味は、テストしようとするメモリセノレ（着目メモリセ
ルと呼ぶ）へデータの再書き込みを行わない、すなわち
、ＤＲＡＭの場合でいうとりフレソシュを行わないとい
うことである。リフレッシュが行われなければ、上記（
ｂ）の期間中において、メモリ本体の回路動作は行われ
ていてもよい。具体的に、第３図に示すように、記憶蓄
積用のキャパシタ３０８と、ゲートをワード線３０２に
、ドレインをビット線３０４に、ソースをメモリセルキ
ャパシタの記憶蓄積ノード３１２に接続したスイノチン
グ用Ｎチャネル型電界効果トランジスタ３０６とがらな
るメモリセル３００を有するメモリを、本発明の回路を
用いてテストする場合を例にとる。このとき、着目メモ
リセルのワード線３０２をロウレベルとしてスイッチン
グトランジスタ３０６を非導通としたまま、ビット線３
０４の電圧を変化させるという回路動作では、着目メモ
リセルのリフレッシュは行われない。従って、このよう
な回路動作を上記（ｂ）期間中に行ってもよい。こうし
た場合、ビット線の電圧変化によるノイズの影響をも加
味したホールドテストが可能となる。もちろん、このよ
うなことをせずに、上記（ｂ）期間中には、メモリ本体
は全く回路動作させないというテストでもよい。この場
合には、主に記憶蓄積ノードからの電荷のリークによる
不良を検出する、メモリセルのスタティックホールドテ
ストができる。つまり、上記（ｂ）期間中には、着目メ
モリセルのリフレッシュを行わないという点が要点であ
り、これさえ守られれば、メモリ本体で回路が動作して
いてもかまわない。

自己テストを再開したら、前述のようにメモリセルから
データを読み出しこのデータとテストパターン発生回路
１２２から得られる期待値とを比較回路１２４で比較す
る。読み出しデータと期待値データの不一致が検出され
た場合には、エラーフラグを出して、チップ外部に知ら
せる。

第２図では、テストパターン書き込み終了信号、自己テ
スト再開信号とも自己テスト制御回路１２０に人力する
、つまりテストパターン発生回路１２２、タイマー回路
１３０等の回路群の制御は、自己テスト制御回路１２０
が発生する信号で行う方法をとったが、この回路群の制
御を、それぞれの回路から出される信号を直接用いて行
う方法もある。具体的には、第４図に示すように、テス
トパターン書き込み終了信号を直接トリガ信号としてタ
イマー回路１３０を動作させ、その後タイマー回路１３
０からの時間経過信号を自己テスト制御回路１２０が検
出して自己テストを再開する。この場合のタイミング波
形は第５図に示されている。

以上において、自己テストに関係する信号、すなわち、
自己テスト開始信号、自己テスト基準信号、エラーフラ
グ等は、それぞれ専用のピンを設けて人力または出力を
する方法を仮定している。

しかし、方法はそれのみには限定されない。例えば、メ
モリ本体の信号ピンまたはアドレスピン、データピンと
自己テスト用の前記ピンを共通化する方法もある。また
、自己テスト開始信号はメモリ本体の複数の人出力ピン
の論理をとり、あるクロツク入力パターンが入った場合
に自己テストモードに入るという方法もある。

（発明の効果） 以上述べたように、本発明を用いると、組み込み自己テ
ストによってホールドテストが可能となる。こうして、
メモリの選別におけるホールドテストをも自己テスト化
することができ、テストコストの削減に有効となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例である組み込み自己テス
トを搭載したメモリの回路ブロック構成図、第２図は第
１図の回路の動作タイミングを示す図、第３図はＤＲＡ
Ｍのメモリセルの図、第４図は本発明の第２の実施例の
回路ブロック図、第５図は第４図の回路の動作タイミン
グを示す図、第６図は従来の組み込み自己テスト搭載メ
モリの一例を示す回路ブロック図、第７図は第６図の回
路の動作タイミングを示す図。

Claims (1)

【特許請求の範囲】
1. 　半導体メモリの動作をテストするためのアドレス及び
   期待値データを発生するテストパターン発生手段、前記
   半導体メモリのメモリセルから読み出したデータと前記
   期待値データとを比較し、この比較結果を前記半導体メ
   モリチップ外部に知らせる比較手段、前記テストパター
   ン発生手段と比較手段の動作を制御する自己テスト制御
   手段、メモリセルへの前記テストパターン発生手段を用
   いたデータ書き込みが終了した時点でテストパターン書
   き込み終了信号を出力するテストパターン書き込み終了
   判定手段、前記自己テスト制御手段及びテストパターン
   発生手段及び比較手段それぞれの内部状態を保持する自
   己テスト状態保持手段、トリガ信号が入力してから一定
   時間経過後に時間経過信号を出力するタイマーからなる
   組み込み自己テスト回路を前記半導体メモリチップ上に
   設け、この組み込み自己テスト回路を用いてテストを行
   う際に、テストパターンのメモリセルへの書き込みが終
   了した後、自己テストの進行を停止させるとともに、前
   記テストパターン書き込み終了信号または該テストパタ
   ーン書き込み終了信号をもとにして発生された信号をト
   リガ信号として前記タイマーを動作させて一定時間経過
   させ、該タイマーから出力される前記時間経過信号によ
   って、自己テストを再開し、メモリセルからのデータの
   読み出し及び期待値データとの比較を行うことを特徴と
   する組み込み自己テスト回路。