JP2000067600A

JP2000067600A - ダイナミックランダムアクセスメモリをテストする方法及び装置

Info

Publication number: JP2000067600A
Application number: JP11232152A
Authority: JP
Inventors: James Brady; ブラディージェームズ
Original assignee: ST MICROELECTRONICS Inc; STMicroelectronics lnc USA
Current assignee: ST MICROELECTRONICS Inc; STMicroelectronics lnc USA
Priority date: 1998-08-19
Filing date: 1999-08-19
Publication date: 2000-03-03
Also published as: US6167544A; DE69931442D1; EP0987717A1; EP0987717B1

Abstract

(57)【要約】【課題】ダイナミックランダムアクセスメモリに対す
るメモリリフレッシュ周波数を決定する時間を減少させ
た技術を提供する。【解決手段】本発明によれば、テスト動作期間中にメ
モリセル内にデータを書込む場合にワード線に関連する
ブートストラップ回路をディスエーブルさせる。高論理
レベルを表わすデータがメモリセル内に書込まれる場合
には、その結果格納される電荷はダイナミックメモリの
通常動作の下における格納電荷よりも小さい。従って、
格納電荷に対する遅延時間が短縮され、メモリセルのリ
フレッシュ周波数をテストする時間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）をテストする方法に関す
るものであって、更に詳細には、ＤＲＡＭ装置内のメモ
リセルの格納（記憶）能力をより迅速にテストするため
の方法に関するものである。

【０００２】

【従来の技術】半導体メモリには２つの公知のタイプが
あり、そのうちの１つは揮発性メモリと呼ばれるもので
あり且つ他方は非揮発性メモリと呼ばれるものである。
揮発性メモリにおいては、格納（記憶）されたデータ
は、半導体装置から電源が取除かれると失われる。一
方、非揮発性メモリは、電源が装置から取除かれた後の
長期間にわたって格納されているデータを維持する。コ
ンピュータ又は関連システムにおいては、非揮発性メモ
リはプログラム及び滅多に変わることがないか又は決し
て変わることのないデータを長期間格納即ち記憶するた
めに使用され、且つ揮発性メモリ装置はプログラム命令
及びプログラムの実行期間中におけるデータの短期間の
格納のために使用される。

【０００３】揮発性メモリ装置は２つのカテゴリに分類
することが可能である。スタティックランダムアクセス
メモリ（ＳＲＡＭ）はフリップフロップラッチから構成
されており、各ＳＲＡＭラッチは電源がＳＲＡＭへ供給
されている限り１ビットのデータを維持する。ダイナミ
ックメモリにおいては、データビットを表わす電荷がコ
ンデンサ上に格納される。

【０００４】従来のＤＲＡＭセルは単一トランジスタア
ーキテクチュアを使用しており、その場合にメモリセル
は基準電圧例えばＶｓｓへ接続されている第一端子と、
パス及び／又は伝達ゲートトランジスタへ接続されてい
る第二端子とを具備する格納コンデンサを有している。
パスゲートトランジスタは格納コンデンサへ電荷を転送
する作用を行い、且つ、格納コンデンサの充電状態又は
非充電状態を読取るべく機能する。パス／伝達ゲートト
ランジスタのゲート電極はワード線デコード信号へ結合
され、且つそのドレイン電極はビット線へ接続されてい
る。データは、格納コンデンサ上の電荷としてメモリセ
ル内に格納される。然しながら、データはコンデンサ上
の電荷としてダイナミックメモリセル内に格納され且つ
メモリセルは格納コンデンサ又はパスゲートトランジス
タのいずれかからリーク電流によって影響されるので、
ダイナミックメモリセル内における格納電荷、特に高論
理レベルを表わす格納電荷は時間と共に減衰する。ＤＲ
ＡＭ装置内の各ビットのデータは、従って、それが検索
不可能に減衰される前に周期的にリフレッシュされねば
ならない。

【０００５】ダイナミックメモリセルのパスゲートトラ
ンジスタは、典型的に、Ｎチャンネル電界効果トランジ
スタを有している。高論理レベル（Ｖｄｄ）信号を選択
されたワード線及びそれに接続されているメモリセルパ
スゲートトランジスタのゲート電極へ供給することによ
って高論理レベルをダイナミックメモリセル内に格納し
ようとする場合に、格納コンデンサ上に格納させること
の可能な最大電荷はＶｄｄ−Ｖｔｎであり、その場合に
Ｖｔｎはバックバイアスを考慮に入れてパスゲートトラ
ンジスタのスレッシュホールド電圧である。メモリセル
格納コンデンサ上に格納されている電荷は時間と共に減
衰するという事実と結合されて、この最大電圧レベル限
界はダイナミックメモリセルを比較的に頻繁にリフレッ
シュさせることを必要としている。

【０００６】ダイナミックメモリセルのリフレッシュ動
作の頻度を減少させるための技術が開発されている。こ
のような技術は、書込動作期間中にメモリセルコンデン
サ上により大きな電荷を格納することを包含している。
ダイナミックメモリセルコンデンサ上により多くの電荷
を格納させる１つの公知の技術は、メモリセル書込動作
を実施する場合に高基準電圧レベル（Ｖｄｄ）より高い
電圧へ選択したワード線の電圧をブースト即ち上昇させ
ることを包含しており、その場合に、選択されたメモリ
セルのパスゲートトランジスタ上にはより高いゲート電
圧が印加される。書込動作期間中にワード線電圧を上昇
させるために種々のブートストラップ回路が使用されて
いる。ブートストラップ回路を使用することによって、
ダイナミックメモリリフレッシュ動作の頻度を低下させ
るためにダイナミックメモリセルコンデンサ上に完全な
る高基準電圧レベルを格納させることが可能である。

【０００７】典型的に、メモリセル読取動作に続いてビ
ット線上に表われる小さな電圧変化を検知し且つビット
線を例えばＶｄｄ又はＶｓｓ等の適宜の完全な基準電圧
レベルへビット線を駆動させるためにダイナミックメモ
リのビット線にはセンスアンプが接続されている。セン
スアンプがビット線を完全な基準電圧レベルへ駆動する
と、それからデータが読取られたメモリセルはビット線
上に表われる完全な基準電圧信号でリフレッシュされ
る。

【０００８】最終的な製品が仕様通りの性能を有するこ
とを確保するために集積回路の機能性及びタイミングの
両方をテストすることが一般的である。ダイナミックメ
モリに関しては、格納電荷を充分に維持する格納コンデ
ンサを具備するダイナミックメモリ装置を格納電荷を充
分に維持することが不可能な「弱い」セルを具備するダ
イナミックメモリ装置から分別させるために格納電荷を
維持するためのダイナミックメモリセルの能力をテスト
することが一般的である。格納されているデータを維持
し、従って適切に機能することのダイナミックメモリの
能力を判別するためにダイナミックメモリの各メモリセ
ルをテストせねばならないので、ダイナミックメモリ及
び関連システムを使用する集積回路に対するテストプロ
グラムがダイナミックメモリを完全に且つ効率的にテス
ト及び／又は特性付けを行うものであることが重要であ
る。

【０００９】

【発明が解決しようとする課題】本発明はメモリ装置を
テストする従来の方法の欠点を解消し且つダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）をテストする効果
的な方法に対する必要性を満足する技術を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明は、例えばマイク
ロプセサチップ又は応用特定集積回路（ＡＳＩＣ）等の
集積回路内に埋め込まれているダイナミックメモリ又は
スタンドアローンのダイナミックメモリチップに対して
適用可能なテスト方法を提供している。特に、埋込型の
ＤＲＡＭに関しては、本発明のテスト方法は、テストさ
れたＤＲＡＭ機能が仕様通りのものであることを確保す
るためにＤＲＡＭに対するビルトイン自己テスト（ＢＩ
ＳＴ）に関連して使用することが可能である。一方、本
発明のテスト技術は、ＤＲＡＭを完全に特性付けするた
めにウエハレベルのテスト及びチップレベルのテストに
対するテスト装置に関連して使用されるテストプログラ
ムの一部とすることも可能である。

【００１１】一般的には、本発明は、ダイナミックメモ
リに関してのタイミングに関連したテストを実施する時
間を短縮させている。書込動作のために高基準電圧レベ
ルより高くダイナミックメモリ装置の選択したワード線
電圧を上昇させるために通常使用されているダイナミッ
クメモリ内に位置されているブーストストラップ回路は
書込動作期間中にディスエーブル即ち動作不能状態とさ
れ、従ってワード線は高基準電圧レベルへ駆動されるに
過ぎない。高論理レベルに対応するデータをメモリセル
内に書込むことによって格納されたメモリセル内に表わ
れる電圧レベルは高基準電圧レベルよりも低いものであ
る。従って、その後、格納された電荷が対応するセンス
アンプによって回復することが不可能な値へ減衰するの
にかかる時間は減少される。従って、ＤＲＡＭの最小リ
フレッシュ周波数をテストする時間が短縮され、ＤＲＡ
Ｍに対する全体的なテスト時間が減少される。

【００１２】

【発明の実施の形態】図１を参照するとトランジスタ２
と格納コンデンサ３とを具備するダイナミックランダム
アクセスメモリセル１が示されている。格納コンデンサ
３の一方のプレートは、好適には、例えばＶｓｓ等の基
準電圧源へ接続されており、且つ他方のプレートはトラ
ンジスタ２のソース２Ｓへ接続している。トランジスタ
２のゲート電極２Ｇはワード線４へ接続しており且つト
ランジスタ２のドレイン２Ｄはビット線５へ接続してい
る。このように、ワード線４上に比較的高い電圧を付与
することによってトランジスタ２をターンオンさせる
と、ビット線５と格納コンデンサ３との間に電荷を共有
させることが可能である。

【００１３】典型的に、ビット線を例えばＶｄｄ／２等
の中間電圧レベルへプレチャージさせ、次いでワード線
４を例えばＶｄｄ等の高基準電圧源へ駆動させることに
よって、メモリセル１に関して読取動作が行われる。ビ
ット線５と関連するセンスアンプ（不図示）が電圧差を
検知し且つビット線５を適宜の基準電圧レベルへ駆動す
る。最初に所望のデータをビット線５上に配置させ、そ
の後にブートストラップ回路６を使用してワード線４を
高基準電圧源より高い電圧レベルへ駆動することによっ
てメモリセル１に関しての書込動作が行われる。一般的
に、メモリセルに対するリフレッシュ動作は、書込動作
に続いてすぐに読取動作を連続的に行うものである。

【００１４】図２（Ａ）及び（Ｂ）は、本発明に従っ
て、通常動作期間中及びテスト動作期間中にダイナミッ
クメモリセル内に高論理レベルを表わすデータを格納す
る書込動作を示している。時間Ｔ０及び時間Ｔ１の間等
の書込動作の実行前に、ビット線５がＶｄｄへ駆動され
る。ダイナミックメモリの通常動作期間中の書込動作の
ために、ワード線４（図２（Ａ）においては電圧波形Ｗ
１として示されている）がブートストラップ回路６によ
って時間Ｔ１においてＶｄｄを超える値１０へ駆動され
る。このワード線５上の電圧の上昇がトランジスタ２を
ターンオンさせ、そのことは図２（Ｂ）において波形Ｗ
２で示したように格納コンデンサ３を約Ｖｄｄへ充電さ
せる。時間Ｔ２において、ワード線４が低へ駆動され、
そのことはトランジスタ２をターンオフさせ、それによ
って格納コンデンサ３を非駆動状態とさせる。

【００１５】時間Ｔ２に続いて、格納コンデンサ３上の
電荷Ｗ２がメモリセル１と関連するリーク電流に起因し
て時間に関して指数的に減衰する。究極的に、格納コン
デンサ３上の電圧は時間Ｔ３において中間値Ｖｄｄ／２
に到達する。この時点において、ビット線５と関連する
センスアンプは、最早、格納コンデンサ３上に格納され
ている高論理レベルデータを回復することは不可能であ
る。何故ならば、この実施例におけるセンスアンプは中
間電圧Ｖｄｄ／２を中心とする対応するビット線対の間
の電圧差を検知する構成とされているからである。格納
コンデンサ３上の電圧がＶｄｄ／２に比較的近くに到達
すると、センスアンプは高論理レベルを表わす格納デー
タを低論理レベルを表わす格納データから区別すること
が不可能となる。時間Ｔ２と時間Ｔ３との間の時間期間
は、メモリセル１に関してのリフレッシュ動作を実施す
るのに必要な最小周波数即ち頻度及び最大時間期間を表
わしている。換言すると、メモリセル１は、高論理レベ
ルを表わす格納データが回復不可能に失われることを防
止するために、時間Ｔ２と時間Ｔ３との間の高論理レベ
ルを表わすデータでリフレッシュせねばならない。

【００１６】センスアンプが、Ｖｄｄ／２以外の電圧レ
ベルを中心とする一対のビット線上に表われる電圧差を
検知するようにダイナミックメモリを構成することが可
能である。中間電圧Ｖｄｄ／２は、しばしば、アクセス
速度を最適化させ、且つ高論理レベルを表わすデータを
格納する場合における不所望の電荷の減衰のみならず、
低論理レベルを表わすデータを格納する場合の不所望の
電荷上昇を考慮に入れるためにセンスアンプがトリガさ
れる電圧レベルとして選択することが可能である。

【００１７】図２（Ａ）及び（Ｂ）を参照して、高論理
レベルを表わすデータをメモリセル１内に書込むことに
関しての本発明に基づくテスト方法について説明する。
例えば時間Ｔ０と時間Ｔ１との間等の書込動作の実行の
前に、ビット線５がＶｄｄへ駆動される。ダイナミック
メモリの好適なテスト動作期間中における書込動作の場
合には、図２（Ａ）において電圧波形Ｗ３として示した
ワード線４がＶｄｄより高い電圧へ駆動される代りに
（通常のＤＲＡＭ動作に関して波形Ｗ１で示してある）
代りに時間Ｔ１においてＶｄｄへ駆動される。ワード線
４上における電圧上昇がトランジスタ２をターンオンさ
せ、そのことは、上述したように、格納コンデンサ３を
Ｖｄｄ−Ｖｔｎへ充電させる。格納コンデンサ３上に格
納された電荷は図２（Ｂ）において電圧波形Ｗ４で示し
てある。時間Ｔ２において、ワード線４が低へ駆動さ
れ、そのことはトランジスタ２をターンオフさせ、それ
によって格納コンデンサ３は非駆動状態とされる。

【００１８】時間Ｔ２に続いて、格納コンデンサ３上の
電荷がメモリセル１に関連するリーク電流に起因して指
数的に減衰する。究極的に、格納コンデンサ３上の電圧
は時間Ｔ４において中間値Ｖｄｄ／２に到達する。この
時点において、ビット線５に関連するセンスアンプは最
早格納データを回復することは不可能である。本発明に
基づくテスト動作期間中において格納コンデンサ３上に
表われる電圧は通常動作期間中に格納コンデンサ３上に
表われる電圧よりも低いので、テスト動作期間中に格納
電荷が回復不可能なレベルへ減衰するための時間ＴＤ１
は通常のＤＲＡＭ動作期間中に格納電荷が回復不可能な
レベルへ減衰する時間ＴＤ２よりも短い。時間Ｔ２と時
間Ｔ４との間の時間期間ＴＤ１は、従って、本発明の好
適実施例に基づくテストモード期間中においてのメモリ
セル１に関してのリフレッシュ動作を実施するための最
小の周波数（頻度）及び最大時間を表わしている。格納
コンデンサ３をＶｄｄ−Ｖｔｎへ充電させることの結果
として、メモリセル１に対する最小リフレッシュ周波数
（頻度）を決定するのに必要な時間は実質的に短縮され
ている。

【００１９】格納コンデンサ３の容量値及びメモリセル
１のリーク電流は、ダイナミックメモリが通常動作状態
にあるか又は本発明に基づくテスト動作モードにあるか
に拘らずに実質的に同一のままであるので、通常動作期
間中にメモリセル１に対して必要とされる最小リフレッ
シュ周波数は本テスト動作期間中にメモリセル１に対す
る最小リフレッシュ周波数が決定されると決定すること
が可能である。本テスト動作期間中における最小リフレ
ッシュ周波数を決定するのに必要な時間は通常のＤＲＡ
Ｍ動作期間中における最小リフレッシュ周波数を決定す
るための時間よりも短いので、通常のＤＲＡＭ動作期間
中におけるメモリセル１の最小リフレッシュ周波数の決
定は本テスト動作期間中における最小リフレッシュ周波
数の決定を使用してより迅速に行うことが可能である。
従って、最小リフレッシュ動作を決定するための本テス
ト動作を使用してＤＲＡＭ内の各メモリセル１のテスト
を行う場合には、テスト時間が著しく節約される。

【００２０】ダイナミックメモリ内のメモリセルの最小
リフレッシュ周波数を決定する本方法の動作を図３に示
してある。ステップ３１において、メモリのリフレッシ
ュがテストされるべきか否かが判別される。ダイナミッ
クメモリリフレッシュがテストされるべきことが判別さ
れると、メモリセル１に対する予測される減衰時間に基
づいて所定の時間期間がステップ３５において変数Ｘに
割り当てられる。テスト信号７（図１）によってステッ
プ３３においてブートストラップ回路６がディスエーブ
ルされ、従ってダイナミックメモリのワード線デコーダ
（不図示）がワード線４を包含するワード線をＶｄｄよ
り高い電圧の代りにＶｄｄへ駆動させることが可能であ
る。例えば、テスト信号７はチップレベル入力テスト信
号及び／又はダイナミックメモリの動作を制御する制御
回路によって発生させることが可能である。次いで、ス
テップ３４においてデータがメモリセル１内に書込まれ
る。例えば高論理レベルを表わすデータ等のデータがワ
ード線４を上述した如くＶｄｄへ駆動することによって
メモリセル１内に格納される。ステップ３５において、
メモリセル１に関する動作は所定の時間期間Ｘの間中断
される。ステップ３６において、メモリセル１に関して
読取動作が行われ、その後に、ステップ３４においてメ
モリセル１内において書込まれたデータがステップ３７
においてそれから読取られたデータと比較される。書込
まれたデータが読取られたデータと一致する場合には、
ステップ３５においてより長い遅延を使用してステップ
３４−３７が繰返し行われる。ステップ３７において、
書込まれたデータが最早読取られたデータと一致しない
場合には、本テスト動作期間中におけるメモリセル１に
対する最小リフレッシュ周波数の決定がステップ３８に
おいて行われ、それはステップ３７において色良い比較
を発生した最も長い時間期間遅延Ｘの値に対応する。

【００２１】本発明に基づくテスト動作期間中にメモリ
セル１に対する最小リフレッシュ周波数の決定に続い
て、通常動作（ブートストラップ回路６がイネーブルさ
れてワード線５をＶｄｄを超える電圧へ駆動することが
可能）期間中におけるメモリセル１に対する最小リフレ
ッシュ周波数をステップ３９において計算することが可
能である。

【００２２】ステップ３５における異なる遅延期間Ｘを
使用してステップ３４−３７を繰返し行うことにより、
本発明テスト方法の上述した動作を使用してメモリセル
１に対する正確なリフレッシュタイミングパラメータを
特性付けする及び／又は決定することが可能である。メ
モリセル１に対するリフレッシュタイミングパラメータ
が許容可能な範囲内にあるか否かを決定するためにステ
ップ３４−３７を一度だけ実施することが必要であるに
過ぎないことを理解すべきである。この場合には、ステ
ップ３５におけるメモリセル１の中断／遅延動作期間
は、ダイナミックメモリに対する最小の所要リフレッシ
ュ周波数に対応するように選択される。書込まれたデー
タがステップ３７において検索したデータと一致する場
合には、メモリセル１はその特定されているリフレッシ
ュパラメータに適合するものと判別される。

【００２３】テスト中のダイナミックメモリセルにおけ
る各メモリセルに対してステップ３４−３７を実施する
ことが可能である。ブートストラップ回路６は、リフレ
ッシュタイミングパラメータをテストする期間中のみと
する代りにダイナミックメモリ装置の全体的なテストに
わたってディスエーブルさせることが可能である。この
場合には、テスト信号７は、ダイナミックメモリを例え
ばＢＩＳＴ関連回路等のテストモードの形態とさせる回
路又は信号によって発生させることが可能である。

【００２４】本方法は、ダイナミックメモリの最小リフ
レッシュ周波数を決定するためにダイナミックメモリ用
の自動リフレッシュ発生回路に関連して使用することが
可能である。この場合には、ダイナミックメモリ用の自
動リフレッシュ発生回路（不図示）は、異なる周波数に
おいてリフレッシュ動作を実施すべくチップレベルテス
ト信号７に応答してプログラムすることが可能である。
メモリ動作の任意のシーケンス内において、書込動作及
びリフレッシュ動作のいずれか一方又は両方が、ブート
ストラップ回路６がディスエーブルされている間に実施
される。あるリフレッシュ周波数においてのリフレッシ
ュ動作が関与するテストシーケンス期間中において１つ
又はそれ以上のメモリ読取動作が失敗すると、成功した
読取動作に対応する最も高いリフレッシュ周波数がテス
トモードの形態とされているダイナミックメモリの最小
リフレッシュ周波数を表わす。通常即ち動作モードで動
作しているダイナミックメモリに対する最小リフレッシ
ュ周波数はそれから計算することが可能である。

【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明の好適実施例に基づくダイナミックラ
ンダムアクセスメモリ格納セル及び対応するブートスト
ラップ回路を示した概略図。

【図２】（Ａ）及び（Ｂ）は本発明の好適実施例に基
づくテスト方法及びダイナミックメモリに対する従来の
書込動作に関連する電圧波形を示した各グラフ図。

【図３】本発明の好適実施例に基づくテスト方法を示
したフローチャート。

【符号の説明】

１ダイナミックランダムアクセスメモリ２トランジスタ３格納コンデンサ４ワード線５ビット線６ブートストラップ回路

Claims

【特許請求の範囲】

【請求項１】高基準電圧源及び低基準電圧源へ接続さ
れており且つ少なくとも１個のメモリセルと、前記メモ
リセルへ選択的に接続される少なくとも１本のビット線
と、前記メモリセルへ接続されている少なくとも１本の
ワード線と、書込動作期間中に前記基準電圧源を超える
電圧を供給するために前記ワード線へ接続されているブ
ートストラップ回路とを具備するダイナミックメモリ装
置のリフレッシュタイミングをテストする方法におい
て、前記ダイナミックメモリのメモリセル内にデータを書込
み、所定時間期間の間待機し、前記メモリセル内に格納されているデータを読取り、前記メモリセル内に書込んだデータを前記メモリセルか
ら読取ったデータと比較する、上記各ステップを有して
おり、前記メモリセル内へデータを書込むステップが、
前記高基準電圧源を超えるブートストラップ回路駆動電
圧レベルよりも低い電圧レベルへ前記ワード線を駆動さ
せることを包含していることを特徴とする方法。
【請求項２】請求項１において、前記メモリセル内に
データを書込むステップが、更に、前記メモリセル内へ
データを書込む場合に前記ブートストラップ回路をディ
スエーブルさせることを包含していることを特徴とする
方法。
【請求項３】請求項２において、更に、最初に前記ダイナミックメモリをテストモードの形態と
させる、上記ステップを有しており、前記ブートストラ
ップ回路をディスエーブルさせるステップが、前記ダイ
ナミックメモリがテストモードの形態とされていること
の確認に応答して実施されることを特徴とする方法。
【請求項４】請求項１において、更に、前記データの書込ステップと、待機ステップと、データ
の読取ステップと、を連続して繰返し行い且つ多数回の
比較を行い、前記各待機ステップを異なる所定時間期間でアップデー
トする、上記各ステップを有することを特徴とする方
法。
【請求項５】請求項４において、前記データの書込ス
テップ、待機ステップ、データの読取ステップ及び比較
ステップを、前記メモリセルから読取ったデータが前記
比較ステップにおいて前記メモリセル内に書込んだデー
タと一致しなくなるまで連続的に繰返し行うことを特徴
とする方法。
【請求項６】請求項１において、更に、前記比較ステ
ップに基づいて前記ダイナミックメモリに対する最小リ
フレッシュ周波数を決定するステップを有していること
を特徴とする方法。
【請求項７】請求項６において、前記ダイナミックメ
モリが動作モード及びテストモードに選択的に形態を特
定することが可能であり、且つ前記最小リフレッシュ周
波数を決定するステップが、前記テストモードの形態と
されている場合に前記ダイナミクメモリの最小リフレッ
シュ周波数を決定するステップと前記動作モードの形態
とされている場合に前記ダイナミックメモリの最小リフ
レッシュ周波数を決定するステップとを包含しているこ
とを特徴とする方法。
【請求項８】請求項７において、前記動作モードにあ
る場合に前記ダイナミックメモリの最小リフレッシュ周
波数を決定するステップが、前記テストモードにある場
合に前記ダイナミックメモリの最小リフレッシュ周波数
を決定するステップに基づいて動作モードにある場合に
前記ダイナミックメモリに対する最小リフレッシュ周波
数を計算するステップを包含していることを特徴とする
方法。
【請求項９】請求項１において、前記データを書込む
ステップが、高論理レベルを表わすデータを前記ダイナ
ミックメモリのメモリセル内に書込むことを包含してい
ることを特徴とする方法。
【請求項１０】高基準電圧源及び低基準電圧源へ接続
されており且つ複数個のメモリセルと、少なくとも１個
のワード線と、前記高基準電圧源より一層高い電圧を前
記ワード線へ供給する手段とを具備しているダイナミッ
クメモリをテストする方法において、前記ダイナミックメモリを選択的にテストモードの形態
とさせ、前記ダイナミックメモリのメモリセル内にデータを書込
み、前記ダイナミックメモリのメモリセルからデータを読取
り、前記ダイナミックメモリのメモリセル内に書込んだデー
タをそれから読取ったデータと比較する、上記各ステッ
プを有しており、前記ダイナミックメモリのメモリセル
内にデータを書込むステップが、前記データを書込むス
テップ期間中に前記電圧供給手段を選択的にディスエー
ブルさせることを包含していることを特徴とする方法。
【請求項１１】請求項１０において、前記電圧供給手
段をディスエーブルさせるステップが、前記ダイナミッ
クメモリがテストモードの形態とされていることの確認
に基づいて行われることを特徴とする方法。
【請求項１２】請求項１０において、更に、前記ダイ
ナミックメモリのメモリセルを所定の頻度でリフレッシ
ュさせるステップを有していることを特徴とする方法。
【請求項１３】請求項１０において、１個のメモリセ
ルに対して、前記メモリセル内のデータを読取るステッ
プが前記メモリセル内にデータを書込むステップに続く
所定の時間期間において実施されることを特徴とする方
法。
【請求項１４】請求項１０において、更に、前記ダイ
ナミックメモリに対する最小リフレッシュ周波数を決定
するステップを有していることを特徴とする方法。
【請求項１５】請求項１４において、前記最小リフレ
ッシュ周波数を決定するステップが、テストモードにあ
る場合に前記ダイナミックメモリの最小リフレッシュ周
波数を決定することを包含していることを特徴とする方
法。
【請求項１６】請求項１５において、前記最小リフレ
ッシュ周波数を決定するステップが、テストモードにあ
る場合に前記ダイナミックメモリの最小リフレッシュ周
波数を決定するステップに基づいて動作モードにある場
合に前記ダイナミックメモリの最小リフレッシュ周波数
を計算することを包含していることを特徴とする方法。
【請求項１７】請求項１４において、前記最小リフレ
ッシュ周波数を決定するステップが、メモリセル内にデ
ータを書込むステップの実行と前記メモリセルからデー
タを読取るステップの実行との間の時間期間に基づいて
行われることを特徴とする方法。
【請求項１８】請求項１７において、前記メモリセル
内にデータを書込むステップの実行と前記メモリセルか
らデータを読取るステップの実行との間の前記時間期間
が予め定められていることを特徴とする方法。
【請求項１９】高基準電圧源及び低基準電圧源へ接続
可能なダイナミックランダムアクセスメモリ装置におい
て、少なくとも１個のメモリセル、前記メモリセルへ選択的に接続される少なくとも１本の
ビット線、前記メモリセルへ接続されている少なくとも１本のワー
ド線、前記高基準電圧源を超える電圧を前記ワード線上へ供給
する手段、前記メモリセル内にデータを書込む場合に前記電圧を供
給する手段を選択的にディスエーブルさせ且つ前記高基
準電圧源を超える前記電圧より低い電圧を前記ワード線
上に供給する手段、を有していることを特徴とする装
置。
【請求項２０】請求項１９において、前記選択的にデ
ィスエーブルさせる手段がメモリセルリフレッシュパラ
メータをテストする場合に前記電圧を供給する手段をデ
ィスエーブルさせることを特徴とする装置。