JP2000048597A - 自己リフレッシュ機能付きｄｒａｍのｄｃバ―ンイン・テスト - Google Patents
自己リフレッシュ機能付きｄｒａｍのｄｃバ―ンイン・テストInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭ内のワード線にストレスを加えて、
ワード線上のストレスを最大化すると同時に、テスト時
間を可能な限り短く維持するために使用される、ＤＣバ
ーンイン用の構造および方法を提供する。 【解決手段】 記憶装置に接続されたワード線と、アド
レスを受け取るアドレス受信器と、アドレスをデコード
し、ワード線のうちからワード線を選択するアドレス・
デコーダと、非テスト・モード中にワード線をリフレッ
シュする自己リフレッシュ・ユニットと、テスト・モー
ドで半導体回路を制御するテスト・モード装置とを含む
半導体回路をテストする方法であって、この方法は、テ
スト・モード装置にテスト・モード信号を供給するステ
ップと、自己リフレッシュ・ユニットのテスト・モード
動作を活動化するステップと、自己リフレッシュ・ユニ
ットを使用してワード線を順次に活動化するステップ
と、ワード線を所定の期間、活動状態に維持するステッ
プと、ワード線を非活動化するステップとを含む方法。
ワード線上のストレスを最大化すると同時に、テスト時
間を可能な限り短く維持するために使用される、ＤＣバ
ーンイン用の構造および方法を提供する。 【解決手段】 記憶装置に接続されたワード線と、アド
レスを受け取るアドレス受信器と、アドレスをデコード
し、ワード線のうちからワード線を選択するアドレス・
デコーダと、非テスト・モード中にワード線をリフレッ
シュする自己リフレッシュ・ユニットと、テスト・モー
ドで半導体回路を制御するテスト・モード装置とを含む
半導体回路をテストする方法であって、この方法は、テ
スト・モード装置にテスト・モード信号を供給するステ
ップと、自己リフレッシュ・ユニットのテスト・モード
動作を活動化するステップと、自己リフレッシュ・ユニ
ットを使用してワード線を順次に活動化するステップ
と、ワード線を所定の期間、活動状態に維持するステッ
プと、ワード線を非活動化するステップとを含む方法。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、ワード
線とセルまたはビット線との間の分離部に最大ストレス
がかかるようにワード線を約１０分間にわたって超高電
圧に維持するために使用されるＤＣバーンインに関す
る。
線とセルまたはビット線との間の分離部に最大ストレス
がかかるようにワード線を約１０分間にわたって超高電
圧に維持するために使用されるＤＣバーンインに関す
る。
【０００２】
【従来の技術】この最大ストレス条件は、テスト時間を
短縮するために、各ワード線を介した通常の操作（たと
えば個別の読取りおよび書込み）の代わりとして使用さ
れる。通常の動作条件は、テスト時間が過大になるた
め、回路のテストには現実的に使用することができな
い。たとえば、２ｋの場合、通常の動作条件を使用して
すべてのワード線を個別に１０秒間高に保持するには５
時間を超えるテスト時間が必要になる。
短縮するために、各ワード線を介した通常の操作（たと
えば個別の読取りおよび書込み）の代わりとして使用さ
れる。通常の動作条件は、テスト時間が過大になるた
め、回路のテストには現実的に使用することができな
い。たとえば、２ｋの場合、通常の動作条件を使用して
すべてのワード線を個別に１０秒間高に保持するには５
時間を超えるテスト時間が必要になる。
【０００３】したがって従来は、最大ストレスを生じさ
せ、バーンインの時間を短縮するために、すべてのワー
ド線を同時に活動化する。しかし、同時にすべての線を
オンに切り換えると、ワード線の電力網（Ｖｐｐ網）内
に大幅な電圧降下が生じる。具体的には、一度にすべて
のワード線をオンにすると、ワード線電源に大きな電流
スパイクが生じ、電力網内に電圧降下が起こり、電力線
における信頼性の問題が生じる。さらに具体的には、外
部電圧源Ｖｐｐを使用して従来のバーンインに電力供給
した場合、外部パッドから内部Ｖｐｐ網までのオンチッ
プ配線の抵抗によって電流が制限される。したがって、
パッドからＶｐｐ網への配線は、大きな電子移動ストレ
スを受け、溶融することさえある。
せ、バーンインの時間を短縮するために、すべてのワー
ド線を同時に活動化する。しかし、同時にすべての線を
オンに切り換えると、ワード線の電力網（Ｖｐｐ網）内
に大幅な電圧降下が生じる。具体的には、一度にすべて
のワード線をオンにすると、ワード線電源に大きな電流
スパイクが生じ、電力網内に電圧降下が起こり、電力線
における信頼性の問題が生じる。さらに具体的には、外
部電圧源Ｖｐｐを使用して従来のバーンインに電力供給
した場合、外部パッドから内部Ｖｐｐ網までのオンチッ
プ配線の抵抗によって電流が制限される。したがって、
パッドからＶｐｐ網への配線は、大きな電子移動ストレ
スを受け、溶融することさえある。
【０００４】従来の回路の一例を図１に示す。この従来
の回路は、アドレス１５を受け取るアドレス受信器１０
と、制御信号受信器１４と、テスト・モード・デコーダ
１１と、ワード線電力網電圧１７（Ｖｐｐ）が供給され
るワード復号システム１２と、テスト・モード・デコー
ダ１１からＤＣバーンイン信号１６を受け取るメモリ・
アレイ１３とを含む。
の回路は、アドレス１５を受け取るアドレス受信器１０
と、制御信号受信器１４と、テスト・モード・デコーダ
１１と、ワード線電力網電圧１７（Ｖｐｐ）が供給され
るワード復号システム１２と、テスト・モード・デコー
ダ１１からＤＣバーンイン信号１６を受け取るメモリ・
アレイ１３とを含む。
【０００５】図２に、図１に示す回路内の信号のタイミ
ングを示す。具体的には、図２には、行アドレス・スト
ローブ信号（ＲＡＳ）と、列アドレス・ストローブ信号
（ＣＡＳ）と、書込みイネーブル信号（ＷＥ）と、アド
レス信号（ＡＤＲ、アドレスＸＡ0．．．ＸＡnのうちの
いずれかとすることができる）と、ワード線信号（ＷＬ
０、ＷＬ、．．．ＷＬx）と、ワード線電力網電圧信号
（Ｖｐｐ）とが示されている。
ングを示す。具体的には、図２には、行アドレス・スト
ローブ信号（ＲＡＳ）と、列アドレス・ストローブ信号
（ＣＡＳ）と、書込みイネーブル信号（ＷＥ）と、アド
レス信号（ＡＤＲ、アドレスＸＡ0．．．ＸＡnのうちの
いずれかとすることができる）と、ワード線信号（ＷＬ
０、ＷＬ、．．．ＷＬx）と、ワード線電力網電圧信号
（Ｖｐｐ）とが示されている。
【０００６】図２に示すように、ＤＣバーンイン信号に
よって、すべてのワード線（ＷＬ０、ＷＬ、．．．ＷＬ
x）が同時に高になり、それによってワード線電力網電
圧信号Ｖｐｐに電流スパイクと大幅な降下（たとえば２
Ｖ以上）が生じる。前述のように、ワード線電源の電流
スパイクによって電力線に信頼性問題が起こる可能性が
ある。
よって、すべてのワード線（ＷＬ０、ＷＬ、．．．ＷＬ
x）が同時に高になり、それによってワード線電力網電
圧信号Ｖｐｐに電流スパイクと大幅な降下（たとえば２
Ｖ以上）が生じる。前述のように、ワード線電源の電流
スパイクによって電力線に信頼性問題が起こる可能性が
ある。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、回路の既存の自己リフレッシュ発振器を使用し
てＤＲＡＭ内のすべてのワード線にストレスを加え、
（ワード線電力網電圧信号Ｖｐｐに大幅な降下を引き起
こさずに）ワード線上のストレスを最大化すると同時
に、テスト時間を可能な限り短く維持するために使用さ
れる、ＤＣバーンイン用の構造および方法を提供するこ
とである。
目的は、回路の既存の自己リフレッシュ発振器を使用し
てＤＲＡＭ内のすべてのワード線にストレスを加え、
（ワード線電力網電圧信号Ｖｐｐに大幅な降下を引き起
こさずに）ワード線上のストレスを最大化すると同時
に、テスト時間を可能な限り短く維持するために使用さ
れる、ＤＣバーンイン用の構造および方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】具体的には、本発明は、
記憶装置に接続されたワード線と、アドレスを受け取る
アドレス受信器と、アドレスをデコードし、ワード線の
うちからワード線を選択するアドレス・デコーダと、非
テスト・モード中にワード線をリフレッシュする自己リ
フレッシュ・ユニットと、テスト・モードで半導体回路
を制御するテスト・モード装置とを含む半導体回路をテ
ストする方法であって、テスト・モード装置にテスト・
モード信号を供給するステップと、自己リフレッシュ・
ユニットのテスト・モード動作を活動化するステップ
と、自己リフレッシュ・ユニットを使用してワード線を
順次に活動化するステップと、ワード線を所定の期間、
活動状態に維持するステップと、ワード線を非活動化す
るステップとを含む方法を含む。
記憶装置に接続されたワード線と、アドレスを受け取る
アドレス受信器と、アドレスをデコードし、ワード線の
うちからワード線を選択するアドレス・デコーダと、非
テスト・モード中にワード線をリフレッシュする自己リ
フレッシュ・ユニットと、テスト・モードで半導体回路
を制御するテスト・モード装置とを含む半導体回路をテ
ストする方法であって、テスト・モード装置にテスト・
モード信号を供給するステップと、自己リフレッシュ・
ユニットのテスト・モード動作を活動化するステップ
と、自己リフレッシュ・ユニットを使用してワード線を
順次に活動化するステップと、ワード線を所定の期間、
活動状態に維持するステップと、ワード線を非活動化す
るステップとを含む方法を含む。
【０００９】自己リフレッシュ・ユニットは、非テスト
・モード中にワード線の順次活動化と順次非活動化を行
い、ワード線の順次活動化のステップには、ワード線を
順次に活動化し、ワード線を活動状態に維持するよう
に、自己リフレッシュ・ユニットの動作を変更するステ
ップが含まれる。
・モード中にワード線の順次活動化と順次非活動化を行
い、ワード線の順次活動化のステップには、ワード線を
順次に活動化し、ワード線を活動状態に維持するよう
に、自己リフレッシュ・ユニットの動作を変更するステ
ップが含まれる。
【００１０】回路はアドレス・デコーダに接続されたマ
ルチプレクサをさらに含み、前記方法は、マルチプレク
サを使用してテスト・モード中にワード線から受信器を
切断するステップをさらに含む。回路は、テスト・モー
ド・デコーダをさらに含み、回路にテスト・モード信号
を供給するステップは、テスト・モード・デコーダにテ
スト・モード信号を供給するステップを含み、前記方法
は、テスト・モード・デコーダがテスト・モード信号を
受け取ると自己リフレッシュ・ユニットのテスト・モー
ドを活動化するステップをさらに含む。
ルチプレクサをさらに含み、前記方法は、マルチプレク
サを使用してテスト・モード中にワード線から受信器を
切断するステップをさらに含む。回路は、テスト・モー
ド・デコーダをさらに含み、回路にテスト・モード信号
を供給するステップは、テスト・モード・デコーダにテ
スト・モード信号を供給するステップを含み、前記方法
は、テスト・モード・デコーダがテスト・モード信号を
受け取ると自己リフレッシュ・ユニットのテスト・モー
ドを活動化するステップをさらに含む。
【００１１】
【発明の実施の形態】前述のように、同時にすべてのワ
ード線をオンにするとワード線電源に大きな電流スパイ
クを生じさせ、電力網内の電源降下と電力線に信頼性の
問題を起こす可能性がある。本発明は、回路の既存の自
己リフレッシュ発振器を使用して、（通常の自己リフレ
ッシュ操作中のように）すべてのワード線を順次にオン
にし、それによって、すべてのワード線を必要な保持時
間の間オンにするのに要する時間が最小限しか増えない
ようにする（たとえば典型的には６４ミリ秒から５１２
ミリ秒への増加）。
ード線をオンにするとワード線電源に大きな電流スパイ
クを生じさせ、電力網内の電源降下と電力線に信頼性の
問題を起こす可能性がある。本発明は、回路の既存の自
己リフレッシュ発振器を使用して、（通常の自己リフレ
ッシュ操作中のように）すべてのワード線を順次にオン
にし、それによって、すべてのワード線を必要な保持時
間の間オンにするのに要する時間が最小限しか増えない
ようにする（たとえば典型的には６４ミリ秒から５１２
ミリ秒への増加）。
【００１２】ＤＣバーンインに必要な保持時間は１０秒
程度であり、したがって６４ミリ秒ないし５１２ミリ秒
増加してもテスト時間は大幅には増加しない。さらに、
電源に対する負荷は通常のリフレッシュ操作と同様であ
り、前述の望ましくない電流スパイクを生じさせない。
程度であり、したがって６４ミリ秒ないし５１２ミリ秒
増加してもテスト時間は大幅には増加しない。さらに、
電源に対する負荷は通常のリフレッシュ操作と同様であ
り、前述の望ましくない電流スパイクを生じさせない。
【００１３】図面、特に図３を参照すると、本発明の回
路は、アドレス３５を受け取るアドレス受信器３０と、
制御信号受信器３４と、テスト・モード・デコーダ３１
と、ワード線電力網電圧３７（Ｖｐｐ）が供給されるワ
ード・デコード・システム３２と、メモリ・アレイ３３
と、テスト・モード・デコーダ３１からＤＣバーンイン
信号を受け取る自己リフレッシュ・カウンタ３８とを含
む。
路は、アドレス３５を受け取るアドレス受信器３０と、
制御信号受信器３４と、テスト・モード・デコーダ３１
と、ワード線電力網電圧３７（Ｖｐｐ）が供給されるワ
ード・デコード・システム３２と、メモリ・アレイ３３
と、テスト・モード・デコーダ３１からＤＣバーンイン
信号を受け取る自己リフレッシュ・カウンタ３８とを含
む。
【００１４】本発明と共に使用する構造の多くは、当業
者に周知であり、簡潔にするためと、本発明の新規な特
徴を明確にするために、そのような構造の詳細な説明は
本開示では省略する。したがって、本開示の多くの箇所
で、特定の構成要素またはシステムを「既製の」構成要
素／システムと呼ぶ。
者に周知であり、簡潔にするためと、本発明の新規な特
徴を明確にするために、そのような構造の詳細な説明は
本開示では省略する。したがって、本開示の多くの箇所
で、特定の構成要素またはシステムを「既製の」構成要
素／システムと呼ぶ。
【００１５】アドレス受信器３０は、「既製の受信器」
とすることができ、外部メモリ制御装置（図示せず）か
らの着信アドレス３５をバッファリングする。アドレス
受信器３０は、着信アドレス３５をメモリ・チップ内部
アドレス・バスに転送する。これらのアドレスは、通常
の（たとえば読取り、書込み、リフレッシュ）操作中に
メモリ・アレイ３３をデコードする際に使用される。
とすることができ、外部メモリ制御装置（図示せず）か
らの着信アドレス３５をバッファリングする。アドレス
受信器３０は、着信アドレス３５をメモリ・チップ内部
アドレス・バスに転送する。これらのアドレスは、通常
の（たとえば読取り、書込み、リフレッシュ）操作中に
メモリ・アレイ３３をデコードする際に使用される。
【００１６】制御信号受信器３４（「既製の受信器」と
することができるがそれには限定されない）は、着信制
御コマンドを受け取る。制御コマンドは、ａ）読取り、
ｂ）書込み、ｃ）テスト・モード（ＴＭ）を含むがこれ
らには限定されない。
することができるがそれには限定されない）は、着信制
御コマンドを受け取る。制御コマンドは、ａ）読取り、
ｂ）書込み、ｃ）テスト・モード（ＴＭ）を含むがこれ
らには限定されない。
【００１７】テスト・モード・デコーダ３１は、着信ア
ドレスを所定のテスト・モード・アドレスの既知のセッ
トと比較するデコーダであることが好ましい。テスト・
モードは、通常は他の何らかの機能を使用可能にするチ
ップ制御信号を使用して、メモリ・チップを通常の動作
パラメータの範囲外で機能させることができるようにす
る。テスト・モードの例としては、ａ）信号限界テス
ト、ｂ）ＣＡＳビフォアＲＡＳリフレッシュ（ＣＢ
Ｒ）、ｃ）電圧安定化ディスエーブル、ｄ）ＤＣウエハ
・バーンイン、およびその他の多くの例がある。
ドレスを所定のテスト・モード・アドレスの既知のセッ
トと比較するデコーダであることが好ましい。テスト・
モードは、通常は他の何らかの機能を使用可能にするチ
ップ制御信号を使用して、メモリ・チップを通常の動作
パラメータの範囲外で機能させることができるようにす
る。テスト・モードの例としては、ａ）信号限界テス
ト、ｂ）ＣＡＳビフォアＲＡＳリフレッシュ（ＣＢ
Ｒ）、ｃ）電圧安定化ディスエーブル、ｄ）ＤＣウエハ
・バーンイン、およびその他の多くの例がある。
【００１８】自己リフレッシュ・カウンタ３８は、イネ
ーブルにされると、特定の持続期間のリフレッシュ操作
を行う。自己リフレッシュ・カウンタ３８は「既製シス
テム」であることが好ましい。
ーブルにされると、特定の持続期間のリフレッシュ操作
を行う。自己リフレッシュ・カウンタ３８は「既製シス
テム」であることが好ましい。
【００１９】ワード・デコード・システム３２も「既製
システム」であることが好ましく、外部供給電圧または
内部生成電圧（この電圧は上記でＶｐｐと呼んでいる電
圧である）から供給することができる。Ｖｐｐの生成
も、「既製回路」を使用して行うことができる。
システム」であることが好ましく、外部供給電圧または
内部生成電圧（この電圧は上記でＶｐｐと呼んでいる電
圧である）から供給することができる。Ｖｐｐの生成
も、「既製回路」を使用して行うことができる。
【００２０】通常の自己リフレッシュ操作中、自己リフ
レッシュ・カウンタ３８は行アドレスを生成し、その行
を活動化し、その行のすべてのセルがリフレッシュされ
るまで待ち、その行を非活動化し、行アドレスを増分す
る。これらのステップは、所定時間内（従来の所要バー
ンイン時間より大幅に短い）にすべてのセルがリフレッ
シュされるようにして繰り返される。たとえば、後続の
ワード線活動化間の間隔が１５マイクロ秒で４ｋのリフ
レッシュ操作を行うには、合計６４マイクロ秒を要す
る。同様に、３２ｋのワード線に対するリフレッシュ操
作は５１２ミリ秒を要する。約１０秒の従来のバーンイ
ンに追加される６４ミリ秒から５１２ミリ秒の追加時間
では、テスト時間は大幅には増加しない。
レッシュ・カウンタ３８は行アドレスを生成し、その行
を活動化し、その行のすべてのセルがリフレッシュされ
るまで待ち、その行を非活動化し、行アドレスを増分す
る。これらのステップは、所定時間内（従来の所要バー
ンイン時間より大幅に短い）にすべてのセルがリフレッ
シュされるようにして繰り返される。たとえば、後続の
ワード線活動化間の間隔が１５マイクロ秒で４ｋのリフ
レッシュ操作を行うには、合計６４マイクロ秒を要す
る。同様に、３２ｋのワード線に対するリフレッシュ操
作は５１２ミリ秒を要する。約１０秒の従来のバーンイ
ンに追加される６４ミリ秒から５１２ミリ秒の追加時間
では、テスト時間は大幅には増加しない。
【００２１】通常の自己リフレッシュ操作とは異なる、
本発明では、ＤＣバーンイン・モード中に直前のワード
線は次のワード線が活動化される前に非活動化されな
い。したがって、本発明では、すべてのワード線が順次
に高状態に設定される（たとえば順次にオンにされ
る）。次に、従来のバーンイン操作のように、すべての
ワード線がオンにされた後は、それらのワード線は通例
の期間（たとえば１０秒）の間高状態に保持され、それ
によって欠陥デバイスを検出できるようにワード線に十
分な圧力を加えることができるようにする。
本発明では、ＤＣバーンイン・モード中に直前のワード
線は次のワード線が活動化される前に非活動化されな
い。したがって、本発明では、すべてのワード線が順次
に高状態に設定される（たとえば順次にオンにされ
る）。次に、従来のバーンイン操作のように、すべての
ワード線がオンにされた後は、それらのワード線は通例
の期間（たとえば１０秒）の間高状態に保持され、それ
によって欠陥デバイスを検出できるようにワード線に十
分な圧力を加えることができるようにする。
【００２２】図４に、図３に示す回路内の信号のタイミ
ングを示す。図２に示す信号と同様に、図４には、行ア
ドレス・ストローブ信号（ＲＡＳ）と、列アドレス・ス
トローブ信号（ＣＡＳ）と、書込みイネーブル信号（Ｗ
Ｅ）と、アドレス信号（ＡＤＲ−これは、アドレスＸＡ
0．．．ＸＡnのいずれでもよい）と、ワード線信号（Ｗ
Ｌ０，ＷＬ．．．ＷＬx）と、ワード線電力網電圧信号
（Ｖｐｐ）が示されている。
ングを示す。図２に示す信号と同様に、図４には、行ア
ドレス・ストローブ信号（ＲＡＳ）と、列アドレス・ス
トローブ信号（ＣＡＳ）と、書込みイネーブル信号（Ｗ
Ｅ）と、アドレス信号（ＡＤＲ−これは、アドレスＸＡ
0．．．ＸＡnのいずれでもよい）と、ワード線信号（Ｗ
Ｌ０，ＷＬ．．．ＷＬx）と、ワード線電力網電圧信号
（Ｖｐｐ）が示されている。
【００２３】しかし、図２に示す状況とは異なり、図４
のワード線（ＷＬ０，ＷＬ．．．ＷＬx）の活動化は順
次に行われる。各ワード線信号（ＷＬ０，ＷＬ．．．Ｗ
Ｌx）は、それ自体の固有の時点で活動化され、それに
よって、図２に示す電圧信号Ｖｐｐの電圧降下は図４で
は起こらない。電圧信号Ｖｐｐに沿った図４の対向する
矢印で示す区域においてごくわずかな変動が起こるに過
ぎない。
のワード線（ＷＬ０，ＷＬ．．．ＷＬx）の活動化は順
次に行われる。各ワード線信号（ＷＬ０，ＷＬ．．．Ｗ
Ｌx）は、それ自体の固有の時点で活動化され、それに
よって、図２に示す電圧信号Ｖｐｐの電圧降下は図４で
は起こらない。電圧信号Ｖｐｐに沿った図４の対向する
矢印で示す区域においてごくわずかな変動が起こるに過
ぎない。
【００２４】本発明の他の実施形態で、マルチプレクサ
５９が組み込まれている以外は図３に示すものと同様の
構造を図５に示す。具体的には、図５には、アドレス５
５を受け取るアドレス受信器５５と、制御信号受信器５
４と、テスト・モード・デコーダ５１と、ワード線電力
網電圧５７（Ｖｐｐ）が供給されるワード・デコード・
システム５２と、メモリ・アレイ５３と、テスト・モー
ド・デコーダ５１からＤＣバーンイン信号５６を受け取
る自己リフレッシュ・カウンタ５８とを含む回路が図示
されている。
５９が組み込まれている以外は図３に示すものと同様の
構造を図５に示す。具体的には、図５には、アドレス５
５を受け取るアドレス受信器５５と、制御信号受信器５
４と、テスト・モード・デコーダ５１と、ワード線電力
網電圧５７（Ｖｐｐ）が供給されるワード・デコード・
システム５２と、メモリ・アレイ５３と、テスト・モー
ド・デコーダ５１からＤＣバーンイン信号５６を受け取
る自己リフレッシュ・カウンタ５８とを含む回路が図示
されている。
【００２５】図５に示すこのシステムは、アドレス受信
器５０に供給されたアドレス５５を持つワード線をデコ
ードする。ＤＣバーンイン中に、適切なアドレス／制御
の組合せがチップに供給され、それによってＣＤバーン
イン・テスト・モードに入る。これによって、テスト・
モード・デコーダ５１からのＤＣバーンイン信号（ＤＣ
ＢＩ）５６が活動化される。ＤＣバーンイン信号５６
によって、マルチプレクサ５９が自己リフレッシュ・シ
ステム５８からのアドレスをアドレス・バスに渡すと同
時に、アドレス受信器５０からのアドレス５５は無視さ
れる。マルチプレクサは、自己リフレッシュ制御回路ブ
ロックの配置に柔軟性をもたせることができるようにす
る。図３に示す実施形態の実施には、バーンイン・テス
ト・モードに入った後でアドレス受信器をディスエーブ
ルにする必要がある。マルチプレクサがない場合、アド
レス受信器５０をディスエーブルにするために追加の論
理制御回路が必要になる。マルチプレクサ５９を挿入す
ることによって、アドレス受信器５０の他の制御回路は
不要になる。
器５０に供給されたアドレス５５を持つワード線をデコ
ードする。ＤＣバーンイン中に、適切なアドレス／制御
の組合せがチップに供給され、それによってＣＤバーン
イン・テスト・モードに入る。これによって、テスト・
モード・デコーダ５１からのＤＣバーンイン信号（ＤＣ
ＢＩ）５６が活動化される。ＤＣバーンイン信号５６
によって、マルチプレクサ５９が自己リフレッシュ・シ
ステム５８からのアドレスをアドレス・バスに渡すと同
時に、アドレス受信器５０からのアドレス５５は無視さ
れる。マルチプレクサは、自己リフレッシュ制御回路ブ
ロックの配置に柔軟性をもたせることができるようにす
る。図３に示す実施形態の実施には、バーンイン・テス
ト・モードに入った後でアドレス受信器をディスエーブ
ルにする必要がある。マルチプレクサがない場合、アド
レス受信器５０をディスエーブルにするために追加の論
理制御回路が必要になる。マルチプレクサ５９を挿入す
ることによって、アドレス受信器５０の他の制御回路は
不要になる。
【００２６】マルチプレクサ５９は「既製品」であり、
本開示を読めば当業者にはわかるように、互いに逆の制
御線を有する完全ＣＭＯＳパス・ゲートを含むことが好
ましい。
本開示を読めば当業者にはわかるように、互いに逆の制
御線を有する完全ＣＭＯＳパス・ゲートを含むことが好
ましい。
【００２７】本発明のＤＣバーンイン・プロセスを実施
するために、以下の論理操作が行われる。自己リフレッ
シュ制御回路５４に開始値としてＤＣバーンイン（ＢＵ
ＲＮＩＮＤＣ ＩＰＬ）コードが行アドレス０と共に供
給される。ＤＣバーンイン（ＢＵＲＮＩＮＤＣ）信号
は、行非活動化を抑止し、他のすべてのアレイ機能を従
来のＤＣバーンイン・モードと同様に設定する。
するために、以下の論理操作が行われる。自己リフレッ
シュ制御回路５４に開始値としてＤＣバーンイン（ＢＵ
ＲＮＩＮＤＣ ＩＰＬ）コードが行アドレス０と共に供
給される。ＤＣバーンイン（ＢＵＲＮＩＮＤＣ）信号
は、行非活動化を抑止し、他のすべてのアレイ機能を従
来のＤＣバーンイン・モードと同様に設定する。
【００２８】ＤＣバーンイン信号を使用して、自己リフ
レッシュ・カウンタ内の最上位行アドレスに達したとき
に自己リフレッシュ制御回路を遮断することができる。
すでに活動状態になっている行の活動化が衝突を示さな
い場合、または長いバーンイン時間の間ワード線を高に
維持する必要がある場合、このような遮断は使用しない
ことが好ましい。
レッシュ・カウンタ内の最上位行アドレスに達したとき
に自己リフレッシュ制御回路を遮断することができる。
すでに活動状態になっている行の活動化が衝突を示さな
い場合、または長いバーンイン時間の間ワード線を高に
維持する必要がある場合、このような遮断は使用しない
ことが好ましい。
【００２９】ＤＣバーンイン信号は、ＩＰＬクリア信号
と共に、すべてのワード線をオフに切り換える。さら
に、前述のように、本発明は接地網への影響を最小限に
する。
と共に、すべてのワード線をオフに切り換える。さら
に、前述のように、本発明は接地網への影響を最小限に
する。
【００３０】本発明の他の実施形態では、ＷＬ−ＷＬス
トレスを生じさせるために、ＤＣバーンイン・カウント
は、ＤＣバーンイン・モードで偶数行アドレスまたは奇
数行アドレスのみを含むことが好ましい。当業者なら本
開示を読めばわかるように、奇数または偶数の行アドレ
スは、たとえばＤＣバーンインがイネーブルにされる場
合に、自己リフレッシュ・カウンタの後で低行アドレス
・ビットをクランプすることによって個別に選択するこ
とができる。
トレスを生じさせるために、ＤＣバーンイン・カウント
は、ＤＣバーンイン・モードで偶数行アドレスまたは奇
数行アドレスのみを含むことが好ましい。当業者なら本
開示を読めばわかるように、奇数または偶数の行アドレ
スは、たとえばＤＣバーンインがイネーブルにされる場
合に、自己リフレッシュ・カウンタの後で低行アドレス
・ビットをクランプすることによって個別に選択するこ
とができる。
【００３１】ＤＣバーンイン・モードですべてのワード
線をオンに切り換えるのに必要な電流は、通常のリフレ
ッシュ・モードで必要な電流とほぼ同様である。当業者
なら本開示を読めばわかるように、電流は、内部Ｖｐｐ
源の最大電流、Ｖｐｐ網内の抵抗、またはＶｐｐ力パッ
ドから内部Ｖｐｐ網までの線の抵抗によって制限され
る。
線をオンに切り換えるのに必要な電流は、通常のリフレ
ッシュ・モードで必要な電流とほぼ同様である。当業者
なら本開示を読めばわかるように、電流は、内部Ｖｐｐ
源の最大電流、Ｖｐｐ網内の抵抗、またはＶｐｐ力パッ
ドから内部Ｖｐｐ網までの線の抵抗によって制限され
る。
【００３２】Ｖｐｐシステムは、通常のワード線活動化
中にある程度の余裕をもって必要電流を供給するように
設計される。２ｋ〜８ｋの通常電流を扱うＶｐｐシステ
ムを設計しようとするのは、実際的ではないであろう。
Ｃｖｐｐ／Ｃｗｌ＜＜１の供給量は、従来のすべてのワ
ード線の同時選択がＶｐｐに与える悪影響を示す。すべ
てのワード線を同時に選択するのに必要な電荷の量は、
Ｖｐｐキャパシタンスに蓄積される量よりもはるかに多
い。これにより、従来は、Ｖｐｐに大幅な電圧降下が生
じる。Ｖｐｐシステムの処理能力は小さく、この従来の
大幅な電圧降下を補償しない。比率が１より大幅に大き
い場合、電圧降下の影響は最小限になる。しかし、Ｖｐ
ｐシステムを大きくすると、より多くのチップ面積を必
要とし、これは実用的ではない。仕様時間内にＶｐｐを
パワーアップする能力も、本発明がもたらす利点であ
る。したがって、Ｖｐｐ網内の初期電圧降下は、Ｖｐｐ
バッファ・キャパシタンスとワード線キャパシタンスと
の比によって決まり、これは１を大幅に下回る。
中にある程度の余裕をもって必要電流を供給するように
設計される。２ｋ〜８ｋの通常電流を扱うＶｐｐシステ
ムを設計しようとするのは、実際的ではないであろう。
Ｃｖｐｐ／Ｃｗｌ＜＜１の供給量は、従来のすべてのワ
ード線の同時選択がＶｐｐに与える悪影響を示す。すべ
てのワード線を同時に選択するのに必要な電荷の量は、
Ｖｐｐキャパシタンスに蓄積される量よりもはるかに多
い。これにより、従来は、Ｖｐｐに大幅な電圧降下が生
じる。Ｖｐｐシステムの処理能力は小さく、この従来の
大幅な電圧降下を補償しない。比率が１より大幅に大き
い場合、電圧降下の影響は最小限になる。しかし、Ｖｐ
ｐシステムを大きくすると、より多くのチップ面積を必
要とし、これは実用的ではない。仕様時間内にＶｐｐを
パワーアップする能力も、本発明がもたらす利点であ
る。したがって、Ｖｐｐ網内の初期電圧降下は、Ｖｐｐ
バッファ・キャパシタンスとワード線キャパシタンスと
の比によって決まり、これは１を大幅に下回る。
【００３３】上述のように、自己リフレッシュ発振器を
使用してワード線を順次にオンにすることによって、Ｖ
ｐｐ網に対する負荷が通常のリフレッシュ動作値にまで
低減される。さらに、リフレッシュ操作を行うために発
振器がチップにすでに備えられており、ワード線をオン
にする回路にすでに接続されているため、必要な追加の
チップ面積は最小限で済む。さらに、上述のように、約
１０秒のストレス時間に加えられる６４ミリ秒〜５１２
ミリ秒の追加時間は、テスト時間を大幅には増大させな
い。
使用してワード線を順次にオンにすることによって、Ｖ
ｐｐ網に対する負荷が通常のリフレッシュ動作値にまで
低減される。さらに、リフレッシュ操作を行うために発
振器がチップにすでに備えられており、ワード線をオン
にする回路にすでに接続されているため、必要な追加の
チップ面積は最小限で済む。さらに、上述のように、約
１０秒のストレス時間に加えられる６４ミリ秒〜５１２
ミリ秒の追加時間は、テスト時間を大幅には増大させな
い。
【００３４】本発明の他の利点としては、よく制御さ
れ、明確に規定されたＶｐｐ電圧がある。従来の方法で
は、Ｖｐｐの変動が大きく決定が難しかった。既存の回
路に最低限の回路のみを追加することにより、認め得る
ほどのチップ面積を必要としない。さらに、オン・チッ
プ電源バス配線（Ｖｐｐ）は本発明に影響を与えない。
他の方法はバーンイン・チャンバに電源を追加する必要
があるが、本発明は追加の電源を必要とせず、これによ
ってバーンイン・コストの削減が容易になる。また、バ
ーンインを開始するためにオンチップ回路を使用するこ
とによって、バーンイン・テストの複雑さが少なくな
る。
れ、明確に規定されたＶｐｐ電圧がある。従来の方法で
は、Ｖｐｐの変動が大きく決定が難しかった。既存の回
路に最低限の回路のみを追加することにより、認め得る
ほどのチップ面積を必要としない。さらに、オン・チッ
プ電源バス配線（Ｖｐｐ）は本発明に影響を与えない。
他の方法はバーンイン・チャンバに電源を追加する必要
があるが、本発明は追加の電源を必要とせず、これによ
ってバーンイン・コストの削減が容易になる。また、バ
ーンインを開始するためにオンチップ回路を使用するこ
とによって、バーンイン・テストの複雑さが少なくな
る。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）線と、非テスト・モード中に前記線
をリフレッシュする自己リフレッシュ・ユニットとを含
む回路をテストする方法であって、前記回路にテスト・
モード信号を供給するステップと、前記自己リフレッシ
ュ・ユニットを使用して前記線を順次に活動化するステ
ップと、前記線を所定の期間の間活動状態に維持するス
テップと、前記線を非活動化するステップとを含む方
法。 （２）前記自己リフレッシュ・ユニットが、前記非テス
ト・モード中に前記線の順次活動化および順次非活動化
を行い、前記線を順次に活動化する前記ステップが、前
記線を順次に活動化し、前記線を活動状態に維持するよ
うに前記自己リフレッシュ・ユニットの動作を変更する
ステップを含む、上記（１）に記載の方法。 （３）前記回路が前記線に接続されたアドレス・デコー
ダと、前記アドレス受信器に接続されたマルチプレクサ
とをさらに含み、前記方法が、前記テスト・モード中に
前記マルチプレクサを使用して前記線から前記アドレス
受信器を切断するステップをさらに含む、上記（１）に
記載の方法。 （４）前記回路がテスト・モード・デコーダをさらに含
み、前記回路にテスト・モード信号を供給する前記ステ
ップが、前記テスト・モード信号を前記テスト・モード
・デコーダに供給するステップを含み、前記方法が、前
記テスト・モード・デコーダが前記テスト・モード信号
を受け取ると前記自己リフレッシュ・ユニットのテスト
・モードを起動するステップをさらに含む、上記（１）
に記載の方法。 （５）前記線がワード線を含み、前記線を順次に活動化
する前記ステップが、前記ワード線を順次に活動化する
ステップを含む、上記（１）に記載の方法。 （６）記憶装置に接続されたワード線と、アドレスを受
け取るアドレス受信器と、前記アドレスをデコードし、
前記ワード線のうちのワード線を選択するアドレス・デ
コーダと、非テスト・モード中に前記ワード線をリフレ
ッシュする自己リフレッシュ・ユニットと、テスト・モ
ード中に半導体回路を制御するテスト・モード装置とを
含む半導体回路をテストする方法であって、前記テスト
・モード装置にテスト・モード信号を供給するステップ
と、前記自己リフレッシュ・ユニットのテスト・モード
動作を起動するステップと、前記自己リフレッシュ・ユ
ニットを使用して前記ワード線を順次に活動化するステ
ップと、前記ワード線を所定期間の間活動状態に維持す
るステップと、前記ワード線を非活動化するステップと
を含む方法。 （７）前記自己リフレッシュ・ユニットが前記非テスト
・モード中に前記ワード線の順次活動化および順次非活
動化を行い、前記ワード線を順次に活動化する前記ステ
ップが、前記ワード線を順次に活動化し、前記ワード線
を活動状態に維持するように前記自己リフレッシュ・ユ
ニットの動作を変更するステップを含む、上記（６）に
記載の方法。 （８）前記回路が前記アドレス・デコーダに接続された
マルチプレクサをさらに含み、前記方法が、前記テスト
・モード中に前記マルチプレクサを使用して前記ワード
線から前記アドレス受信器を切断するステップをさらに
含む、上記（６）に記載の方法。
をリフレッシュする自己リフレッシュ・ユニットとを含
む回路をテストする方法であって、前記回路にテスト・
モード信号を供給するステップと、前記自己リフレッシ
ュ・ユニットを使用して前記線を順次に活動化するステ
ップと、前記線を所定の期間の間活動状態に維持するス
テップと、前記線を非活動化するステップとを含む方
法。 （２）前記自己リフレッシュ・ユニットが、前記非テス
ト・モード中に前記線の順次活動化および順次非活動化
を行い、前記線を順次に活動化する前記ステップが、前
記線を順次に活動化し、前記線を活動状態に維持するよ
うに前記自己リフレッシュ・ユニットの動作を変更する
ステップを含む、上記（１）に記載の方法。 （３）前記回路が前記線に接続されたアドレス・デコー
ダと、前記アドレス受信器に接続されたマルチプレクサ
とをさらに含み、前記方法が、前記テスト・モード中に
前記マルチプレクサを使用して前記線から前記アドレス
受信器を切断するステップをさらに含む、上記（１）に
記載の方法。 （４）前記回路がテスト・モード・デコーダをさらに含
み、前記回路にテスト・モード信号を供給する前記ステ
ップが、前記テスト・モード信号を前記テスト・モード
・デコーダに供給するステップを含み、前記方法が、前
記テスト・モード・デコーダが前記テスト・モード信号
を受け取ると前記自己リフレッシュ・ユニットのテスト
・モードを起動するステップをさらに含む、上記（１）
に記載の方法。 （５）前記線がワード線を含み、前記線を順次に活動化
する前記ステップが、前記ワード線を順次に活動化する
ステップを含む、上記（１）に記載の方法。 （６）記憶装置に接続されたワード線と、アドレスを受
け取るアドレス受信器と、前記アドレスをデコードし、
前記ワード線のうちのワード線を選択するアドレス・デ
コーダと、非テスト・モード中に前記ワード線をリフレ
ッシュする自己リフレッシュ・ユニットと、テスト・モ
ード中に半導体回路を制御するテスト・モード装置とを
含む半導体回路をテストする方法であって、前記テスト
・モード装置にテスト・モード信号を供給するステップ
と、前記自己リフレッシュ・ユニットのテスト・モード
動作を起動するステップと、前記自己リフレッシュ・ユ
ニットを使用して前記ワード線を順次に活動化するステ
ップと、前記ワード線を所定期間の間活動状態に維持す
るステップと、前記ワード線を非活動化するステップと
を含む方法。 （７）前記自己リフレッシュ・ユニットが前記非テスト
・モード中に前記ワード線の順次活動化および順次非活
動化を行い、前記ワード線を順次に活動化する前記ステ
ップが、前記ワード線を順次に活動化し、前記ワード線
を活動状態に維持するように前記自己リフレッシュ・ユ
ニットの動作を変更するステップを含む、上記（６）に
記載の方法。 （８）前記回路が前記アドレス・デコーダに接続された
マルチプレクサをさらに含み、前記方法が、前記テスト
・モード中に前記マルチプレクサを使用して前記ワード
線から前記アドレス受信器を切断するステップをさらに
含む、上記（６）に記載の方法。
【図１】従来の回路を示す回路図である。
【図２】異なる時点における図１に示す回路内の様々な
信号の状態を示すタイミング図である。
信号の状態を示すタイミング図である。
【図３】本発明による回路を示す回路図である。
【図４】異なる時点における図３に示す回路内の様々な
信号の状態を示すタイミング図である。
信号の状態を示すタイミング図である。
【図５】本発明による回路を示す回路図である。
３０ アドレス受信器 ３１ テスト・モード・デコーダ ３２ ワード・デコード・システム ３３ メモリ・アレイ ３４ 制御信号受信器 ３５ アドレス ３７ ワード線電力網電圧 ３８ 自己リフレッシュ・カウンタ ５０ アドレス受信器 ５１ テスト・モード・デコーダ ５２ ワード・デコード・システム ５３ メモリ・アレイ ５４ 制御信号受信器 ５５ アドレス ５６ ＤＣバーンイン信号 ５７ ワード線電力網電圧 ５８ リフレッシュ・カウンタ ５９ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 トーマス・フォーゲルザング アメリカ合衆国05495 バーモント州ウィ リストン ブロウネル・マウンテン・ロー ド19 (72)発明者 アダム・ビー・ウィルソン アメリカ合衆国05403 バーモント州サウ スバーリントン ウェルズリー・グローブ 15
Claims (8)
- 【請求項１】線と、非テスト・モード中に前記線をリフ
レッシュする自己リフレッシュ・ユニットとを含む回路
をテストする方法であって、 前記回路にテスト・モード信号を供給するステップと、 前記自己リフレッシュ・ユニットを使用して前記線を順
次に活動化するステップと、 前記線を所定の期間の間活動状態に維持するステップ
と、 前記線を非活動化するステップとを含む方法。 - 【請求項２】前記自己リフレッシュ・ユニットが、前記
非テスト・モード中に前記線の順次活動化および順次非
活動化を行い、前記線を順次に活動化する前記ステップ
が、前記線を順次に活動化し、前記線を活動状態に維持
するように前記自己リフレッシュ・ユニットの動作を変
更するステップを含む、請求項１に記載の方法。 - 【請求項３】前記回路が前記線に接続されたアドレス受
信器と、前記アドレス受信器に接続されたマルチプレク
サとをさらに含み、前記方法が、前記テスト・モード中
に前記マルチプレクサを使用して前記線から前記アドレ
ス受信器を切断するステップをさらに含む、請求項１に
記載の方法。 - 【請求項４】前記回路がテスト・モード・デコーダをさ
らに含み、前記回路にテスト・モード信号を供給する前
記ステップが、前記テスト・モード信号を前記テスト・
モード・デコーダに供給するステップを含み、前記方法
が、前記テスト・モード・デコーダが前記テスト・モー
ド信号を受け取ると前記自己リフレッシュ・ユニットの
テスト・モードを起動するステップをさらに含む、請求
項１に記載の方法。 - 【請求項５】前記線がワード線を含み、前記線を順次に
活動化する前記ステップが、前記ワード線を順次に活動
化するステップを含む、請求項１に記載の方法。 - 【請求項６】記憶装置に接続されたワード線と、アドレ
スを受け取るアドレス受信器と、前記アドレスをデコー
ドし、前記ワード線のうちのワード線を選択するアドレ
ス・デコーダと、非テスト・モード中に前記ワード線を
リフレッシュする自己リフレッシュ・ユニットと、テス
ト・モード中に半導体回路を制御するテスト・モード装
置とを含む半導体回路をテストする方法であって、 前記テスト・モード装置にテスト・モード信号を供給す
るステップと、 前記自己リフレッシュ・ユニットのテスト・モード動作
を起動するステップと、 前記自己リフレッシュ・ユニットを使用して前記ワード
線を順次に活動化するステップと、 前記ワード線を所定期間の間活動状態に維持するステッ
プと、 前記ワード線を非活動化するステップとを含む方法。 - 【請求項７】前記自己リフレッシュ・ユニットが前記非
テスト・モード中に前記ワード線の順次活動化および順
次非活動化を行い、前記ワード線を順次に活動化する前
記ステップが、前記ワード線を順次に活動化し、前記ワ
ード線を活動状態に維持するように前記自己リフレッシ
ュ・ユニットの動作を変更するステップを含む、請求項
６に記載の方法。 - 【請求項８】前記回路が前記アドレス・デコーダに接続
されたマルチプレクサをさらに含み、前記方法が、前記
テスト・モード中に前記マルチプレクサを使用して前記
ワード線から前記アドレス受信器を切断するステップを
さらに含む、請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/127,740 US6067261A (en) | 1998-08-03 | 1998-08-03 | Timing of wordline activation for DC burn-in of a DRAM with the self-refresh |
| US09/127740 | 1998-08-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000048597A true JP2000048597A (ja) | 2000-02-18 |
Family
ID=22431699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11196126A Pending JP2000048597A (ja) | 1998-08-03 | 1999-07-09 | 自己リフレッシュ機能付きｄｒａｍのｄｃバ―ンイン・テスト |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6067261A (ja) |
| EP (1) | EP0978846A3 (ja) |
| JP (1) | JP2000048597A (ja) |
| KR (1) | KR100360738B1 (ja) |
| TW (1) | TW425571B (ja) |
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| DE10136700B4 (de) * | 2001-07-27 | 2008-03-27 | Qimonda Ag | Verfahren zum Testen einer zu testenden Schaltungseinheit und Testvorrichtung |
| US6618314B1 (en) | 2002-03-04 | 2003-09-09 | Cypress Semiconductor Corp. | Method and architecture for reducing the power consumption for memory devices in refresh operations |
| US6940773B2 (en) * | 2003-04-02 | 2005-09-06 | Infineon Technologies Ag | Method and system for manufacturing DRAMs with reduced self-refresh current requirements |
| US7042785B2 (en) * | 2003-12-19 | 2006-05-09 | Infineon Technologies, Ag | Method and apparatus for controlling refresh cycles of a plural cycle refresh scheme in a dynamic memory |
| US7099234B2 (en) * | 2004-06-28 | 2006-08-29 | United Memories, Inc. | Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM |
| DE102004059671B4 (de) * | 2004-12-10 | 2007-03-22 | Infineon Technologies Ag | Verfahren zum Aktivieren von Wortleitungen bei einem Wiederauffrischungszyklus und elektronische Speichervorrichtung zur Durchführung des Verfahrens |
| US8120976B2 (en) * | 2006-08-28 | 2012-02-21 | Samsung Electronics Co., Ltd. | Line defect detection circuit for detecting weak line |
| KR101068389B1 (ko) * | 2009-06-24 | 2011-09-28 | 주식회사 하이닉스반도체 | 웨이퍼 상에서 테스트 가능한 ｒｆｉｄ 장치 및 그 테스트 방법 |
| KR101068314B1 (ko) * | 2009-06-24 | 2011-09-28 | 주식회사 하이닉스반도체 | 웨이퍼 상에서 테스트 가능한 ｒｆｉｄ 태그 및 그 테스트 방법 |
| KR101068313B1 (ko) * | 2009-06-24 | 2011-09-28 | 주식회사 하이닉스반도체 | 웨이퍼 상에서 테스트 가능한 ｒｆｉｄ 태그 및 그 테스트 방법 |
| TWI445011B (zh) * | 2010-12-24 | 2014-07-11 | Etron Technology Inc | 可操作於超負荷應力模式的記憶體裝置、對記憶體裝置進行超負荷應力模式的方法及偵測記憶體裝置之漏電流的方法 |
| US11073551B2 (en) * | 2018-08-16 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and system for wafer-level testing |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276649A (en) * | 1989-03-16 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device having staggered activation of column groups |
| JPH04315888A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 半導体記憶装置 |
| KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
| US5519659A (en) * | 1993-10-01 | 1996-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test |
| JPH08510080A (ja) * | 1994-03-09 | 1996-10-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 漸増的なワードラインの活性化によるｉ▲下ｄｄｑ▼試験可能なメモリ |
| US5615164A (en) * | 1995-06-07 | 1997-03-25 | International Business Machines Corporation | Latched row decoder for a random access memory |
| US5661690A (en) * | 1996-02-27 | 1997-08-26 | Micron Quantum Devices, Inc. | Circuit and method for performing tests on memory array cells using external sense amplifier reference current |
| JPH09274793A (ja) * | 1996-04-04 | 1997-10-21 | Kawasaki Steel Corp | ダイナミックランダムアクセスメモリ |
| US5991214A (en) * | 1996-06-14 | 1999-11-23 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| JP3311260B2 (ja) * | 1996-12-17 | 2002-08-05 | 富士通株式会社 | 半導体装置及び半導体記憶装置 |
| JPH1186536A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1998
- 1998-08-03 US US09/127,740 patent/US6067261A/en not_active Expired - Fee Related
-
1999
- 1999-06-25 TW TW088110759A patent/TW425571B/zh not_active IP Right Cessation
- 1999-07-09 JP JP11196126A patent/JP2000048597A/ja active Pending
- 1999-07-26 EP EP99305931A patent/EP0978846A3/en not_active Withdrawn
- 1999-08-03 KR KR1019990031788A patent/KR100360738B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100360738B1 (ko) | 2002-11-13 |
| US6067261A (en) | 2000-05-23 |
| EP0978846A3 (en) | 2005-06-08 |
| KR20000017023A (ko) | 2000-03-25 |
| TW425571B (en) | 2001-03-11 |
| EP0978846A2 (en) | 2000-02-09 |
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