KR20000017023A - 반도체 회로 시험 방법 - Google Patents

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Abstract

본 발명은 기억 장치에 접속되는 워드선, 어드레스를 수신하는 어드레스 수신기, 어드레스를 복호화하여 워드선 중의 하나를 선택하는 어드레스 디코더, 비 시험 모드 동안에 워드선을 재생하는 자기 재생 유닛, 시험 모드 동안에 반도체 회로를 제어하는 시험 모드 소자를 포함하는 반도체 회로 시험 방법에 관한 것이며, 본 발명의 방법은 시험 모드 신호를 시험 모드 소자에 공급하는 단계, 자기 재생 유닛의 시험 모드 동작을 활성화하는 단계, 자기 재생 유닛을 사용하여 워드선을 순차적으로 활성화하는 단계, 소정의 시간 동안 워드선을 활성 상태로 유지하는 단계, 워드선을 비활성화하는 단계를 포함한다.

Description

반도체 회로 시험 방법{TIMING OF WORDLINE ACTIVATION FOR DC BURN-IN OF A DRAM WITH THE SELF-REFRESH}
본 발명은 전반적으로 워드선과 셀이나 비트선 간의 격리부에 최대의 응력을 주기 위해, 약 10초에 걸쳐서 매우 높은 전압으로 워드선을 유지하는 데에 사용되는 DC 번인(burn-in)에 관한 것이다.
이러한 최대 응력 조건은 시험 시간을 단축시키기 위하여 각 워드선을 통한 정상 동작(예를 들어, 개개의 판독 및 기록 동작)대신에 사용한다. 정상 동작 조건에서는 시험 시간이 과도하게 길기 때문에 실제로는 회로를 시험하는데 사용할 수 없다. 예를 들면, 정상 동작 조건에서 2k 용량에 대해 모든 워드선 각각을 10초 동안 하이 상태로 유지하는데 소요되는 시험 시간은 5 시간이 필요할 것이다.
그러므로, 통상적으로 모든 워드선을 동시에 활성화하여 최대의 응력을 일으킴으로써 번인 지속 시간을 단축한다. 그러나, 동시에 모든 워드선을 스위칭하면 워드선 전력망(Vpp net)에 상당한 전압 강하가 생긴다. 보다 구체적으로는, 동시에 모든 워드선을 전환하면 워드선 전원에 막대한 전류 스파크가 생겨, 전력망의 전압 강하와 더불어 전력선의 신뢰성 문제를 일으킬 수 있다. 더 구체적으로 말하면, 외부 전압원 Vpp가 통상의 번인에 전력을 공급하는데 사용될 경우, 외부 패드로부터 내부 Vpp 망으로 배선되는 칩상 배선의 저항으로 인해 전류가 제한된다. 그러므로, 외부 패드로부터 내부 Vpp 망으로의 배선은 전기 이동 응력(electro-migration stress)을 크게 받게 되어 급기야는 녹아버릴 것이다.
도 1에는 통상의 회로가 예로서 도시되어 있다. 이러한 통상의 회로는 어드레스(15)를 수신하는 어드레스 수신기(10), 제어 신호 수신기(14), 시험 모드 디코더(11), 워드선 전력망 전압(17)(Vpp)이 공급되는 워드 디코드 시스템(12), 시험 모드 디코더(11)로부터 DC 번인 신호(16)를 수신하는 메모리 어레이(13)를 포함한다.
도 2는 도 1에 도시한 회로 내의 각 신호의 타이밍을 나타낸다. 상술하면, 도 2에서는 행 어드레스 스트로브 신호(RAS), 열 어드레스 스트로브 신호(CAS), 기록 인에이블 신호(WE), (어드레스 XA0, …, XAn중의 어느 하나일 수 있는) 어드레스 신호(ADR), 워드선 신호(WLO, WL1, …, WLX), 워드선 전력망 전압 신호(Vpp)를 도시한다.
도 2에 도시한 바와 같이, DC 번인 신호(DC BI)에 따라 모든 워드선(WLO, WL1, …WLX)은 동시에 하이 상태로 되고, 그 결과 워드선 전력망 전압 신호 Vpp 상에 (예를 들어, 2V보다 큰) 전류 스파크와 더불어 상당한 전압 강하가 발생한다. 전술한 바와 같이, 워드선 전원 상의 전류 스파크는 전력선의 신뢰도 문제를 일으킬 수 있다.
따라서, 본 발명의 목적은 회로에 기존에 존재하는 자기 재생 발진기(self-refresh osillator)를 사용하여 (워드선 전력망 전압 신호 Vpp에 그다지 전압 강하를 일으키지 않고) 시험 시간을 가능한 한 단축시킨 상태에서 DRAM의 모든 워드선에 가해지는 응력을 최대화하는 데에 사용하는 DC 번인 구조물과 방법을 제공하는 데에 있다.
보다 구체적으로는, 본 발명은 반도체 회로를 시험하는 방법을 포함하는데, 반도체 회로는 기억 장치에 접속되는 워드선, 어드레스를 수신하는 어드레스 수신기, 어드레스를 디코드하여 워드선 중의 하나를 선택하는 어드레스 디코더, 비 시험 모드 동안에 워드선을 재생하는 자기 재생 유닛, 시험 모드에서 반도체 회로를 제어하는 시험 모드 소자를 포함하며, 상기 본 발명의 방법은 시험 모드 신호를 시험 모드 소자에 공급하는 단계, 자기 재생 유닛의 시험 모드 동작을 활성화하는 단계, 자기 재생 유닛을 사용하여 워드선을 활성화하는 단계, 기설정된 시간 동안 워드선을 활성 상태로 유지하는 단계, 워드선을 비활성화하는 단계를 포함한다.
자기 재생 유닛은 비시험 모드 동안에 워드선을 순차적으로 활성화하고 비활성화하며, 워드선을 순차적으로 활성화하는 단계는 자기 재생 유닛의 동작을 변경하여 워드선을 순차적으로 활성화하여 워드선을 활성 상태로 유지하는 단계를 포함한다.
또한, 상기 회로는 어드레스 디코더에 접속되는 멀티플랙서를 더 포함하며, 상기 방법은 시험 모드 동안에 멀티플랙서를 사용하여 수신기를 워드선으로부터 분리하는 단계를 더 포함한다. 또한, 상기 회로는 시험 모드 디코더를 더 포함하며, 시험 모드 신호를 회로에 공급하는 단계는 시험 모드 신호를 시험 모드 디코더에 공급하는 단계를 포함하며, 상기 방법은, 시험 모드 디코더가 시험 모드 신호를 수신할 때, 자기 재생 유닛의 시험 모드를 활성화하는 단계를 더 포함한다.
도 1은 통상의 회로를 개략적으로 도시한 도면,
도 2는 도 1에 도시한 회로 내의 각종 신호의 상태를 상이한 시간에서 설명하는 타이밍도,
도 3은 본 발명에 따른 회로를 개략적으로 도시한 도면,
도 4는 도 3에 도시한 회로 내의 각종 신호의 상태를 상이한 시간에서 설명하는 타이밍도,
도 5는 본 발명에 따른 회로를 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
30, 55 : 어드레스 수신기 31, 51 : 시험 모드 디코더
32, 52 : 워드 디코드 시스템 33, 53 : 메모리 어레이
34, 54 : 제어 신호 수신기 35, 55 : 어드레스
36, 56 : DC 번인 신호 37, 57 : 워드선 전력망 전압
38, 58 : 자기 재생 카운터 59 : 멀티플랙서
본 발명의 상기 목적을 비롯하여 그 밖의 목적, 특징 및 이점은 첨부한 도면과 관련하여 이하에 기술될 본 발명의 바람직한 실시예의 상세한 설명으로부터 명확해 질 것이다.
전술한 바와 같이, 모든 워드선을 동일 시간에 턴온하면 워드선 전원 상에 막대한 전류 스파크가 생겨 전력망의 전압 강하와 더불어 전력선의 신뢰성 문제를 유발시킬 수 있다. 본 발명은 회로에 내장되어 있는 자기 재생 발진기(self-refresh oscillator)를 사용하여 (정상의 자기 재생 동작 동안에) 모든 워드선을 순차적으로 턴온시킴으로써, 필요한 유지 시간 동안 모든 워드선을 턴온시키는데 필요한 시간 증가분을 최소한(예를 들어, 전형적으로 64ms∼512ms 증분)으로 줄인다.
DC 번인시 필요한 유지 시간은 수십초대이므로, 64ms∼512ms 증분은 시험 시간을 그리 심각하게 증가시키지는 않는다. 게다가, 전원에 걸리는 부하는 정상의 재생 동작과 유사하므로 전술한 바와 같은 바람직하지 않은 전류 스파크를 유발시키지도 않는다.
다음에, 도면 중에서 특히 도 3을 참조하면, 본 발명의 회로는 어드레스(35)를 수신하는 어드레스 수신기(30), 제어 신호 수신기(34), 시험 모드 디코더(31), 워드선 전력망 전압(37)(Vpp)이 공급되는 워드 디코드 시스템(32), 메모리 어레이(33), 시험 모드 디코더로부터 DC 번인 신호(36)를 수신하는 자기 재생 카운터(38)를 포함한다.
본 발명에 사용된 대부분의 구조는 통상적으로 본 기술 분야에서의 당업자에게 알려져 있으므로, 그러한 구조에 대한 상세한 설명은 본원에서는 생략하였고 본 발명의 신규한 특징에 대해서만 명확히 설명하였다. 따라서, 본 명세서의 설명에서는 일부 구성 요소 및/또는 시스템을 "시판중인(off the shelf)" 구성 요소/시스템이라 지칭한다.
어드레스 수신기(30)는 "시판중인 수신기"이어도 되는 것으로서 외부 메모리 제어기(도시하지 않음)로부터의 입력되는 어드레스(35)를 버퍼링한다. 어드레스 수신기(30)는 입력되는 어드레스(35)를 내부 어드레스 버스를 통해 메모리 칩에 전송한다. 이들 어드레스는 정상 동작(예를 들어, 판독, 기록 및 재생 동작)시 메모리 어레이(33)를 디코드하는데 사용한다.
제어 신호 수신기(34)는 "시판중인 수신기"이어도 되지만 이에 한정되지는 않는 것으로서 입력되는 제어 커맨드를 수신한다. 이 제어 커맨드로서는 판독, 기록, 시험 모드(TM)가 있을 수 있는데 이에 한정되는 것은 아니다.
시험 모드 디코더(31)는 바람직하게는 입력되는 어드레스를 공지된 소정 세트의 시험 모드 어드레스와 비교하는 디코더이다. 시험 모드는 메모리 칩을 인에이블시켜 대개는 정상 동작 파라미터 이외의 기능을 가능하게 하는 칩내장형 제어 신호를 이용하여 이들 기능을 구현할 수 있도록 한다. 시험 모드의 예로서는 신호 마진 시험, RAS 전의 CAS(CBR), 전압 조정 디스에이블, DC 웨이퍼 번인 등이 있다.
자기 재생 카운터(38)는 인에이블되면 소정 기간의 재생 동작을 수행한다. 자기 재생 카운터(38)는 바람직하게는 시판중인 시스템이다.
워드 디코드 시스템(32)은 바람직하게는 시판중인 시스템일 수 있고, 외부에서 공급되는 전압이나 내부에서 발생하는 전압(이 전압은 앞에서 Vpp로 표기함) 중의 어느 하나에 의해서 활성화될 수 있다. 또한, Vpp는 시판중인 회로를 사용하여 발생할 수 있다.
정규 자기 재생 동작시, 자기 재생 카운터(38)는 행 어드레스를 생성하여 해당 행을 활성화시키고, 해당 행 상의 모든 셀이 재생될 때까지 대기하여, 행을 비활성화시키고, 행 어드레스를 증가시킨다. 이러한 단계는 모든 셀이 (통상적으로 필요한 번인 시간보다 충분히 적은) 소정 시간 내에 재생되도록 반복된다. 예를 들어, 연속된 워드선의 활성화 간격이 15μs일 때 4k에 대한 재생 동작의 소요 시간은 총 64ms가 된다. 마찬가지로, 32k에 대한 재생 동작의 소요 시간은 512ms로 될 것이다. 약 10s인 통상의 번인 시간에 64ms∼512ms의 시간이 추가되더라도 시험 시간은 그다지 증가하지 않는다.
정규의 자기 재생 동작과는 반대로, 본 발명에 따르면, DC 번인 모드 동안에는, 다음의 워드선이 활성화되기 전에는 그 이전의 워드선은 비활성화되지 않는다. 그러므로, 본 발명에서는 모든 워드선은 순차적으로 하이 상태로 설정된다(예를 들어, 순차적으로 턴온된다). 그 다음, 통상의 번인 동작과 마찬가지로, 모든 워드선이 턴온되면, 워드선은 통상의 주기(예를 들어, 10s) 동안 하이 상태를 유지하고, 그에 따라 워드선에 충분한 응력이 가해질 수 있도록 함으로써, 결함있는 소자를 검출할 수 있다.
도 4는 도 3에 도시한 회로 내의 각종 신호의 타이밍을 도시한 도면이다. 도 2에 도시한 신호와 같이, 도 3은 행 어드레스 스트로브 신호(RAS), 열 어드레스 스트로브 신호(CAS), 기록 인에이블 신호(WE), (어드레스 XA0, …, XAn중의 어느 하나일 수 있는) 어드레스 신호(ADR), 워드선 신호(WLO, WL1, …WLX), 워드선 전력망 전압 신호(Vpp)를 예시한다.
그러나, 도 2에 도시한 경우와는 달리, 도 4의 워드선 신호(WLO, WL1, …WLX)는 순차적으로 활성화된다. 도 4에서, 각 워드선 신호(WLO, WL, …WLX)는 도 2에 도시한 전압 신호 Vpp에 전압 강하가 발생하지 않도록 그 자신의 고유 시점에 동기하여 활성화된다. 하지만, 전압 신호 Vpp 상에는 그다지 중요하지 않은 미미한 변동이 도 4의 대향 화살표로 표시한 영역에서 발생한다.
도 5는 본 발명의 다른 실시예를 예시한 도면으로서 멀티플랙서(59)를 포함한 것을 제외하고는 도 3에 도시한 구조와 유사하다. 보다 구체적으로는, 도 5는 어드레스(55)를 수신하는 어드레스 수신기(50), 제어 신호 수신기(54), 시험 모드 디코더(51), 워드선 전력망 전압(Vpp)(57)이 공급되는 워드 디코드 시스템(52), 메모리 어레이(53), 시험 모드 디코더(51)로부터 DC 번인 신호(56)를 수신하는 자기 재생 카운터(58)를 포함하는 회로를 나타낸다.
도 5에 도시한 시스템은 어드레스 수신기(50)에 입력되는 어드레스(55)를 갖는 워드선을 디코드한다. DC 번인시, 어드레스와 제어 신호가 적절히 조합되어 칩에 입력되면, 칩의 동작은 DC 번인 시험 모드로 들어 간다. 그에 따라, 시험 모드 디코더(51)로부터의 DC 번인 신호(DC BI)(56)가 활성화된다. 이 DC 번인 신호(56)에 의해서, 멀티플랙서(59)는 자기 재생 카운터(58)로부터의 어드레스를 어드레스 버스로 통과시키는 반면, 어드레스 수신기(50)로부터의 어드레스(55)는 무시한다. 이러한 멀티플랙서를 사용하면 자기 재생 제어 회로 블록을 융통성있게 배치할 수 있다. 도 3에 도시한 실시예를 구현하기 위해서는 번인 시험 모드로 들어 간 후 어드레스 수신기의 동작을 중지시킬 필요가 있다. 멀티플랙서가 없다면, 어드레스 수신기(50)를 디스에이블시키기 위해서 논리 제어 장치를 추가로 마련할 필요가 있다. 멀티플랙서(59)를 삽입하면 어드레스 수신기(50)를 더 이상 제어할 필요가 없게 된다.
멀티플랙서(59)는 시판되는 제품으로서 바람직하게는 이 명세서를 본 다면 본 기술 분야의 당업자가 알 수 있는 바와 같이 서로 반대의 제어를 갖는 풀 CMOS 패스 게이트(full CMOS pass gate)이다.
본 발명의 DC 번인 프로세스를 실시하기 위해서 다음과 같은 논리 동작이 수행된다. 행 어드레스 0를 개시값으로서 갖는 자기 재생 제어 회로(54)에 DC 번인(BURNINDC IPL) 코드가 공급된다. DC 번인(BURNINDC) 신호는 행의 비활성화를 금지하고 다른 모든 어레이 기능을 통상의 DC 번인 모드와 동일한 방법으로 설정한다.
DC 번인 신호는 자기 재생 카운터의 행 어드레스가 최고로 될 때 자기 재생 제어 회로(54)를 중지시키는데 사용할 수 있다. 이미 활성중인 행을 활성화하는데 충돌이 발생하지 않거나, 장시간의 번인 동안 워드선을 하이 상태로 유지할 필요가 있는 경우는, 그러한 제어 회로의 중지는 사용하지 않는 것이 바람직하다.
DC 번인 신호는 IPL 클리어 신호와 함께 모든 워드선을 스위치 오프한다. 게다가, 본 발명은 전술한 바와 같이 접지망에 가해지는 충격을 최소화한다.
본 발명의 다른 실시예에 따르면, DC 번인 카운트는 바람직하게는 DC 번인 모드에서 우수 행 어드레스만 또는 기수 행 어드레스만 포함하여 WL-WL 응력을 일으킨다. 본 명세서를 보면 본 기술 분야의 당업자가 알 수 있듯이, 기수 또는 우수 행 어드레스는 예를 들어, DC 번인이 인에이블되면 자기 재생 카운터 이후에 낮은 행 어드레스 비트를 고정함으로써 개별적으로 선택될 수 있다.
DC 번인 모드에서 모든 워드선을 스위치 온하는데 필요한 전류는 정규의 재생 모드에서 필요로 하는 전류와 사실상 유사하다. 이 명세서를 보면 본 기술 분야의 당업자가 알 수 있듯이, 이 전류는 내부 Vpp 발생기의 최대 전류, Vpp 망의 저항 또는 Vpp의 원전원(force pad)으로부터 내부 Vpp 망까지의 선저항에 따라 제한될 것이다.
Vpp 시스템은 정규의 워드선 활성화시의 전류 요구 조건을 약간의 여유를 두고 제공할 수 있도록 설계되어 있다. Vpp 시스템이 2k∼8k를 처리할 수 있도록 설계한다면 정규 전류는 그다지 실제적이지 않을 것이다. Cvpp/Cwl≪1의 비율은 통상적으로 Vpp 상의 모든 워드선을 동시에 선택하는 것은 부정적인 효과를 나타낸다. 모든 워드선을 동시에 선택하는데 필요한 전하량은 Vpp 정전 용량에 저장된 것보다 훨씬 많다. 이 때문에 통상적으로 Vpp상의 전압 강하는 크게 된다. Vpp 시스템의 대역폭은 작아서 이러한 통상의 큰 전압 강하를 보상하지는 못한다. 비율이 1보다 훨씬 크면, 전압 강하의 영향은 최소화될 수 있다. 그러나, Vpp 시스템을 대용량으로 하면 칩 면적이 더욱 커지므로 실용적이지 못하다. 또한, 소정 시간 내에 Vpp를 파워업(power up)할 수 있는 것은 본 발명의 또 다른 이점이 된다. 그러므로, Vpp 망의 초기 전압 강하는 워드선 정전 용량에 대한 Vpp 버퍼 정전 용량의 비율, 즉, 1보다 상당히 작은 비율에 의해서 결정될 것이다.
전술한 바와 같이, 워드선을 순차적으로 턴온시키는 데에 자기 재생 발진기를 사용하면, Vpp 망의 부하를 정규 재생 동작시의 값으로 줄일 수 있다. 게다가, 발진기가 이미 칩에 내장되어 재생 동작을 수행하여 워드선을 턴온시키는 회로에 이미 접속되어 있기 때문에, 부가적으로 필요한 칩 면적은 최소화된다. 또한, 전술한 바와 같이, 약 10s의 응력 시간에 추가된 64ms∼512ms의 시간은 시험 시간을 심각하게 증가시킬 정도는 아닐 것이다.
본 발명의 다른 이점으로서는 Vpp 전압의 제어와 규정이 양호하다는 것을 들 수 있다. 통상의 방법에서는, Vpp의 변동이 커서 결정하기가 어려웠다. 기존의 회로에 최소한의 회로만을 추가하기 때문에, 칩 상의 점유 면적은 그다지 크지 않게 된다. 또한, 칩내장형 전원 버싱(bussing)(Vpp)은 본 발명에 영향을 미치지 않는다. 다른 방법에서는 전원을 번인 챔버에 추가할 필요가 있는데 비하여, 본 발명은 부가적인 전원을 필요로 하지 않아 번인 비용 부담을 줄이는데 유용하다. 또한, 번인을 개시하는 데에 칩내장형 회로를 사용함으로써 번인 시험의 복잡도를 줄일 수 있다.
이상, 바림직한 실시예를 들어 본 발명을 설명하였는데, 당업자라면, 첨부된 특허 청구항의 사상과 범주 내에서 본 발명을 변경할 수 있다는 것을 이해할 것이다.
따라서, 본 발명에 따르면, 통상의 회로에 멀티플랙서와 자기 재생 회로만을 사용하여, 시험 시간을 그다지 증가시키지 않으면서 워드선을 순차적으로 턴온시킴으로써 결함있는 회로를 효율적으로 검출할 수 있다.

Claims (8)

  1. 복수의 선과, 비시험 모드 동안에 상기 선을 재생하는 자기 재생 유닛을 갖는 회로를 시험하는 방법에 있어서,
    상기 회로에 시험 모드 신호를 공급하는 단계와,
    상기 자기 재생 유닛을 사용하여 상기 선을 순차적으로 활성화하는 단계와,
    기설정된 시간 동안, 상기 선을 활성 상태로 유지하는 단계와,
    상기 선을 비활성화하는 단계
    를 포함하는 회로 시험 방법.
  2. 제 1 항에 있어서,
    상기 자기 재생 유닛은 상기 비시험 모드 동안에 상기 선을 순차적으로 활성화하고 비활성화하며, 상기 선을 순차적으로 활성화하는 상기 단계는 상기 자기 재생 유닛의 동작을 변경하여 상기 선을 순차적으로 활성화하고 상기 선을 활성 상태로 유지하는 단계를 포함하는 회로 시험 방법.
  3. 제 1 항에 있어서,
    상기 회로는 상기 선에 접속되는 어드레스 디코더와 상기 어드레스 수신기에 접속되는 멀티플랙서를 더 포함하며, 상기 방법은 상기 멀티플랙서를 사용하여 상기 시험 모드 동안에 상기 어드레스 수신기를 상기 선으로부터 분리하는 단계를 더 포함하는 회로 시험 방법.
  4. 제 1 항에 있어서,
    상기 회로는 시험 모드 디코더를 더 포함하며, 시험 모드 신호를 상기 회로에 공급하는 상기 단계는 상기 시험 모드 신호를 상기 시험 모드 디코더에 공급하는 단계를 포함하며, 상기 방법은 상기 시험 모드 디코더가 상기 시험 모드 신호를 수신하면 상기 자기 재생 유닛의 시험 모드를 활성화하는 단계를 더 포함하는 회로 시험 방법.
  5. 제 1 항에 있어서,
    상기 선은 워드선을 포함하며, 상기 선을 순차적으로 활성화하는 상기 단계는 상기 워드선을 순차적으로 활성화하는 단계를 포함하는 회로 시험 방법.
  6. 기억 장치에 접속되는 워드선, 어드레스를 수신하는 어드레스 수신기, 상기 어드레스를 디코드하여 상기 워드선 중의 하나를 선택하는 어드레스 디코더, 비시험 모드 동안에 상기 워드선을 재생하는 자기 재생 유닛, 시험 모드 동안에 상기 반도체 회로를 제어하는 시험 모드 소자를 포함하는 반도체 회로를 시험하는 방법에 있어서,
    상기 시험 모드 소자에 시험 모드 신호를 공급하는 단계와,
    상기 자기 재생 유닛의 시험 모드 동작을 활성화하는 단계와,
    상기 자기 재생 유닛을 사용하여 상기 워드선을 순차적으로 활성화하는 단계와,
    소정의 시간 동안 상기 워드선을 활성 상태로 유지하는 단계와,
    상기 워드선을 비활성화하는 단계
    를 포함하는 반도체 회로 시험 방법.
  7. 제 6 항에 있어서,
    상기 자기 재생 유닛은 상기 비시험 모드 동안에 상기 워드선을 순차적으로 활성화하고 비활성화하며, 상기 워드선을 순차적으로 활성화하는 상기 단계는 상기 자기 재생 유닛의 동작을 변경하여 상기 워드선을 순차적으로 활성화하고 상기 워드선을 활성 상태로 유지하는 단계를 포함하는 반도체 회로 시험 방법.
  8. 제 6 항에 있어서,
    상기 회로는 상기 어드레스 디코더에 접속되는 멀티플랙서를 더 포함하며, 상기 방법은 상기 멀티플랙서를 사용하여 상기 시험 모드 동안에 상기 어드레스 수신기를 상기 워드선으로부터 분리하는 단계를 더 포함하는 반도체 회로 시험 방법.
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