JP3311260B2 - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置

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JP3311260B2
JP3311260B2 JP33733896A JP33733896A JP3311260B2 JP 3311260 B2 JP3311260 B2 JP 3311260B2 JP 33733896 A JP33733896 A JP 33733896A JP 33733896 A JP33733896 A JP 33733896A JP 3311260 B2 JP3311260 B2 JP 3311260B2
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signal
memory
semiconductor integrated
integrated circuit
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置等
の半導体装置にかかり、例えばリフレッシュカウンタや
遅延回路等の動作特性が製造バラツキにより異なる場合
にＲＯＭ回路で調整するもの関する。
【０００２】
【従来の技術】半導体記憶装置の中でダイナミック型の
ランダムアクセスメモリ（ＤＲＡＭ）は、メモリセルが
記憶データに応じて電荷を蓄積するかしないことでデー
タを記憶する。最も一般的に普及しているＤＲＡＭのメ
モリセルは、１トランジスタと１キャパシタから構成さ
れ、キャパシタ内に電荷が蓄積され、トランジスタがワ
ード線とビット線により選択される。
【０００３】このＤＲＡＭのメモリセルは、一定の期間
内では電荷を蓄積することができ、記憶したデータを正
確に読みだすことができる。しかし、メモリセルのキャ
パシタでは蓄積した電荷がリークして、上記の一定の期
間を経過するとキャパシタの蓄積する電荷の量が不十分
となり記憶データを正確に読みだすことが出来ない。そ
こで、ＤＲＡＭでは、一定の周期でメモリセルをアクセ
スして記憶されているデータをメモリセル内に再書き込
みさせるリフレッシュ動作が行われる。
【０００４】最近のＤＲＡＭにおいては、システム側の
負担を軽減する為に、ＤＲＡＭ内部にセルフリフレッシ
ュ機能を有し、ＤＲＡＭ内部に設けた発振器からなるリ
フレッシュカウンタにより一定周期でメモリセルへの再
書き込みが行われる。
【０００５】或いは、半導体回路において、遅延回路に
より所定の遅延した信号を生成することが行われる。例
えば、ある内部のクロック信号とその遅延した遅延クロ
ック信号との間に、外部からのクロック信号が検出され
るか否か等の機能回路を構成する場合である。
【０００６】上記のリフレッシュカウンタや遅延回路等
では、製造工程におけるバラツキを伴うことは避けるこ
とができない。従って、その製造バラツキを吸収して調
整することができる様に、内部に特性値調整用の書き込
み可能なメモリ（ＰＲＯＭ）を設けることが行われてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このＰ
ＲＯＭによる特性値の調整を行う為には多大な時間と労
力を必要とする。即ち、特性値の調整と回路の動作の確
認の作業を繰り返し行わなければならない。特性値の調
整は、例えば製造バラツキにより変化する特性値をＰＲ
ＯＭで設定した調整信号を利用して行われる。そして、
動作確認の作業は、そのようにして調整された内部の回
路の動作が正常に動くか否かの確認である。動作確認に
おいて、正常動作が確認されない時は再度ＰＲＯＭ回路
による調整を行う。
【０００８】また、調整用のＰＲＯＭがフューズＲＯＭ
等の様に、一旦書き込みを行うと再度修正することがで
きないタイプのものもある。その様なＰＲＯＭを調整用
に使用すると、再調整の為にプログラムしなおすことが
出来ないので、最初の調整後に正常動作が確認されない
時は、その製品自体が回復できな不良品となってしま
う。
【０００９】そこで、本発明の目的は、製造バラツキに
より連続的に変化する特性値を出力する回路において、
製造バラツキによる変化を調整する書き込み可能なメモ
リを有し、更に効率的に調整後の動作確認を行うことが
できる回路を有する半導体装置を提供することにある。
【００１０】更に、本発明の目的は、製造バラツキによ
り周期が変化するリフレッシュカウンタにおいて、その
周期の調整用の書き込み可能なメモリを有し、更に効率
的に調整後のメモリの動作確認を行うことができる回路
を有する半導体記憶装置を提供することにある。
【００１１】更に、本発明の目的は、製造バラツキによ
り遅延特性が変化する遅延回路において、その遅延の調
整用の書き込み可能なメモリを有し、更に効率的に調整
後の内部回路の動作確認を行うことができる回路を有す
る半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、本発明に
よれば、複数のメモリセルからなるメモリセルアレイを
有するダイナミック型の半導体記憶装置において、該メ
モリセルアレイのリフレッシュ動作をさせるタイミング
信号を所定の周期で発生する発振器を有し、該発振器
は、所定の特性値を与えられて、該特性値に応じた前記
周期を持つタイミング信号を発生する発振回路と、前記
特性値を調整する為の調整信号を生成するプログラム可
能なメモリ手段を有し、前記調整信号に従って調整され
た前記特性値を前記発振回路に与える特性値生成手段
と、テストエントリ信号により前記メモリ手段の代わり
にテスト用の調整信号を与えることを可能にする確認用
切り替え手段を有することを特徴とする半導体記憶装置
を提供することにより達成される。
【００１３】また、本発明は、上記の半導体記憶装置に
おいて、前記特性値生成手段は、複数の特性値を生成す
る特性値発生部と、前記メモリ手段が生成する調整信号
に従って前記特性値発生部が発生する複数の特性値のう
ちいずれかを選択する選択スイッチ手段を有し、前記前
記確認用切り替え手段により、前記テストエントリ信号
がテスト時のレベルにある時に与えられた前記テスト用
の調整信号に従って前記複数の特性値のうちいずれかが
選択され、前記リフレッシュ動作が正常と確認された時
の調整信号に対応するデータが前記メモリ手段に記憶さ
れることを特徴とする。
【００１４】上記の目的は、本発明によれば、製造バラ
ツキにより異なる遅延時間を有する遅延回路を有する半
導体装置において、前記遅延回路は、第一の抵抗手段
と、選択可能な複数の第二の抵抗手段とを有し、該第一
の抵抗手段によってまたは該第一の抵抗手段と選択され
た第二の抵抗手段の組み合わせにより前記遅延時間が生
成され、前記遅延時間を調整する為の調整信号を生成す
るプログラム可能なメモリ手段を有し、前記調整信号に
より該第二の抵抗手段が選択される調整信号生成手段
と、テストエントリ信号により前記メモリ手段の代わり
にテスト用の調整信号を前記遅延回路に与えることを可
能にする確認用切り替え手段を有することを特徴とする
半導体装置を提供することにより達成される。
【００１５】上記の半導体装置において、前記確認用切
り替え手段により、前記テストエントリ信号がテスト時
のレベルにある時に与えられたテスト用の調整信号に従
って前記複数の第二の抵抗のうちいずれかが選択されま
たは選択されずに、前記遅延回路の遅延時間が正常と確
認された時の調整信号に対応するデータが前記メモリ手
段に記憶されることを特徴とする。
【００１６】更に、上記の目的は、製造バラツキにより
異なる特性値を発生し、与えられた調整信号に従って前
記特性値が調整される特性値発生回路と、該特性値を与
えられて該特性値に応じた所定の動作特性を有する内部
回路と、前記特性値を調整する為の前記調整信号を生成
するプログラム可能なメモリ手段と、テストエントリ信
号により前記メモリ手段の代わりにテスト用の調整信号
を前記特性値発生回路に与えることを可能にする確認用
切り替え手段を有することを特徴とする半導体装置を提
供することにより達成される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１８】図１は、本発明の実施の形態例である半導
体記憶装置の概略ブロック図である。１０は、複数のメ
モリセルを有するメモリセルアレイであり、この例では
ダイナミック型のメモリセルを有する。１１は、外部か
らのアドレス信号ＡＤＤが供給されるワードデコーダで
あり、選択されたワード線がワードドライバ回路１１に
より駆動される。１３は、コラム側のデコーダ・ドライ
バ回路であり、複数のセンスアンプ１４から、アドレス
信号ＡＤＤにより選択されたビット線に接続されたセン
スアンプの出力が、入出力回路１５に供給される。ま
た、書き込み時には、デコーダ・ドライバ回路により選
択されたビット線に、入出力回路１５からの書き込み信
号が供給される。
【００１９】この様なダイナミック型のランダムアクセ
スメモリでは、一定の周期でそのメモリセルに記憶され
たデータを再度書き込みをおこなうリフレッシュ動作を
行う必要がある。このリフレッシュ動作は、システム側
が主導的にリフレッシュの為のアドレス信号を外部から
メモリに与えて行われる場合と、メモリ側でシステム側
により与えられる制御信号からセルフリフレッシュモー
ドであることを検出して、内部で生成するリフレッシュ
のタイミング信号に従った周期で行われる場合とがあ
る。
【００２０】上記のメモリ側で行うセルフリフレッシュ
動作は、メモリ内部に設けた発振器によりリフレッシュ
タイミング信号を生成し、そのタイミングでメモリの読
み出しとその読みだしたデータの再書き込みが行われ
る。従って、リフレッシュのタイミング信号は、メモリ
セルがデータを保持することができる期間内で再書き込
みが行われる様な周期を持つ。そして、その周期は、メ
モリセルのデータが失われない範囲で出来るだけ長いこ
とが望まれる。かかるタイミングでリフレッシュの再書
き込みが行われると、必要最小限の消費電力でメモリセ
ルのデータを保持することができるからである。
【００２１】図１中の、２０は制御信号であるチップセ
レクト信号／ＣＥ、行アドレスストローブ信号／ＲＡ
Ｓ、列アドレスストローブ信号／ＣＡＳ及びライトエネ
ーブル信号／ＷＥからセルフリフレッシュモードである
か否かの判別を行うセルフリフレッシュモード判別部で
ある。２１はセルフリフレッシュ制御部であり、セルフ
リフレッシュモード判別部２０が発生するセルフリフレ
ッシュ判別信号２０ａに従って、所定のタイミングでセ
ルフリフレッシュ動作を制御する。２２は発振器、２４
は分周器であり、セルフリフレッシュ制御部２０が発生
するセルフリフレッシュ信号２１ａにより発振器２２が
発振を開始し、その発振出力を分周してリフレッシュタ
イミング信号２４ａが生成される。即ち、発振器２２と
分周器２４によりリフレッシュカウンタが構成される。
【００２２】２６は、行アドレス制御回路であり、リフ
レッシュタイミング信号２４ａのタイミングに従って行
アドレス信号をインクリメントしてワードデコーダ１１
にあ与える。これにより、ワード線が順次駆動され、通
常の動作にしたがってメモリの再書き込み動作が行われ
る。
【００２３】従って、図１のダイナミック型の半導体記
憶装置は、通常動作では外部から与えられるアドレス信
号ＡＤＤをデコードして、選択されたワード線（図示せ
ず）を駆動し、メモリセルに蓄積されたデータをセンス
アンプ１４で感知し、列アドレスによりコラムデコーダ
・ドライバ１３により選択されたセンスアンプの出力が
入出力回路１５に供給される。
【００２４】一方、セルフリフレッシュの動作は、セル
フリフレッシュモード判別部２０によりセルフリフレッ
シュモードが判別され、セルフリフレッシュ制御部２１
が発生するセルフリフレッシュ信号２１のタイミングで
発振器２２が発振する。そして、タイミング信号２４ａ
の周期に従って行アドレス信号がインクリメントされ
て、メモリセルアレイ内のワード線が上記周期で選択駆
動されて、メモリへの再書き込み動作が行われる。一般
に、メモリセルは温度が上昇するとそのキャパシタのリ
ーク特性が悪くなり記憶データの保持時間が短くなる。
それを補償するために通常は温度の上昇に伴って発振器
の周波数が高くなる様に設計される。
【００２５】しかしながら、製造バラツキによりメモリ
セルのデータ保持特性にバラツキが生じる。或いは、発
振器の周波数（周期）を決める特性値が製造バラツキに
より変化する。従って、そのバラツキに応じて発振器の
周波数を調整することができる様にプログラム可能なＲ
ＯＭが設けられる。そうすることで、製造後に動作テス
トをして最適な特性値への調整が行われる。
【００２６】図２は、発振器２２及びその周辺の回路構
成を示すブロック図である。発振器２２内には、電流源
４２、スイッチ４６及び発振回路４８からなる発振回路
が設けられる。この発振回路には、特性値として電流源
４２の電流値を調整する為の電圧値Ｖｇが与えられ、そ
の電圧値Ｖｇに基づく電流が電流源４２で生成され、ス
イッチ手段４６を介して発振回路４８にその電流あるい
はその電流発生の為の電圧が供給される。発振回路４８
の出力は、セルフリフレッシュのタイミング信号生成の
為に分周回路２４に供給される。
【００２７】更に、発振器２２内には、上記の特性値Ｖ
ｇを発振回路４８に接続される電流源４２に供給する特
性値生成手段５０が設けられている。この特性値生成手
段５０は、特性値Ｖｇを調整する為の調整信号３７を生
成する為のプログラム可能なＲＯＭからなるメモリ手段
３３と、複数種類の特性値３９を発生する特性値発生部
３８と、更にテストエントリ信号４９によりメモリ手段
３３の代わりにテスト用の調整信号用のテストイン信号
３２を与えることを可能にする確認用切り替え手段であ
るスイッチ３５が設けられる。
【００２８】この特性値生成手段５０内では、プログラ
ム可能なＲＯＭ３３からプログラムされた記憶データ３
４がデコーダ３６に与えられる。デコーダ３６ではその
記憶データをデコードして調整信号３７を出力する。こ
の例では、メモリ３３の出力が２ビットであるので、そ
のデコードされた調整信号３７は４本になっている。そ
して、特性値発生部である電圧発生部３８で生成された
例えば４種類の特性値３９の内、１つの特性値がスイッ
チ４０にて調整信号３７にしたがって選択されて、最適
な特性値である電圧値Ｖｇが発振回路４８に接続の電流
源４２に供給される。
【００２９】上記の説明で明らかな通り、この発振器２
２では、セルフリフレッシュのタイミング信号を生成す
る発振回路４８の周波数（周期）を調整する為に、周波
数を決める特性値である電圧値Ｖｇを、複数の電圧値３
９から選択するようにしている。そして、その複数の電
圧値３９の選択の為の調整信号３７を、プログラム可能
なメモリ３３にデータを記憶させることにより設定して
いる。従って、半導体記憶装置を形成してセルフリフレ
ッシュ動作の周期を確認した後、その確認した最適の周
期に対応する電圧値を選択する為の記憶データをメモリ
３３に書き込むことで、製造バラツキに対応してセルフ
リフレッシュ動作の周期を最適の値に調整することがで
きる。
【００３０】図２中のテストモード判別部３０は、制御
信号／ＣＥ，／ＲＡＳ，／ＣＡＳ，／ＷＥ信号と共にク
ロックＣＬＫ、クロックエネーブル信号ＣＫＥ、アドレ
ス信号Ａ０４，Ａ０５，Ａ０６が例えば入力される。そ
して、これらの信号が特定の組み合わせになった時に、
テストエントリ信号４９が生成される。このテストエン
トリ信号４９により確認用の切り替え手段であるスイッ
チ３５が切り替えられ、テスト用の信号３２がメモリ３
３に代わってデコーダに供給される。
【００３１】従って、確認用切り替え手段３５をテスト
エントリ信号４９で切り替えることで、テスト入力信号
発生部３１のテスト信号３２をメモリ３３に代わって供
給し、電圧発生部３８が生成した複数の電圧値３９を順
次選択して発振回路４８の周期を変化させ、セルフリフ
レッシュ動作が適切なタイミングで行われるかいなかの
テストが行われる。その後そのテストの結果により検出
された最適の電圧値Ｖｇになるように、プログラム可能
なメモリ３３にデータが書き込まれる。テスト入力信号
発生部３１は、例えば外部からの制御信号３１ａによ
り、テスト信号３２が順次発生される。
【００３２】図３は、テストモード判別部３０での判定
論理の例を示す図である。制御信号／ＣＥ，／ＲＡＳ，
／ＣＡＳ，／ＷＥが全てＬレベルになり、アドレス信号
Ａ０４，Ａ０５，Ａ０７が全て１レベルになり、更にク
ロックイネーブル信号ＣＫＥが通常のＨレベルよりも高
いスーパーＨレベルになった時に、クロックＣＬＫの立
ち上がりのタイミングでテストエントリ信号がアクティ
ブレベルのＨレベルになる。その結果、確認切り替え手
段３５のスイッチが切り替えられる。
【００３３】図４は、発振回路４８と電流源４２との関
係を説明する図である。この図では、図２に示したスイ
ッチ４６を省略している。電流源回路４２は、グランド
電位と電源Ｖｃｃとの間に、Ｐ型トランジスタＰ１０，
Ｎ型トランジスタＱ１１，Ｑ１４が接続され、発振回路
４８には、Ｐ型トランジスタＰ１２とＮ型トランジスタ
Ｑ１３との間に具体的な発振回路が設けられている。ト
ランジスタＰ１０，Ｐ１２によりカレントミラー回路が
構成され、トランジスタＱ１１，Ｑ１３とで同様にカレ
ントミラー回路が構成される。
【００３４】トランジスタＱ１４のゲートに与えられる
電圧値Ｖｇに従って、電流Ｉが決定される。即ち、電圧
値Ｖｇが高ければ電流値Ｉも大きくなり、電圧値Ｖｇが
低ければ電流値Ｉは小さくなる。その結果、カレントミ
ラー回路を構成するトランジスタＰ１２を流れる電流
は、トランジスタＰ１０とのサイズ比に従う値となる。
トランジスタＱ１３を流れる電流も同様である。従っ
て、対になるトランジスタＰ１０，Ｐ１３のサイズを同
じにし、またトランジスタＱ１１、Ｑ１３のサイズを同
じにすると、発振回路内の電流も電流Ｉと同じにするこ
とができる。
【００３５】発振回路は、後述する通り、通常インバー
タ回路を奇数個接続することにより構成されるが、供給
電流が大きければその動作が高速になり、発振周波数は
高くなる。一方、供給電流が小さければその動作が遅く
なり、発振周波数は低くなる。従って、供給される特性
値である電圧Ｖｇに従って発振周波数が制御されること
になる。
【００３６】図５は、トランジスタＱ１４のゲート電圧
Ｖｇとドレイン電流Ｉとの関係を示すグラフ図である。
トランジスタの一般的なサブスレショルド特性として、
温度が高温になるとドレイン電流が大きく、温度が低温
になると小さくなる。そこで、図中の狙い値の電圧にゲ
ート電圧を設定することにより、高温時には発振周波数
を高くし低温時には低くする様に自動制御することが可
能である。ダイナミック型のメモリでは、高温時にキャ
パシタのリーク電流が大きくなり、セルフリフレッシュ
の期間を短くする必要がある。従って、図５に示すトラ
ンジスタ特性を利用することで、温度変化に伴う発振周
波数の微調整を自動的に行うことが可能になる。
【００３７】図６は、特性値生成手段５０の具体的な回
路図の例である。特性値生成手段５０内のプログラム可
能なメモリ手段３３は、この例では２ビットのフューズ
ＲＯＭで構成される。即ち、フューズＦｕｓｅ１が、Ｐ
型トランジスタＰ２１，Ｎ型トランジスタＱ２２，Ｑ２
３及びインバータ５２で構成されるメモリセル内に設け
られる。更に、フューズＦｕｓｅ２が、Ｐ型トランジス
タＰ２４，Ｎ型トランジスタＱ２５，Ｑ２６及びインバ
ータ５３で構成されるもう一つのメモリセル内に設けら
れる。
【００３８】このメモリ３３は、セルフリフレッシュ信
号２１ａにより活性化される。即ち、図６の回路の例で
は、セルフリフレッシュ信号２１ａがＬレベルの時にメ
モリ３３は非活性状態となる。即ち、インバータ５１の
出力がＨレベルとなり、トランジスタＱ２２，Ｑ２５が
オンとなり、フューズの状態に係わらずインバータ５
２，５３の出力はＨレベルとなり、その出力がフィード
バックされているトランジスタＱ２３，Ｑ２６もオンと
なる。従って、非活性時には、メモリ３３の出力３４は
共にＨレベルになる。
【００３９】一方、セルフリフレッシュ信号２１ａは、
インバータ６１を介して電圧発生部３８のＰ型トランジ
スタＰ４８のゲートに供給される。この電圧発生部３８
は、通常はトランジスタＰ４８がオンして電流を供給す
ることにより、抵抗ｒ１〜ｒ５で分割された電圧値が各
ノードｎ１〜ｎ４に生成される。ところが、非活性状態
では、セルフリフレッシュ信号２１ａのＬレベルにより
トランジスタＰ４８がオフとなり、全てのノードｎ１〜
ｎ４がグランド電位となる。即ち、電圧値Ｖｇがグラン
ド電位となり、図４から明らかな通り発振回路４８には
電流が供給されずにカウンタ機能は停止する。
【００４０】セルフリフレッシュ信号２１ａがＨレベル
の時は、活性状態となる。メモリ３３では、Ｐ型トラン
ジスタＰ２１，Ｐ２４のゲートがＬレベルとなり、フュ
ーズＦｕｓｅ１，２の状態に応じてインバータ５２，５
３の出力がＨレベルのままか或いはＬレベルとなる。即
ち、溶融型のフューズがレーザ光線により切断されてい
る場合は、インバータ５２，５３の入力は非活性時のト
ランジスタＱ２３，Ｑ２６のオンによりＬレベルのまま
で、インバータの出力のＨレベルのままである。一方、
フューズが切断されていないと、インバータ５２，５３
の入力がＨレベルとなり、メモリの出力３４はＬレベル
となる。
【００４１】３５は、動作確認用の切り替え手段である
スイッチである。通常は、テストエントリ信号４９のＬ
レベルにより，ＣＭＯＳスイッチＱ３２，Ｐ３３とＱ３
６，Ｐ３７がオンとなり、デコーダ回路３６にメモリ３
３の出力３４が供給される。その結果、２ビットの出力
３４がデコーダ回路３６でデコードされて４本の電圧値
の調整信号３７ａ〜３７ｄの内いずれかが選択（Ｌレベ
ル）される。デコーダ回路３６はインバータ５５，５６
とＮＡＮＤ回路５７〜６０から構成される。
【００４２】４個のＣＭＯＳスイッチＰ４０〜Ｑ４７
は、上記調整信号３７ａ〜３７ｄにより、いずれか一つ
のスイッチがオン状態となり、対応するノードｎ１〜ｎ
４の内一つのノードの電圧値が出力電圧値Ｖｇとして出
力される。電圧発生部３８では、抵抗ｒ１とｒ５は比較
的大きな抵抗値を有し、電源電圧Ｖｃｃを所定の抵抗比
で分割されて電圧値が、ノードｎ１〜ｎ４に微少電圧だ
けずれて生成される。即ち、抵抗ｒ２，３，４は比較的
小さい抵抗である。
【００４３】さて、上記の様に、メモリ３３内に適切な
電圧値Ｖｇを選択できるデータを記憶させることで、ノ
ードｎ１からｎ４までの異なる電圧値を出力電圧Ｖｇと
して選択することができる。従って、適切な電圧値を確
認してからメモリ３３に調整用のデータが書き込まれる
ことになる。
【００４４】しかし、メモリ３３に調整用のデータを記
憶させた後でメモリの動作を確認して適切なリフレッシ
ュ動作が行われていないことを検出したら、再度メモリ
のデータを書き換えることは困難である。例えば、溶融
型のフューズでは一旦書き込んだ後は、再度異なるデー
タを書き込むことができないからである。
【００４５】そこで、メモリ３３に調整用のデータを書
き込む前に、テストエントリ信号４９により確認用の切
り替え部３５をテストイン信号３２側に切り替える。そ
して、図２にて示した通り、外部端子３１ａから制御し
てテスト入力信号発生部３１に順次変化するテストイン
信号３２を生成させて、デコーダ３６に与える様にす
る。そして、それぞれのテストイン信号３２により調整
信号３７ａ〜３７ｄを発生させてノードｎ１〜ｎ４のい
ずれかの電圧値を選択して、それぞれの半導体記憶装置
のセルフリフレッシュ動作が正常に行われるかいなかの
チェックを行う。
【００４６】そして、正常なセルフリフレッシュ動作が
確認されるときのテストイン信号３２のデータと同じデ
ータをプログラム可能なメモリ３３に書き込む。その結
果、最適な電圧値Ｖｇがメモリ３３の設定データにより
選択される。
【００４７】図７は、発振器２２内の発振回路部分の具
体的な一例の回路図である。図４の概略的な電流源回路
４２と発振回路４８と比べると、図７の回路では、電流
源回路４２に活性化用のＰ型トランジスタＰ５０が設け
られ、電流源回路４２と発振回路４８との間に活性化用
のスイッチ４６が設けられている点で異なる。また、ト
ランジスタＱ５３，Ｐ５６，Ｐ５７，Ｑ５８は発振回路
４８を活性化する為のトランジスタである。
【００４８】まず、セルフリフレッシュ信号２１ａが非
活性レベルのＬレベルであると、Ｐ型トランジスタＰ４
８，Ｐ５０が共にオフとなり、電圧発生部３８と電流源
部４２の電流経路が遮断される。また、スイッチ回路４
６のＣＭＯＳスイッチＰ５１，Ｑ５２，Ｐ５４，Ｑ５５
もオフとなり、発振回路４８の電流源となるトランジス
タＰ１２とＱ１３とのカレントミラー回路が遮断され
る。そして、トランジスタＱ５３，Ｐ５６によりそれぞ
れのゲート電位はグランドと電源電圧レベルに固定され
る。更に、セルフリフレッシュ信号２１ａによりトラン
ジスタＰ５７がオン、トランジスタＱ５８がオフとな
り、発振回路４８の出力は強制的に電源Ｖｃｃレベルに
固定される。即ち，出力ＶｏｕｔはＨレベルに固定さ
れ、発振クロック信号Ｖｏｕｔは生成されない。
【００４９】次に、セルフリフレッシュ信号２１ａが活
性レベルのＨレベルであると、トランジスタＰ４８，Ｐ
５０がオンとなる。更に、スイッチ４６のトランジスタ
もオンとなり、また発振回路内のトランジスタＰ５７が
オフとなりトランジスタＱ５８がオンとなり、５段のＣ
ＭＯＳインバータからなる発振回路４８が電圧値Ｖｇに
応じた周波数の信号を出力する。
【００５０】［他の実施の形態例］図８は、本発明の他
の実施の形態例の回路図である。例えば、この例では、
内部クロック発生回路６０で生成した内部クロック信号
ＣＬＫを遅延回路６１により遅延した信号ＣＬＫｄを生
成し、両クロック信号ＣＬＫ、ＣＬＫｄの間に外部から
のクロックＥＣＬＫが与えられるか否かの判定がクロッ
ク検出回路６２で行われる。６３は検出信号である。
【００５１】即ち、図９に示したタイミングチャート図
にある通りである。遅延回路６１で生成した遅延時間Δ
ｔの間に外部クロックＥＣＬＫが受信されるか否かの判
定がクロック検出回路６２で行われる。その場合、この
遅延時間Δｔを正確に調整する必要がある場合がある。
例えば、製造バラツキにより、遅延回路の遅延時間にば
らつきが発生する。その場合は、上記したリフレッシュ
用の回路の様に、プログラム可能なメモリを設け、特性
値である遅延時間Δｔをメモリの設定により選択して調
整できるようにする。
【００５２】図１０はその遅延回路６１の具体的な回路
図である。この回路図はプログラム可能なメモリ３３、
動作確認用切り替え手段３５，デコーダ３６は図６の回
路と同等であるので、同じ参照番号をつけてここでの説
明は省略する。６１が遅延回路の例である。図８との対
応では、内部クロックＣＬＫが抵抗ｒ５と容量Ｃ５によ
り所定時間遅延して遅延内部クロックＣＬＫｄを生成す
る。そして、更に、遅延時間Δｔの微調整を行う為に、
比較的小さい抵抗ｒ１〜ｒ４がスイッチＳＷ１０〜ＳＷ
１７で適宜ＣＲ回路ｒ５，Ｃ５に接続される。
【００５３】前述した通り、メモリ３３の出力をデコー
ドして調整信号３７ａ〜３７ｄのいずれかが選択レベル
のＬレベルになる。例えば調整信号３７ａがＬレベルに
なると、スイッチＳＷ１０がオン、ＳＷ１１がオフとな
る。更に、スイッチＳＷ１３，ＳＷ１５，ＳＷ１７もオ
ンとなり、抵抗ｒ２，ｒ３，ｒ４とＣＲ回路ｒ５，Ｃ５
から最も長い遅延時間が生成される。また、調整信号３
７ｂがＬレベルになると、スイッチＳＷ１０がオフ、Ｓ
Ｗ１２，ＳＷ１５，ＳＷ１７がオンとなり、抵抗ｒ３，
ｒ４とＣＲ回路ｒ５，Ｃ５から次に長い遅延時間が生成
される。
【００５４】上記の様に、調整信号３７により遅延時間
が微調整される。したがって、テストエントリ信号４９
をＨレベルにしてテストイン信号３２で順次データを変
更しながら、クロック検出回路などの内部回路の動作を
確認する。そして、最適な遅延時間になる時のテストイ
ン信号３２と同じデータを、メモリ３３に書き込む。こ
うすることで、メモリ３３に調整用のデータを書き込む
前に、テストエントリ信号により遅延時間を調整しなが
ら内部回路の動作を確認して、適切なデータをその後で
メモリ３３に書き込むことが可能になる。
【００５５】
【発明の効果】以上説明した通り、本発明によれば、製
造バラツキにより特性値や内部回路の動作条件がばらつ
く場合に、その調整信号発生の為のプログラム可能なメ
モリへのデータ書き込みの前に、動作確認用の切り替え
手段により外部から制御可能なテストデータを入力して
内部の動作を確認することができる。したがって、動作
確認済みの調整用のデータをメモリに書き込むことがで
き、動作確認とメモリへの書き込みの工程を効率良く行
うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例である半導体記憶装置の
概略ブロック図である。
【図２】発振器２２及びその周辺の回路構成を示すブロ
ック図である。
【図３】テストモード判別部３０での判定論理の例を示
す図である。
【図４】発振回路４８と電流源４２との関係を説明する
図である。
【図５】トランジスタＱ１４のゲート電圧Ｖｇとドレイ
ン電流Ｉとの関係を示すグラフ図である。
【図６】特性値生成手段５０の具体的な回路図の例であ
る。
【図７】発振器２２内の発振回路部分の具体的な一例の
回路図である。
【図８】本発明の他の実施の形態例の回路図である。
【図９】図８のタイミングチャートである。
【図１０】遅延回路６１の具体的回路図である。
【符号の説明】
１０ メモリセルアレイ ２２ 発振器 ３３ 書き込み可能なメモリ手段 ３５ 調整用切り替え手段 ４８ 発振回路 ５０ 特性値生成手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−141041（ＪＰ，Ａ) 特開 平６−243677（ＪＰ，Ａ) 特開 平７−130183（ＪＰ，Ａ) 特開 平９−69288（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G11C 29/00

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】特性制御信号の値に応答して所定の動作特
    性を有する内部回路と、 外部制御信号に応答してテストモード信号を生成するテ
    ストモード判別部と、 前記特性制御信号の複数の値のうちの１つを選択するた
    めの第１の選択信号を出力するプログラム可能なメモリ
    手段と、 前記第１の選択信号と、外部信号に基づいた第２の選択
    信号を受け、前記テストモード信号に応答して、前記第
    １の選択信号に代えて前記第２の選択信号を出力する切
    替手段と、 該切替手段の出力に基づいて、前記特性制御信号の複数
    の値のうち１つを選択して前記内部回路へ供給する特性
    制御信号発生回路を有することを特徴とする半導体集積
    回路。
  2. 【請求項２】前記内部回路は、ダイナミックメモリのセ
    ルフリフレッシュ動作のために用いられる発振回路であ
    ることを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】前記発振回路は、ループ状に接続された奇
    数個のインバータと、該インバータと電源線との間に設
    けられたトランジスタを有し、前記特性制御信号の値に
    応答して前記トランジスタを流れる電流量を制御するこ
    とで、前記発振回路の発振周波数を制御することを特徴
    とする請求項２記載の半導体集積回路。
  4. 【請求項４】前記トランジスタは、カレントミラー回路
    を構成し、前記特性制御信号の値に応答して、該カレン
    トミラー回路を流れる電流量が制御されることを特徴と
    する請求項３記載の半導体集積回路。
  5. 【請求項５】セルフリフレッシュ信号に応答して、前記
    カレントミラー回路には、セルフリフレッシュ動作時に
    選択的に電流が流れることを特徴とする請求項４記載の
    半導体集積回路。
  6. 【請求項６】前記メモリ手段は、ヒューズで構成されて
    いることを特徴とする請求項１記載の半導体集積回路。
  7. 【請求項７】前記特性制御信号発生回路は、抵抗分圧回
    路で構成され、 前記切替手段の出力に基づいて分圧比が
    選択され、前記特性制御信号の値はこの選択された分圧
    比に基づいていることを特徴とする請求項１記載の半導
    体集積回路。
  8. 【請求項８】前記内部回路は、ダイナミックメモリのセ
    ルフリフレッシュ動作のために用いられる発振回路であ
    り、前記メモリ手段及び前記特性制御信号発生回路に
    は、セルフリフレッシュ信号に応答して、前記セルフリ
    フレッシュ動作時に選択的に電源が印加されることを特
    徴とする請求項１記載の半導体集積回路。
  9. 【請求項９】前記内部回路は、遅延回路であり、前記特
    性制御信号の値に基づいて、該遅延回路の遅延時間が制
    御されることを特徴とする請求項１記載の半導体集積回
    路。
  10. 【請求項１０】内部クロックを生成する内部クロック発
    生回路と、 該内部クロックの遷移タイミングと、該内部クロックを
    前記遅延回路で遅延させた遅延内部クロックの遷移タイ
    ミングとの間の前記遅延時間の間に、外部クロックが遷
    移するか否かを検出するクロック検出回路をさらに有す
    ることを特徴とする請求項９記載の半導体集積回路。
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