JPH10188552A - 半導体装置及び半導体記憶装置 - Google Patents
半導体装置及び半導体記憶装置Info
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- JPH10188552A JPH10188552A JP8337338A JP33733896A JPH10188552A JP H10188552 A JPH10188552 A JP H10188552A JP 8337338 A JP8337338 A JP 8337338A JP 33733896 A JP33733896 A JP 33733896A JP H10188552 A JPH10188552 A JP H10188552A
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Abstract
憶するメモリへの書き込み工程を効率良く行う。 【解決手段】複数のメモリセルからなるメモリセルアレ
イ(10)を有するダイナミック型の半導体記憶装置に
おいて、メモリセルアレイのリフレッシュ動作をさせる
タイミング信号(24a)を所定の周期で発生する発振
器(22)を有し、その発振器は、所定の特性値(V
g)を与えられて、特性値に応じた前記周期を持つタイ
ミング信号を発生する発振回路(48)と、特性値を調
整する為の調整信号(37)を生成するプログラム可能
なメモリ手段(33)を有し、調整信号に従って調整さ
れた特性値を発振回路に与える特性値生成手段(50)
と、テストエントリ信号(49)によりメモリ手段(3
3)の代わりにテスト用の調整信号を与えることを可能
にする確認用切り替え手段(35)を有することを特徴
とする。
Description
の半導体装置にかかり、例えばリフレッシュカウンタや
遅延回路等の動作特性が製造バラツキにより異なる場合
にROM回路で調整するもの関する。
ランダムアクセスメモリ(DRAM)は、メモリセルが
記憶データに応じて電荷を蓄積するかしないことでデー
タを記憶する。最も一般的に普及しているDRAMのメ
モリセルは、1トランジスタと1キャパシタから構成さ
れ、キャパシタ内に電荷が蓄積され、トランジスタがワ
ード線とビット線により選択される。
内では電荷を蓄積することができ、記憶したデータを正
確に読みだすことができる。しかし、メモリセルのキャ
パシタでは蓄積した電荷がリークして、上記の一定の期
間を経過するとキャパシタの蓄積する電荷の量が不十分
となり記憶データを正確に読みだすことが出来ない。そ
こで、DRAMでは、一定の周期でメモリセルをアクセ
スして記憶されているデータをメモリセル内に再書き込
みさせるリフレッシュ動作が行われる。
負担を軽減する為に、DRAM内部にセルフリフレッシ
ュ機能を有し、DRAM内部に設けた発振器からなるリ
フレッシュカウンタにより一定周期でメモリセルへの再
書き込みが行われる。
より所定の遅延した信号を生成することが行われる。例
えば、ある内部のクロック信号とその遅延した遅延クロ
ック信号との間に、外部からのクロック信号が検出され
るか否か等の機能回路を構成する場合である。
では、製造工程におけるバラツキを伴うことは避けるこ
とができない。従って、その製造バラツキを吸収して調
整することができる様に、内部に特性値調整用の書き込
み可能なメモリ(PROM)を設けることが行われてい
る。
ROMによる特性値の調整を行う為には多大な時間と労
力を必要とする。即ち、特性値の調整と回路の動作の確
認の作業を繰り返し行わなければならない。特性値の調
整は、例えば製造バラツキにより変化する特性値をPR
OMで設定した調整信号を利用して行われる。そして、
動作確認の作業は、そのようにして調整された内部の回
路の動作が正常に動くか否かの確認である。動作確認に
おいて、正常動作が確認されない時は再度PROM回路
による調整を行う。
等の様に、一旦書き込みを行うと再度修正することがで
きないタイプのものもある。その様なPROMを調整用
に使用すると、再調整の為にプログラムしなおすことが
出来ないので、最初の調整後に正常動作が確認されない
時は、その製品自体が回復できな不良品となってしま
う。
より連続的に変化する特性値を出力する回路において、
製造バラツキによる変化を調整する書き込み可能なメモ
リを有し、更に効率的に調整後の動作確認を行うことが
できる回路を有する半導体装置を提供することにある。
り周期が変化するリフレッシュカウンタにおいて、その
周期の調整用の書き込み可能なメモリを有し、更に効率
的に調整後のメモリの動作確認を行うことができる回路
を有する半導体記憶装置を提供することにある。
り遅延特性が変化する遅延回路において、その遅延の調
整用の書き込み可能なメモリを有し、更に効率的に調整
後の内部回路の動作確認を行うことができる回路を有す
る半導体装置を提供することにある。
よれば、複数のメモリセルからなるメモリセルアレイを
有するダイナミック型の半導体記憶装置において、該メ
モリセルアレイのリフレッシュ動作をさせるタイミング
信号を所定の周期で発生する発振器を有し、該発振器
は、所定の特性値を与えられて、該特性値に応じた前記
周期を持つタイミング信号を発生する発振回路と、前記
特性値を調整する為の調整信号を生成するプログラム可
能なメモリ手段を有し、前記調整信号に従って調整され
た前記特性値を前記発振回路に与える特性値生成手段
と、テストエントリ信号により前記メモリ手段の代わり
にテスト用の調整信号を与えることを可能にする確認用
切り替え手段を有することを特徴とする半導体記憶装置
を提供することにより達成される。
おいて、前記特性値生成手段は、複数の特性値を生成す
る特性値発生部と、前記メモリ手段が生成する調整信号
に従って前記特性値発生部が発生する複数の特性値のう
ちいずれかを選択する選択スイッチ手段を有し、前記前
記確認用切り替え手段により、前記テストエントリ信号
がテスト時のレベルにある時に与えられた前記テスト用
の調整信号に従って前記複数の特性値のうちいずれかが
選択され、前記リフレッシュ動作が正常と確認された時
の調整信号に対応するデータが前記メモリ手段に記憶さ
れることを特徴とする。
ツキにより異なる遅延時間を有する遅延回路を有する半
導体装置において、前記遅延回路は、第一の抵抗手段
と、選択可能な複数の第二の抵抗手段とを有し、該第一
の抵抗手段によってまたは該第一の抵抗手段と選択され
た第二の抵抗手段の組み合わせにより前記遅延時間が生
成され、前記遅延時間を調整する為の調整信号を生成す
るプログラム可能なメモリ手段を有し、前記調整信号に
より該第二の抵抗手段が選択される調整信号生成手段
と、テストエントリ信号により前記メモリ手段の代わり
にテスト用の調整信号を前記遅延回路に与えることを可
能にする確認用切り替え手段を有することを特徴とする
半導体装置を提供することにより達成される。
り替え手段により、前記テストエントリ信号がテスト時
のレベルにある時に与えられたテスト用の調整信号に従
って前記複数の第二の抵抗のうちいずれかが選択されま
たは選択されずに、前記遅延回路の遅延時間が正常と確
認された時の調整信号に対応するデータが前記メモリ手
段に記憶されることを特徴とする。
異なる特性値を発生し、与えられた調整信号に従って前
記特性値が調整される特性値発生回路と、該特性値を与
えられて該特性値に応じた所定の動作特性を有する内部
回路と、前記特性値を調整する為の前記調整信号を生成
するプログラム可能なメモリ手段と、テストエントリ信
号により前記メモリ手段の代わりにテスト用の調整信号
を前記特性値発生回路に与えることを可能にする確認用
切り替え手段を有することを特徴とする半導体装置を提
供することにより達成される。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
体記憶装置の概略ブロック図である。10は、複数のメ
モリセルを有するメモリセルアレイであり、この例では
ダイナミック型のメモリセルを有する。11は、外部か
らのアドレス信号ADDが供給されるワードデコーダで
あり、選択されたワード線がワードドライバ回路11に
より駆動される。13は、コラム側のデコーダ・ドライ
バ回路であり、複数のセンスアンプ14から、アドレス
信号ADDにより選択されたビット線に接続されたセン
スアンプの出力が、入出力回路15に供給される。ま
た、書き込み時には、デコーダ・ドライバ回路により選
択されたビット線に、入出力回路15からの書き込み信
号が供給される。
スメモリでは、一定の周期でそのメモリセルに記憶され
たデータを再度書き込みをおこなうリフレッシュ動作を
行う必要がある。このリフレッシュ動作は、システム側
が主導的にリフレッシュの為のアドレス信号を外部から
メモリに与えて行われる場合と、メモリ側でシステム側
により与えられる制御信号からセルフリフレッシュモー
ドであることを検出して、内部で生成するリフレッシュ
のタイミング信号に従った周期で行われる場合とがあ
る。
動作は、メモリ内部に設けた発振器によりリフレッシュ
タイミング信号を生成し、そのタイミングでメモリの読
み出しとその読みだしたデータの再書き込みが行われ
る。従って、リフレッシュのタイミング信号は、メモリ
セルがデータを保持することができる期間内で再書き込
みが行われる様な周期を持つ。そして、その周期は、メ
モリセルのデータが失われない範囲で出来るだけ長いこ
とが望まれる。かかるタイミングでリフレッシュの再書
き込みが行われると、必要最小限の消費電力でメモリセ
ルのデータを保持することができるからである。
レクト信号/CE、行アドレスストローブ信号/RA
S、列アドレスストローブ信号/CAS及びライトエネ
ーブル信号/WEからセルフリフレッシュモードである
か否かの判別を行うセルフリフレッシュモード判別部で
ある。21はセルフリフレッシュ制御部であり、セルフ
リフレッシュモード判別部20が発生するセルフリフレ
ッシュ判別信号20aに従って、所定のタイミングでセ
ルフリフレッシュ動作を制御する。22は発振器、24
は分周器であり、セルフリフレッシュ制御部20が発生
するセルフリフレッシュ信号21aにより発振器22が
発振を開始し、その発振出力を分周してリフレッシュタ
イミング信号24aが生成される。即ち、発振器22と
分周器24によりリフレッシュカウンタが構成される。
レッシュタイミング信号24aのタイミングに従って行
アドレス信号をインクリメントしてワードデコーダ11
にあ与える。これにより、ワード線が順次駆動され、通
常の動作にしたがってメモリの再書き込み動作が行われ
る。
憶装置は、通常動作では外部から与えられるアドレス信
号ADDをデコードして、選択されたワード線(図示せ
ず)を駆動し、メモリセルに蓄積されたデータをセンス
アンプ14で感知し、列アドレスによりコラムデコーダ
・ドライバ13により選択されたセンスアンプの出力が
入出力回路15に供給される。
フリフレッシュモード判別部20によりセルフリフレッ
シュモードが判別され、セルフリフレッシュ制御部21
が発生するセルフリフレッシュ信号21のタイミングで
発振器22が発振する。そして、タイミング信号24a
の周期に従って行アドレス信号がインクリメントされ
て、メモリセルアレイ内のワード線が上記周期で選択駆
動されて、メモリへの再書き込み動作が行われる。一般
に、メモリセルは温度が上昇するとそのキャパシタのリ
ーク特性が悪くなり記憶データの保持時間が短くなる。
それを補償するために通常は温度の上昇に伴って発振器
の周波数が高くなる様に設計される。
セルのデータ保持特性にバラツキが生じる。或いは、発
振器の周波数(周期)を決める特性値が製造バラツキに
より変化する。従って、そのバラツキに応じて発振器の
周波数を調整することができる様にプログラム可能なR
OMが設けられる。そうすることで、製造後に動作テス
トをして最適な特性値への調整が行われる。
成を示すブロック図である。発振器22内には、電流源
42、スイッチ46及び発振回路48からなる発振回路
が設けられる。この発振回路には、特性値として電流源
42の電流値を調整する為の電圧値Vgが与えられ、そ
の電圧値Vgに基づく電流が電流源42で生成され、ス
イッチ手段46を介して発振回路48にその電流あるい
はその電流発生の為の電圧が供給される。発振回路48
の出力は、セルフリフレッシュのタイミング信号生成の
為に分周回路24に供給される。
gを発振回路48に接続される電流源42に供給する特
性値生成手段50が設けられている。この特性値生成手
段50は、特性値Vgを調整する為の調整信号37を生
成する為のプログラム可能なROMからなるメモリ手段
33と、複数種類の特性値39を発生する特性値発生部
38と、更にテストエントリ信号49によりメモリ手段
33の代わりにテスト用の調整信号用のテストイン信号
32を与えることを可能にする確認用切り替え手段であ
るスイッチ35が設けられる。
ム可能なROM33からプログラムされた記憶データ3
4がデコーダ36に与えられる。デコーダ36ではその
記憶データをデコードして調整信号37を出力する。こ
の例では、メモリ33の出力が2ビットであるので、そ
のデコードされた調整信号37は4本になっている。そ
して、特性値発生部である電圧発生部38で生成された
例えば4種類の特性値39の内、1つの特性値がスイッ
チ40にて調整信号37にしたがって選択されて、最適
な特性値である電圧値Vgが発振回路48に接続の電流
源42に供給される。
2では、セルフリフレッシュのタイミング信号を生成す
る発振回路48の周波数(周期)を調整する為に、周波
数を決める特性値である電圧値Vgを、複数の電圧値3
9から選択するようにしている。そして、その複数の電
圧値39の選択の為の調整信号37を、プログラム可能
なメモリ33にデータを記憶させることにより設定して
いる。従って、半導体記憶装置を形成してセルフリフレ
ッシュ動作の周期を確認した後、その確認した最適の周
期に対応する電圧値を選択する為の記憶データをメモリ
33に書き込むことで、製造バラツキに対応してセルフ
リフレッシュ動作の周期を最適の値に調整することがで
きる。
信号/CE,/RAS,/CAS,/WE信号と共にク
ロックCLK、クロックエネーブル信号CKE、アドレ
ス信号A04,A05,A06が例えば入力される。そ
して、これらの信号が特定の組み合わせになった時に、
テストエントリ信号49が生成される。このテストエン
トリ信号49により確認用の切り替え手段であるスイッ
チ35が切り替えられ、テスト用の信号32がメモリ3
3に代わってデコーダに供給される。
エントリ信号49で切り替えることで、テスト入力信号
発生部31のテスト信号32をメモリ33に代わって供
給し、電圧発生部38が生成した複数の電圧値39を順
次選択して発振回路48の周期を変化させ、セルフリフ
レッシュ動作が適切なタイミングで行われるかいなかの
テストが行われる。その後そのテストの結果により検出
された最適の電圧値Vgになるように、プログラム可能
なメモリ33にデータが書き込まれる。テスト入力信号
発生部31は、例えば外部からの制御信号31aによ
り、テスト信号32が順次発生される。
論理の例を示す図である。制御信号/CE,/RAS,
/CAS,/WEが全てLレベルになり、アドレス信号
A04,A05,A07が全て1レベルになり、更にク
ロックイネーブル信号CKEが通常のHレベルよりも高
いスーパーHレベルになった時に、クロックCLKの立
ち上がりのタイミングでテストエントリ信号がアクティ
ブレベルのHレベルになる。その結果、確認切り替え手
段35のスイッチが切り替えられる。
係を説明する図である。この図では、図2に示したスイ
ッチ46を省略している。電流源回路42は、グランド
電位と電源Vccとの間に、P型トランジスタP10,
N型トランジスタQ11,Q14が接続され、発振回路
48には、P型トランジスタP12とN型トランジスタ
Q13との間に具体的な発振回路が設けられている。ト
ランジスタP10,P12によりカレントミラー回路が
構成され、トランジスタQ11,Q13とで同様にカレ
ントミラー回路が構成される。
電圧値Vgに従って、電流Iが決定される。即ち、電圧
値Vgが高ければ電流値Iも大きくなり、電圧値Vgが
低ければ電流値Iは小さくなる。その結果、カレントミ
ラー回路を構成するトランジスタP12を流れる電流
は、トランジスタP10とのサイズ比に従う値となる。
トランジスタQ13を流れる電流も同様である。従っ
て、対になるトランジスタP10,P13のサイズを同
じにし、またトランジスタQ11、Q13のサイズを同
じにすると、発振回路内の電流も電流Iと同じにするこ
とができる。
タ回路を奇数個接続することにより構成されるが、供給
電流が大きければその動作が高速になり、発振周波数は
高くなる。一方、供給電流が小さければその動作が遅く
なり、発振周波数は低くなる。従って、供給される特性
値である電圧Vgに従って発振周波数が制御されること
になる。
Vgとドレイン電流Iとの関係を示すグラフ図である。
トランジスタの一般的なサブスレショルド特性として、
温度が高温になるとドレイン電流が大きく、温度が低温
になると小さくなる。そこで、図中の狙い値の電圧にゲ
ート電圧を設定することにより、高温時には発振周波数
を高くし低温時には低くする様に自動制御することが可
能である。ダイナミック型のメモリでは、高温時にキャ
パシタのリーク電流が大きくなり、セルフリフレッシュ
の期間を短くする必要がある。従って、図5に示すトラ
ンジスタ特性を利用することで、温度変化に伴う発振周
波数の微調整を自動的に行うことが可能になる。
路図の例である。特性値生成手段50内のプログラム可
能なメモリ手段33は、この例では2ビットのフューズ
ROMで構成される。即ち、フューズFuse1が、P
型トランジスタP21,N型トランジスタQ22,Q2
3及びインバータ52で構成されるメモリセル内に設け
られる。更に、フューズFuse2が、P型トランジス
タP24,N型トランジスタQ25,Q26及びインバ
ータ53で構成されるもう一つのメモリセル内に設けら
れる。
号21aにより活性化される。即ち、図6の回路の例で
は、セルフリフレッシュ信号21aがLレベルの時にメ
モリ33は非活性状態となる。即ち、インバータ51の
出力がHレベルとなり、トランジスタQ22,Q25が
オンとなり、フューズの状態に係わらずインバータ5
2,53の出力はHレベルとなり、その出力がフィード
バックされているトランジスタQ23,Q26もオンと
なる。従って、非活性時には、メモリ33の出力34は
共にHレベルになる。
インバータ61を介して電圧発生部38のP型トランジ
スタP48のゲートに供給される。この電圧発生部38
は、通常はトランジスタP48がオンして電流を供給す
ることにより、抵抗r1〜r5で分割された電圧値が各
ノードn1〜n4に生成される。ところが、非活性状態
では、セルフリフレッシュ信号21aのLレベルにより
トランジスタP48がオフとなり、全てのノードn1〜
n4がグランド電位となる。即ち、電圧値Vgがグラン
ド電位となり、図4から明らかな通り発振回路48には
電流が供給されずにカウンタ機能は停止する。
の時は、活性状態となる。メモリ33では、P型トラン
ジスタP21,P24のゲートがLレベルとなり、フュ
ーズFuse1,2の状態に応じてインバータ52,5
3の出力がHレベルのままか或いはLレベルとなる。即
ち、溶融型のフューズがレーザ光線により切断されてい
る場合は、インバータ52,53の入力は非活性時のト
ランジスタQ23,Q26のオンによりLレベルのまま
で、インバータの出力のHレベルのままである。一方、
フューズが切断されていないと、インバータ52,53
の入力がHレベルとなり、メモリの出力34はLレベル
となる。
スイッチである。通常は、テストエントリ信号49のL
レベルにより,CMOSスイッチQ32,P33とQ3
6,P37がオンとなり、デコーダ回路36にメモリ3
3の出力34が供給される。その結果、2ビットの出力
34がデコーダ回路36でデコードされて4本の電圧値
の調整信号37a〜37dの内いずれかが選択(Lレベ
ル)される。デコーダ回路36はインバータ55,56
とNAND回路57〜60から構成される。
は、上記調整信号37a〜37dにより、いずれか一つ
のスイッチがオン状態となり、対応するノードn1〜n
4の内一つのノードの電圧値が出力電圧値Vgとして出
力される。電圧発生部38では、抵抗r1とr5は比較
的大きな抵抗値を有し、電源電圧Vccを所定の抵抗比
で分割されて電圧値が、ノードn1〜n4に微少電圧だ
けずれて生成される。即ち、抵抗r2,3,4は比較的
小さい抵抗である。
電圧値Vgを選択できるデータを記憶させることで、ノ
ードn1からn4までの異なる電圧値を出力電圧Vgと
して選択することができる。従って、適切な電圧値を確
認してからメモリ33に調整用のデータが書き込まれる
ことになる。
憶させた後でメモリの動作を確認して適切なリフレッシ
ュ動作が行われていないことを検出したら、再度メモリ
のデータを書き換えることは困難である。例えば、溶融
型のフューズでは一旦書き込んだ後は、再度異なるデー
タを書き込むことができないからである。
き込む前に、テストエントリ信号49により確認用の切
り替え部35をテストイン信号32側に切り替える。そ
して、図2にて示した通り、外部端子31aから制御し
てテスト入力信号発生部31に順次変化するテストイン
信号32を生成させて、デコーダ36に与える様にす
る。そして、それぞれのテストイン信号32により調整
信号37a〜37dを発生させてノードn1〜n4のい
ずれかの電圧値を選択して、それぞれの半導体記憶装置
のセルフリフレッシュ動作が正常に行われるかいなかの
チェックを行う。
確認されるときのテストイン信号32のデータと同じデ
ータをプログラム可能なメモリ33に書き込む。その結
果、最適な電圧値Vgがメモリ33の設定データにより
選択される。
体的な一例の回路図である。図4の概略的な電流源回路
42と発振回路48と比べると、図7の回路では、電流
源回路42に活性化用のP型トランジスタP50が設け
られ、電流源回路42と発振回路48との間に活性化用
のスイッチ46が設けられている点で異なる。また、ト
ランジスタQ53,P56,P57,Q58は発振回路
48を活性化する為のトランジスタである。
活性レベルのLレベルであると、P型トランジスタP4
8,P50が共にオフとなり、電圧発生部38と電流源
部42の電流経路が遮断される。また、スイッチ回路4
6のCMOSスイッチP51,Q52,P54,Q55
もオフとなり、発振回路48の電流源となるトランジス
タP12とQ13とのカレントミラー回路が遮断され
る。そして、トランジスタQ53,P56によりそれぞ
れのゲート電位はグランドと電源電圧レベルに固定され
る。更に、セルフリフレッシュ信号21aによりトラン
ジスタP57がオン、トランジスタQ58がオフとな
り、発振回路48の出力は強制的に電源Vccレベルに
固定される。即ち,出力VoutはHレベルに固定さ
れ、発振クロック信号Voutは生成されない。
性レベルのHレベルであると、トランジスタP48,P
50がオンとなる。更に、スイッチ46のトランジスタ
もオンとなり、また発振回路内のトランジスタP57が
オフとなりトランジスタQ58がオンとなり、5段のC
MOSインバータからなる発振回路48が電圧値Vgに
応じた周波数の信号を出力する。
の実施の形態例の回路図である。例えば、この例では、
内部クロック発生回路60で生成した内部クロック信号
CLKを遅延回路61により遅延した信号CLKdを生
成し、両クロック信号CLK、CLKdの間に外部から
のクロックECLKが与えられるか否かの判定がクロッ
ク検出回路62で行われる。63は検出信号である。
にある通りである。遅延回路61で生成した遅延時間Δ
tの間に外部クロックECLKが受信されるか否かの判
定がクロック検出回路62で行われる。その場合、この
遅延時間Δtを正確に調整する必要がある場合がある。
例えば、製造バラツキにより、遅延回路の遅延時間にば
らつきが発生する。その場合は、上記したリフレッシュ
用の回路の様に、プログラム可能なメモリを設け、特性
値である遅延時間Δtをメモリの設定により選択して調
整できるようにする。
図である。この回路図はプログラム可能なメモリ33、
動作確認用切り替え手段35,デコーダ36は図6の回
路と同等であるので、同じ参照番号をつけてここでの説
明は省略する。61が遅延回路の例である。図8との対
応では、内部クロックCLKが抵抗r5と容量C5によ
り所定時間遅延して遅延内部クロックCLKdを生成す
る。そして、更に、遅延時間Δtの微調整を行う為に、
比較的小さい抵抗r1〜r4がスイッチSW10〜SW
17で適宜CR回路r5,C5に接続される。
ドして調整信号37a〜37dのいずれかが選択レベル
のLレベルになる。例えば調整信号37aがLレベルに
なると、スイッチSW10がオン、SW11がオフとな
る。更に、スイッチSW13,SW15,SW17もオ
ンとなり、抵抗r2,r3,r4とCR回路r5,C5
から最も長い遅延時間が生成される。また、調整信号3
7bがLレベルになると、スイッチSW10がオフ、S
W12,SW15,SW17がオンとなり、抵抗r3,
r4とCR回路r5,C5から次に長い遅延時間が生成
される。
が微調整される。したがって、テストエントリ信号49
をHレベルにしてテストイン信号32で順次データを変
更しながら、クロック検出回路などの内部回路の動作を
確認する。そして、最適な遅延時間になる時のテストイ
ン信号32と同じデータを、メモリ33に書き込む。こ
うすることで、メモリ33に調整用のデータを書き込む
前に、テストエントリ信号により遅延時間を調整しなが
ら内部回路の動作を確認して、適切なデータをその後で
メモリ33に書き込むことが可能になる。
造バラツキにより特性値や内部回路の動作条件がばらつ
く場合に、その調整信号発生の為のプログラム可能なメ
モリへのデータ書き込みの前に、動作確認用の切り替え
手段により外部から制御可能なテストデータを入力して
内部の動作を確認することができる。したがって、動作
確認済みの調整用のデータをメモリに書き込むことがで
き、動作確認とメモリへの書き込みの工程を効率良く行
うことができる。
概略ブロック図である。
ック図である。
す図である。
図である。
ン電流Iとの関係を示すグラフ図である。
る。
回路図である。
Claims (8)
- 【請求項1】複数のメモリセルからなるメモリセルアレ
イを有するダイナミック型の半導体記憶装置において、 該メモリセルアレイのリフレッシュ動作をさせるタイミ
ング信号を所定の周期で発生する発振器を有し、 該発振器は、 所定の特性値を与えられて、該特性値に応じた前記周期
を持つタイミング信号を発生する発振回路と、 前記特性値を調整する為の調整信号を生成するプログラ
ム可能なメモリ手段を有し、前記調整信号に従って調整
された前記特性値を前記発振回路に与える特性値生成手
段と、 テストエントリ信号により前記メモリ手段の代わりにテ
スト用の調整信号を与えることを可能にする確認用切り
替え手段を有することを特徴とする半導体記憶装置。 - 【請求項2】請求項1に記載の半導体記憶装置におい
て、 前記特性値生成手段は、 複数の特性値を生成する特性値発生部と、 前記メモリ手段が生成する調整信号に従って前記特性値
発生部が発生する複数の特性値のうちいずれかを選択す
る選択スイッチ手段を有し、 前記前記確認用切り替え手段により、前記テストエント
リ信号がテスト時のレベルにある時に与えられた前記テ
スト用の調整信号に従って前記複数の特性値のうちいず
れかが選択され、前記リフレッシュ動作が正常と確認さ
れた時の調整信号に対応するデータが前記メモリ手段に
記憶されることを特徴とする。 - 【請求項3】請求項2に記載の半導体記憶装置におい
て、 前記特性値が電圧値であり、 前記発振回路は、前記電圧値に応じた電流により発振動
作を行い、該電流値に従う発振周期をもつタイミング信
号を発生することを特徴とする。 - 【請求項4】製造バラツキにより異なる遅延時間を有す
る遅延回路を有する半導体装置において、 前記遅延回路は、第一の抵抗手段と、選択可能な複数の
第二の抵抗手段とを有し、該第一の抵抗手段によってま
たは該第一の抵抗手段と選択された第二の抵抗手段の組
み合わせにより前記遅延時間が生成され、 前記遅延時間を調整する為の調整信号を生成するプログ
ラム可能なメモリ手段を有し、前記調整信号により該第
二の抵抗手段が選択される調整信号生成手段と、 テストエントリ信号により前記メモリ手段の代わりにテ
スト用の調整信号を前記遅延回路に与えることを可能に
する確認用切り替え手段を有することを特徴とする半導
体装置。 - 【請求項5】請求項1に記載の半導体装置において、 前記確認用切り替え手段により、前記テストエントリ信
号がテスト時のレベルにある時に与えられたテスト用の
調整信号に従って前記複数の第二の抵抗のうちいずれか
が選択されまたは選択されずに、前記遅延回路の遅延時
間が正常と確認された時の調整信号に対応するデータが
前記メモリ手段に記憶されることを特徴とする。 - 【請求項6】製造バラツキにより異なる特性値を発生
し、与えられた調整信号に従って前記特性値が調整され
る特性値発生回路と、 該特性値を与えられて該特性値に応じた所定の動作特性
を有する内部回路と、 前記特性値を調整する為の前記調整信号を生成するプロ
グラム可能なメモリ手段と、 テストエントリ信号により前記メモリ手段の代わりにテ
スト用の調整信号を前記特性値発生回路に与えることを
可能にする確認用切り替え手段を有することを特徴とす
る半導体装置。 - 【請求項7】請求項6に記載の半導体装置において、 更に、複数のメモリセルからなるメモリセルアレイを有
し、 前記内部回路が、該メモリセルアレイのリフレッシュ動
作をさせるタイミング信号を所定の周期で発生する発振
器を有することを特徴とする。 - 【請求項8】請求項7に記載の半導体装置において、 前記前記確認用切り替え手段により、前記テストエント
リ信号がテスト時のレベルにある時に与えられた前記テ
スト用の調整信号に従って所定の特性値が選択され、前
記リフレッシュ動作が正常と確認された時の調整信号に
対応するデータが前記メモリ手段に記憶されることを特
徴とする。
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