KR100607352B1 - 리프레쉬 오실레이터 제어 회로 - Google Patents
리프레쉬 오실레이터 제어 회로 Download PDFInfo
- Publication number
- KR100607352B1 KR100607352B1 KR1020040117051A KR20040117051A KR100607352B1 KR 100607352 B1 KR100607352 B1 KR 100607352B1 KR 1020040117051 A KR1020040117051 A KR 1020040117051A KR 20040117051 A KR20040117051 A KR 20040117051A KR 100607352 B1 KR100607352 B1 KR 100607352B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- refresh
- fuse
- output
- circuit
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Description
Claims (11)
- 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로;상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로;다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로;퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로;테스트 모드 인에이블 신호에 따라 상기 퓨즈 신호에 따른 가산기 제어 신호를 출력하기 위한 가산기 제어 회로;상기 가산기 제어 신호에 따라 상기 퓨즈 신호에 따른 다수의 출력 신호를 출력하기 위한 가산기;상기 다수의 분주 신호와 상기 다수의 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 다수의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함하는 리프레쉬 오실레이터 제어 회로.
- 제 1 항에 있어서, 상기 리프레쉬 신호에 따라 인에이블되어 상기 리프레쉬 주기 신호가 인가될 때마다 상기 분주 회로를 초기화시키기 위한 제 1 리셋 신호 및 상기 발진 신호 발생 회로를 초기화시키기 위한 제 2 리셋 신호를 발생시키기 위한 리셋 회로를 더 포함하는 리프레쉬 오실레이터 제어 회로.
- 제 2 항에 있어서, 상기 발진 신호 발생 회로는 제 2 리셋 신호에 따라 초기화되고, 상기 리프레쉬 신호에 따라 내부의 신호 지연 시간을 주기로 레벨이 변화되는 상기 발진 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
- 제 2 항에 있어서, 상기 분주 회로는 상기 제 1 리셋 신호에 따라 초기화되는 다수의 분주기를 포함하고, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가하는 다수의 상기 분주 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
- 제 1 항에 있어서, 상기 가산기 제어 회로는 상기 테스트 모드 인에이블 신호가 디스에이블되는 노멀 모드에서는 상기 퓨즈 신호에 관계없이 로우 상태의 제 1 및 제 2 가산기 제어 신호를 출력하고, 상기 테스트 모드 인에이블 신호가 인에이블되는 테스트 모드에서는 상기 퓨즈 신호를 반전시킨 상기 제 1 가산기 제어 신호 및 상기 퓨즈 신호와 동일한 상기 제 2 가산기 제어 신호를 출력하는 리프레쉬 오실레이터 제어 회로.
- 제 5 항에 있어서, 상기 가산기는 상기 노멀 모드에서는 상기 퓨즈 신호와 동일 위상의 상기 다수의 출력 신호를 출력하고, 상기 테스트 모드에서는 상기 퓨즈 신호와 반대 위상의 상기 다수의 출력 신호를 출력하는 리프레쉬 오실레이터 제어 회로.
- 제 5 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 다수의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 상기 리프레쉬 주기 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
- 제 1 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 다수의 분주 신호와 상기 다수의 가산기 출력 신호를 각각 입력하여 논리 조합하기 위한 다수의 익스클루시브 OR 게이트;상기 다수의 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트;상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함하는 리프레쉬 오실레이터 제어 회로.
- 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로;상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로;다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로;퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로;테스트 모드 인에이블 신호와 상기 다수의 퓨즈 신호를 상기 다수의 분주 신호와 각각 비교하여 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 퓨즈 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함하는 리프레쉬 오실레이터 제어 회로.
- 제 9 항에 있어서,상기 다수의 분주 신호의 수는 상기 다수의 퓨즈 신호의 수보다 더 큰 리프레쉬 오실레이터 제어 회로.
- 제 9 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드 인에이블 신호와 상기 다수의 분주 신호 중 하나를 입력하여 논리 조합하기 위한 제 1 익스클루시브 OR 게이트;나머지 상기 분주 신호 및 상기 다수의 퓨즈 신호를 각각 입력하여 논리 조합하기 위한 다수의 제 2 익스클루시브 OR 게이트;상기 제 1 및 제 2 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트;상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함하는 리프레쉬 오실레이터 제어 회로.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040117051A KR100607352B1 (ko) | 2004-12-30 | 2004-12-30 | 리프레쉬 오실레이터 제어 회로 |
US11/158,344 US7262669B2 (en) | 2004-12-30 | 2005-06-22 | Control circuit for refresh oscillator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040117051A KR100607352B1 (ko) | 2004-12-30 | 2004-12-30 | 리프레쉬 오실레이터 제어 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060079289A KR20060079289A (ko) | 2006-07-06 |
KR100607352B1 true KR100607352B1 (ko) | 2006-07-31 |
Family
ID=36640225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040117051A KR100607352B1 (ko) | 2004-12-30 | 2004-12-30 | 리프레쉬 오실레이터 제어 회로 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7262669B2 (ko) |
KR (1) | KR100607352B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5018292B2 (ja) * | 2007-07-10 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置 |
KR20130025985A (ko) * | 2011-01-31 | 2013-03-13 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR20170008083A (ko) * | 2015-07-13 | 2017-01-23 | 에스케이하이닉스 주식회사 | 리프레쉬 검증 회로, 반도체 장치 및 반도체 시스템 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05342862A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
JPH1139862A (ja) | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR20000066536A (ko) * | 1999-04-19 | 2000-11-15 | 김영환 | 웨이퍼 번인 테스트 장치 |
JP2004206855A (ja) | 2002-10-31 | 2004-07-22 | Fujitsu Ltd | 半導体メモリ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3311260B2 (ja) * | 1996-12-17 | 2002-08-05 | 富士通株式会社 | 半導体装置及び半導体記憶装置 |
JP3867428B2 (ja) * | 1998-03-06 | 2007-01-10 | ユニマテック株式会社 | 含フッ素共重合体組成物 |
IT1308627B1 (it) * | 1999-02-23 | 2002-01-09 | Ausimont Spa | Composizioni fluoroelastomeriche. |
WO2002048200A2 (en) * | 2000-12-14 | 2002-06-20 | Dupont Dow Elastomers L.L.C. | A process for making high purity translucent perfluoroelastomer articles |
US6711082B1 (en) * | 2002-11-18 | 2004-03-23 | Infineon Technologies, Ag | Method and implementation of an on-chip self refresh feature |
US6734254B1 (en) * | 2003-01-13 | 2004-05-11 | 3M Innovative Properties Company | Co-curable blends featuring bromine-and iodine-containing fluoroplastic polymers |
JP3962927B2 (ja) * | 2003-05-01 | 2007-08-22 | 信越化学工業株式会社 | 電気電子部品を保護する封止材の除去方法 |
JP2005342862A (ja) | 2004-06-04 | 2005-12-15 | Nec Corp | ロボット |
-
2004
- 2004-12-30 KR KR1020040117051A patent/KR100607352B1/ko active IP Right Grant
-
2005
- 2005-06-22 US US11/158,344 patent/US7262669B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05342862A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
JPH1139862A (ja) | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR20000066536A (ko) * | 1999-04-19 | 2000-11-15 | 김영환 | 웨이퍼 번인 테스트 장치 |
JP2004206855A (ja) | 2002-10-31 | 2004-07-22 | Fujitsu Ltd | 半導体メモリ |
Also Published As
Publication number | Publication date |
---|---|
US7262669B2 (en) | 2007-08-28 |
KR20060079289A (ko) | 2006-07-06 |
US20060146628A1 (en) | 2006-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6480439B2 (en) | Semiconductor device | |
KR100680441B1 (ko) | 안정적인 승압 전압을 발생하는 승압 전압 발생기 | |
US7764561B2 (en) | Self-refresh period measurement circuit of semiconductor device | |
KR100624920B1 (ko) | 반도체 장치의 오실레이터 | |
GB2261755A (en) | Refresh function in semiconductor memory device | |
US20070152728A1 (en) | Pulse generator | |
US7120549B2 (en) | Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter | |
US10878865B2 (en) | Memory device and signal transmitting circuit thereof | |
JP4263818B2 (ja) | 半導体集積回路 | |
KR100607352B1 (ko) | 리프레쉬 오실레이터 제어 회로 | |
JP2004265484A (ja) | 半導体記憶装置 | |
US7382679B2 (en) | Semiconductor memory device | |
US7113440B2 (en) | Semiconductor memory device saving power during self refresh operation | |
KR20130050853A (ko) | 초기화신호 생성회로를 포함하는 반도체 메모리 장치 | |
KR100808578B1 (ko) | 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치 | |
KR100422961B1 (ko) | 주파수변환기 | |
US7400542B2 (en) | Control selection circuit and method for a semiconductor device | |
KR100431296B1 (ko) | 반도체 소자용 온도 검출 회로 | |
KR100640785B1 (ko) | 반도체메모리소자 | |
KR100402099B1 (ko) | 메모리소자의 리프레쉬주기 발생회로 | |
KR100625295B1 (ko) | 라스 액티브 시간 룩 아웃 제어 장치 | |
KR100263482B1 (ko) | 동기식 디램의 고전압 펄스 발생 회로 | |
KR20040006768A (ko) | 반도체 메모리 장치 | |
KR20050015819A (ko) | 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼 | |
KR20090011183A (ko) | 오실레이터와 그를 이용한 내부전압 생성회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130624 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140623 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150623 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20160621 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20170620 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20180625 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20190625 Year of fee payment: 14 |