KR100607352B1 - 리프레쉬 오실레이터 제어 회로 - Google Patents

리프레쉬 오실레이터 제어 회로 Download PDF

Info

Publication number
KR100607352B1
KR100607352B1 KR1020040117051A KR20040117051A KR100607352B1 KR 100607352 B1 KR100607352 B1 KR 100607352B1 KR 1020040117051 A KR1020040117051 A KR 1020040117051A KR 20040117051 A KR20040117051 A KR 20040117051A KR 100607352 B1 KR100607352 B1 KR 100607352B1
Authority
KR
South Korea
Prior art keywords
signal
refresh
fuse
output
circuit
Prior art date
Application number
KR1020040117051A
Other languages
English (en)
Other versions
KR20060079289A (ko
Inventor
조진희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040117051A priority Critical patent/KR100607352B1/ko
Priority to US11/158,344 priority patent/US7262669B2/en
Publication of KR20060079289A publication Critical patent/KR20060079289A/ko
Application granted granted Critical
Publication of KR100607352B1 publication Critical patent/KR100607352B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬 오실레이터 제어 회로에 관한 것으로, 넓은 온도 범위에서 리프레쉬 마진을 측정하기 위하여 사용자 테스트 모드 진입시 본래 설정된 리프레쉬 주기보다 일정 시간동안 만큼 연장된 리프레쉬 주기로 리프레쉬 특성을 테스트하여 보다 효율적으로 리프레쉬 특성을 테스트할 수 있는 리프레쉬 오실레이터 제어 회로가 제시된다.
리프레쉬 주기, 테스트 모드, TCSR

Description

리프레쉬 오실레이터 제어 회로{Control circuit for refresh oscillator}
도 1은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 구성도.
도 2는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 발진 신호 발생 회로도.
도 3은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리셋 회로도.
도 4는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 클럭 신호 발생 회로도.
도 5는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 분주기 회로도.
도 6은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 퓨즈 셋 회로도.
도 7은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 가산기 제어 회로도.
도 8은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 가산기의 구성도.
도 9는 도 8의 회로도.
도 10은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리프레쉬 주기 신호 발생 회로도.
도 11은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 분주수가 4일 경우의 동작 파형도.
도 12는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 분주수가 9일 경우의 동작 파형도.
도 13은 본 발명의 다른 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 구성도.
도 14는 본 발명의 다른 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리프레쉬 주기 신호 발생 회로도.
도 15는 종래의 온도 변화에 따른 칩의 리프레쉬 시간을 나타낸 그래프.
도 16은 본 발명을 적용한 경우의 온도 변화에 따른 칩의 리프레쉬 시간을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 및 100: 발진 신호 발생 회로 20 및 200 : 리셋 회로
30 및 300 : 클럭 신호 발생 회로 40 및 400 : 분주 회로
50 및 500 : 퓨즈 셋 회로 60 : 가산기 제어 회로
70 : 가산기
80 및 800 : 리프레쉬 주기 신호 발생 회로
본 발명은 리프레쉬 오실레이터 제어 회로에 관한 것으로, 특히 넓은 온도 범위에서 리프레쉬 마진을 측정하기 위하여 사용자 테스트 모드 진입시 본래 설정된 리프레쉬 주기보다 일정 시간동안 만큼 연장된 리프레쉬 주기로 리프레쉬 특성을 테스트하여 보다 효율적으로 리프레쉬 특성을 테스트할 수 있는 리프레쉬 오실레이터 제어 회로에 관한 것이다.
DRAM 소자는 일정 시간이 지난 후 저장된 데이터가 소실되므로 데이터 유지(data retention) 특성을 보장하기 위해 비트라인 센스 증폭기를 액티브시켜 저장된 데이터를 리프레쉬하는 동작을 한다. 리프레쉬 동작중에서 일정 시간이 지난 후 리프레쉬 동작을 자동적으로 반복하는 셀프 리프레쉬의 동작 주기를 보장하기 위해서 셀프 리프레쉬 오실레이터를 사용한다. 셀프 리프레쉬 오실레이터는 일정 주기의 신호를 발생시키고, 이를 사용하여 셀프 리프레쉬 주기를 결정한다.
한편, DRAM 소자는 양산 과정에서 제품의 AC/DC 스펙을 만족하는지 판정하기 위해 웨이퍼 및 패키지 레벨에서 다양한 테스트를 실시한다. 이중 리프레쉬 특성 테스트는 매우 중요하며, 다양한 리프레쉬 특성에 대한 테스트 방법이 사용되고 있다. 특히 모바일 제품등에 사용되는 저전력 DRAM의 경우 온도 특성에 따라 리프레쉬 주기를 달리하여 리프레쉬 전류를 줄이는 온도 보상 셀프 리프레쉬(Temperature Compensation Self Refresh; TCSR) 방법이 사용되며, 넓은 온도 범위에서 리프레쉬 특성을 테스트해야 한다.
온도에 따라 리프레쉬 주기를 변화시키기 위해 온도에 따라 주기가 변화되는 오실레이터를 사용하거나 분주수를 조정하는 방법 등을 사용한다. 그런데, 공정 조건, 동작 전압, 온도의 변화에 따라 리프레쉬 주기는 항상 일정하지 않고 어느 정도 변화 폭을 갖게 된다. 도 15는 온도 변화에 따른 칩의 리프레쉬 시간을 나타낸 것으로, 온도가 낮을수록 리프레쉬 시간(tREF)은 점점 증가하는 반비례 관계를 갖고 있다. 여기서, tREFM은 칩이 갖고 있는 리프레쉬 시간으로 칩의 특성을 의미한다. 도 15의 A와 같이 tREF=OSC1 주기로 리프레쉬를 수행할 경우 tREFM보다 주기가 짧기 때문에 리프레쉬에 문제가 없다. 그러나, B와 같이 tREF=OSC2 주기로 리프레쉬를 수행할 경우 리프레쉬 시간이 칩의 특성값의 일부분에 있기 때문에 오실레이터의 주기 변화에 따라 칩이 패스 또는 페일될 수 있다. 따라서, 리프레쉬 특성 테스트시 칩의 공정 조건, 동작 전압, 온도등의 변화에 따른 리프레쉬 주기 변화를 예측하여 충분한 마진을 갖고 리프레쉬 특성을 테스트해야 문제가 발생되지 않는다.
본 발명의 목적은 넓은 온도 범위에서 리프레쉬 마진을 측정하기 위하여 사용자 테스트 모드를 설정하고, 사용자 테스트 모드에서 칩의 본래 리프레쉬 주기보다 일정 시간 연장된 리프레쉬 주기를 갖도록 하여 효율적인 리프레쉬 특성을 테스트할 수 있는 리프레쉬 오실레이터 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 사용자 테스트 모드에서 칩의 본래 리프레쉬 주기보다 일정 시간 연장된 리프레쉬 주기를 갖도록 하여 리프레쉬 특성값(tREFM) 경계 부분에 위치한 칩을 스크린할 수 있도록 하는 리프레쉬 오실레이터 제어 회로를 제공하는데 있다.
본 발명에서는 공정 조건, 동작 전압, 온도 변화등에 따라 변동되는 리프레쉬 주기를 고려하여 사용자 테스트 모드가 인에이블되면 퓨즈 셋 회로에 설정된 리프레쉬 주기 조정용 분주수를 변화시켜 본래 칩의 리프레쉬 주기 시간[tREF(OSC1 또는 OSC2)]보다 일정 시간 만큼 더 길게 설정한다. 즉, 도 16에 도시된 바와 같이 tREF=tREF(OSC1 또는 OSC2)+ΔtREF가 되도록 하여 리프레쉬를 수행하여 ΔtREF만큼 리프레쉬 마진을 갖도록 칩을 테스트함으로써 리프레쉬 특성값(tREFM) 경계 부분에 위치한 칩을 스크린할 수 있도록 한다.
본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로는 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로와, 상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로와, 다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로와, 퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로와, 테스트 모드 인에이블 신호에 따라 상기 다수의 퓨즈 신호에 따른 가산기 제어 신호를 출력하기 위한 가산기 제어 회로와, 상기 가산기 제어 신호에 따라 상기 다수의 퓨즈 신호에 따른 다수의 출력 신호를 출력하기 위한 가산기와, 상기 다수의 분주 신호와 상기 가산기의 다수의 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 가산기의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함한다.
상기 리프레쉬 신호에 따라 인에이블되어 상기 리프레쉬 주기 신호가 인가될 때마다 상기 분주 회로를 초기화시키기 위한 제 1 리셋 신호 및 상기 발진 신호 발생 회로를 초기화시키기 위한 제 2 리셋 신호를 발생시키기 위한 리셋 회로를 더 포함한다.
상기 발진 신호 발생 회로는 제 2 리셋 신호에 따라 초기화되고, 상기 리프레쉬 신호에 따라 내부의 신호 지연 시간을 주기로 레벨이 변화되는 상기 발진 신 호를 발생시킨다.
상기 분주 회로는 상기 제 1 리셋 신호에 따라 초기화되는 다수의 분주기를 포함하고, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가하는 다수의 상기 다수의 분주 신호를 발생시킨다.
상기 가산기 제어 회로는 상기 테스트 모드 인에이블 신호가 디스에이블되는 노멀 모드에서는 상기 다수의 퓨즈 신호에 관계없이 로우 상태의 제 1 및 제 2 가산기 제어 신호를 출력하고, 상기 테스트 모드 인에이블 신호가 인에이블되는 테스트 모드에서는 상기 다수의 퓨즈 신호를 반전시킨 상기 제 1 가산기 제어 신호 및 상기 다수의 퓨즈 신호와 동일한 상기 제 2 가산기 제어 신호를 출력한다.
상기 가산기는 상기 노멀 모드에서는 상기 다수의 퓨즈 신호와 동일 위상의 상기 출력 신호를 출력하고, 상기 테스트 모드에서는 상기 다수의 퓨즈 신호와 반대 위상의 상기 다수의 출력 신호를 출력한다.
상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 가산기 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 다수의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 리프레쉬 주기 신호를 발생시킨다.
상기 리프레쉬 주기 신호 발생 회로는 상기 다수의 분주 신호와 상기 다수의 가산기 출력 신호를 각각 입력하여 논리 조합하기 위한 다수의 익스클루시브 OR 게이트와, 상기 다수의 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트와, 상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함한다.
한편, 본 발명의 다른 실시 예에 따른 리프레쉬 오실레이터 제어 회로는 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로와, 상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로와, 다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로와, 퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로와, 테스트 모드 인에이블 신호와 상기 다수의 퓨즈 신호를 상기 다수의 분주 신호와 각각 비교하여 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 퓨즈 신호가 같은 경우 상기 제 1 클럭 신호가 발생 될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함한다.
상기 다수의 분주 신호의 수는 상기 다수의 퓨즈 신호의 수보다 더 크다.
상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드 인에이블 신호와 상기 다수의 분주 신호 중 하나를 입력하여 논리 조합하기 위한 제 1 익스클루시브 OR 게이트와, 나머지 상기 분주 신호 및 상기 다수의 퓨즈 신호를 각각 입력하여 논리 조합하기 위한 다수의 제 2 익스클루시브 OR 게이트와, 상기 제 1 및 제 2 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트와, 상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 구성도이다.
발진 신호 발생 회로(10)는 외부로부터 리프레쉬 명령이 인가되어 리프레쉬 신호(SRF)가 발생되면 기본 리프레쉬 주기에 따른 발진 신호(OSC)를 발생하는데, 발진 신호(OSC)는 발진 신호 발생 회로(10) 내부의 신호 지연 시간을 주기로 레벨이 변화되어 출력된다.
리셋 회로(20)는 리프레쉬 신호(SRF) 및 리프레쉬 주기 신호(PSRF)를 입력하여 리프레쉬 신호의 지연 신호(SRFDD), 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력하는데, 리프레쉬 신호(SRF)가 하이 상태로 인가되고 리프레쉬 주기 신호(PSRF)가 하이 상태의 펄스로 인가될 때마다 하이 상태의 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력한다. 여기서, 제 1 리셋 신호(CRST)는 분주 회로(40)를 초기화시키고, 제 2 리셋 신호(ORST)는 발진 신호 발생 회로(10)를 초기화시킨다.
클럭 신호 발생 회로(30)는 리프레쉬 신호(SRF) 및 발진 신호(OSC)에 따라 발진 신호(OSC)와 동일 위상의 신호(즉, 클럭 신호)(JDG) 및 발진 신호(OSC)와 반대 위상의 클럭 신호(CLK)를 발생시킨다.
분주 회로(40)는 제 1 리셋 신호(CRST)에 따라 초기화되고, 클럭 신호(CLK)에 따라 분주기(41 내지 44)에 따라 증가되는 분주 신호(RCA<0:3>)를 생성한다. 예를들어 제 1 분주기(41)는 클럭 신호(CLK)의 두 주기에 따라 한 주기의 분주 신호(RCA<0>)를 출력하고, 제 2 분주기(42)는 제 1 분주기(41)의 분주 신호(RCA<0>)의 두 주기에 따라 한 주기의 분주 신호(RCA<1>)를 출력하며, 제 3 분주기(43)는 제 2 분주기(42)의 분주 신호(RCA<1>)의 두 주기에 따라 한 주기의 분주 신호(RCA<2>)를 출력하고, 제 4 분주기(44)는 제 3 분주기(43)의 분주 신호(RCA<2>)의 두 주기에 따라 한 주기의 분주 신호(RCA<3>)를 출력한다.
퓨즈 셋 회로(50)는 퓨즈를 포함하여 구성되며, 파워업신호(PUPB) 및 퓨즈의 커팅 상태에 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호(FUS<0:3>)를 출력한다. 예를들어 퓨즈 신호(FUS<0>)가 하이 상태일 경우 1분주, 퓨즈 신호(FUS<1>)가 하이 상태일 경우 2분주, 퓨즈 신호(FUS<2>)가 하이 상태일 경우 4분주, 퓨즈 신호(FUS<3>)일 경우 8분주로 리프레쉬 주기가 설정되고, 이들 퓨즈 신호(FUS<0:3>)의 출력 조합에 따라 더 많은 분주수가 설정된다.
가산기 제어 회로(60)는 테스트 모드 인에이블 신호(TREFCK)에 따라 퓨즈 셋 회로(50)의 퓨즈 신호(FUS<3>)에 따른 가산기 제어 신호(INA<0:1>)를 출력하는데, 노멀 모드에서는 퓨즈 셋 회로(50)의 퓨즈 신호(FUS<3>)에 관계없이 로우 상태의 가산기 제어 신호(INA<0:1>)를 출력하고, 테스트 모드에서는 퓨즈 셋 회로(50)의 퓨즈 신호(FUS<3>)가 반전된 가산기 제어 신호(INA<0>) 및 퓨즈 셋 회로(50)의 퓨즈 신호(FUS<3>)와 동일한 위상의 가산기 제어 신호(INA<1>)를 출력한다.
가산기(70)는 가산기 제어 신호(INA<0:1>) 및 퓨즈 신호(FUS<0:3>)에 따라 신호(S<0:3>)를 출력하는데, 노멀 모드에서 신호(S<0:3>)는 퓨즈 신호(FUS<0:3>)와 동일 위상으로 출력되고, 테스트 모드에서 신호(S<0:3>)는 퓨즈 신호(FUS<0:3>)와 반대 위상으로 출력된다.
리프레쉬 주기 신호 발생 회로(80)는 지연된 리프레쉬 신호(SRFDD)에 따라 분주 신호(RCA<0:3>)와 가산기의 출력 신호(S<0:3>)를 비교하여, 분주 신호(RCA<0:3>)와 가산기의 출력 신호(S<0:3>)가 같은 경우 신호(JDG)의 라이징 에지에서 리프레쉬 주기 신호(PSRF)를 하이 상태로 출력한다.
도 2는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 발진 신호 발생 회로도이다.
인버터(101)는 리프레쉬 신호(SRF)를 반전시키고, 전달 게이트(102)는 리프레쉬 신호(SRF) 및 인버터(101)의 출력 신호에 따라 인버터(112)의 출력 신호를 노드(Q101)에 전달한다. NOR 게이트(103)는 인버터(101)의 출력 신호 및 제 2 리셋 신호(ORST)를 입력하여 논리 조합한다. 인버터(104)는 NOR 게이트(103)의 출력 신호를 반전시키고, NMOS 트랜지스터(105)는 노드(Q101)와 접지 단자(Vss) 사이에 접속되어 인버터(104)의 출력 신호에 따라 노드(Q101)의 전위를 조절한다. 인버터(106 및 107)은 노드(Q101)의 전위를 버퍼링하여 발진 신호(OSC)를 출력한다. 인버터(108 내지 112)는 노드(Q101)의 전위를 지연 및 반전시킨다. 한편, 인버터(109) 및 인버터(110) 사이에 캐패시터(113 및 115) 접속되어 지연 시간을 조절하고, 인버터(110 및 111) 사이에 캐패시터(114 및 116)가 접속되어 지연 시간을 조절한다.
상기와 같이 구성되는 발진 신호 발생 회로의 구동 방법을 설명하면 다음과 같다.
외부로부터 리프레쉬 명령이 입력되기 이전에 리프레쉬 신호(SRF)는 로우 상태로 인가되고, 제 2 리셋 신호(ORST)는 로우 상태로 인가된다. 로우 상태로 인가되는 리프레쉬 신호(SRF)는 인버터(101)를 통해 하이 상태로 반전되고, 이에 따라 전달 게이트(102)는 턴오프된다. 하이 상태의 인버터(101)의 출력 신호 및 로우 상태의 제 2 리셋 신호(ORST)를 입력한 NOR 게이트(103)는 로우 상태의 신호를 출력하고, NOR 게이트(103)의 출력 신호는 인버터(104)에 의해 하이 상태로 반전되어 NMOS 트랜지스터(105)를 턴온시킨다. 따라서, 노드(Q101)는 로우 상태가 되고, 인버터(106 및 107)를 통해 로우 상태의 발진 신호(OSC)가 출력된다. 한편, 로우 상 태의 노드(Q101)의 전위는 인버터(108 내지 112)를 통해 지연 및 반전되어 하이 상태가 된다. 그런데, 전달 게이트(102)가 턴오프 상태를 유지하므로 인버터(112)의 출력 신호는 노드(Q101)에 전달되지 못한다.
이 상태에서 외부로부터 리프레쉬 명령이 입력되어 리프레쉬 신호(SRF)가 하이 상태로 인가되면 인버터(101)를 통해 로우 상태로 반전되고, 이에 따라 전달 게이트(102)를 턴온시킨다. 그리고, 로우 상태의 인버터(101)의 출력 신호 및 로우 상태의 제 2 리셋 신호(ORST)를 입력한 NOR 게이트(103)는 하이 상태의 신호를 출력하고, NOR 게이트(103)의 출력 신호는 인버터(104)에 의해 로우 상태로 반전되어 NMOS 트랜지스터(105)를 턴오프시킨다. 따라서, 하이 상태를 유지하는 인버터(112)의 출력 신호가 전달 게이트(102)를 통해 노드(Q101)로 전달되고, 노드(Q101)의 전위는 인버터(106 및 107)를 통해 버퍼링된 후 하이 상태의 발진 신호(OSC)로서 출력된다. 한편, 하이 상태의 노드(Q101)의 전위는 인버터(108 내지 112)를 통해 지연 및 반전되어 로우 상태가 되고, 이 전위는 전달 게이트(102)를 통해 노드(Q101)에 전달된 후 로우 상태의 발진 신호(OSC)로서 출력된다.
상기한 바와 같이 발진 신호 발생 회로는 리프레쉬 신호(SRF)가 하이 상태로 인가되는 동안 인버터(108 내지 112)를 통한 지연 시간을 주기로 레벨이 변화되는 발진 신호(OSC)를 출력한다
도 3은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리셋 회로의 회로도이다.
리프레쉬 신호(SRF)는 지연부(201)에 의해 지연되어 지연 신호(SRFDD)가 된다. 인버터(202)는 지연부(201)의 지연 신호(SRFDD)를 반전시키고, NOR 게이트(203)는 인버터(202)의 출력 신호 및 리프레쉬 주기 신호(PSRF)를 논리 조합한다. 인버터(204)는 NOR 게이트(203)의 출력 신호를 반전시켜 제 1 리셋 신호(CRST)를 출력한다. NAND 게이트(205)는 제 1 리셋 신호(CRST) 및 리프레쉬 신호(SRF)를 논리 조합하고, 인버터(206)는 NAND 게이트(205)의 출력 신호를 반전시켜 제 2 리셋 신호(ORST)를 출력한다.
상기와 같이 구성되는 리셋 회로의 구동 방법을 설명하면 다음과 같다.
리프레쉬 명령이 입력되어 리프레쉬 신호(SRF)가 하이 상태로 인가되면 지연부(201)의 지연 시간 이후에 지연 신호(SRFDD)가 하이 상태로 출력된다. 지연부(201)의 지연 신호(SRFDD)는 인버터(202)에 의해 로우 상태로 반전되어 NOR 게이트(203)에 입력된다. NOR 게이트(203)는 로우 상태의 인버터(202)의 출력 신호 및 로우 상태의 리프레쉬 주기 신호(PSRF)를 입력하여 하이 상태의 신호를 출력하고, 인버터(204)에 의해 반전되어 로우 상태의 제 1 리셋 신호(CRST)를 출력한다. 이때, NAND 게이트(205)는 로우 상태의 제 1 리셋 신호(CRST) 및 하이 상태의 리프레쉬 신호(SRF)를 입력하여 하이 상태의 신호를 출력하고, 인버터(206)에 의해 반전되어 로우 상태의 제 2 리셋 신호(ORST)를 출력한다.
리프레쉬 신호(SRF)가 하이 상태로 인가되는 동안 리프레쉬 주기 신호(PSRF)가 하이 펄스로 인가되면 NOR 게이트(203)는 로우 상태의 인버터(202)의 출력 신호 및 하이 상태의 리프레쉬 주기 신호(PSRF)를 입력하여 로우 상태의 신호를 출력하고, 인버터(204)에 의해 반전되어 하이 상태의 제 1 리셋 신호(CRST)를 출력한다. 이때, NAND 게이트(205)는 하이 상태의 제 1 리셋 신호(CRST) 및 하이 상태의 리프레쉬 신호(SRF)를 입력하여 로우 상태의 신호를 출력하고, 인버터(206)에 의해 반전되어 하이 상태의 제 2 리셋 신호(ORST)를 출력한다.
상기한 바와 같이 리셋 회로는 리프레쉬 신호(SRF) 및 리프레쉬 주기 신호(PSRF)를 입력하여 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력하는데, 리프레쉬 신호(SRF)가 하이 상태로 인가되고 리프레쉬 주기 신호(PSRF)가 하이 상태의 펄스로 인가될 때마다 하이 상태의 펄스로 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력한다.
도 4는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 클럭 신호 발생 회로의 회로도이다.
인버터(301)는 발진 신호(OSC)를 반전시키고, NAND 게이트(302)는 인버터(301)의 출력 신호 및 리프레쉬 신호(SRF)를 입력하여 조합한다. 인버터(303)는 NAND 게이트(302)의 출력 신호를 반전시켜 신호(JDG)를 출력한다. NAND 게이트(302)의 출력 신호는 지연부(304)를 통해 소정 시간 지연된 후 인버터(305)를 통해 반전되어 클럭 신호(CLK)로 출력되는데, 이는 분주기의 제어 신호로 이용된다.
상기와 같이 구성되는 클럭 신호 발생 회로의 구동 방법을 설명하면 다음과 같다.
제 1 발진 신호(OSC)는 인버터(301)에 의해 반전되고, 인버터(301)의 출력 신호는 리프레쉬 신호(SRF)와 함께 NAND 게이트(302)에 입력된다. 따라서, 리프레쉬 신호(SRF)가 하이 상태로 입력되기 때문에 NAND 게이트(302)는 발진 신호(OSC)가 하이 상태로 입력되면 로우 상태의 신호를 출력하고, 발진 신호(OSC)가 로우 상태로 입력되면 하이 상태의 신호를 출력한다. NAND 게이트(302)의 출력 신호가 인버터(303)에 의해 반전된 신호가 신호(JDG)이기 때문에 신호(JDG)는 발진 신호(OSC)가 하이 상태로 입력되면 하이 상태로 출력되고, 발진 신호(OSC)가 로우 상태로 입력되면 로우 상태로 출력된다. 즉, 신호(JDG)는 발진 신호(OSC)와 동일한 위상을 갖는 신호라 할 수 있다.
한편, 클럭 신호(CLK)는 NAND 게이트(302)의 출력 신호가 지연부(304)를 통해 지연되고, 인버터(305)에 의해 반전된 신호이다. 따라서, 클럭 신호(CLK)는 발진 신호(OSC)가 하이 상태로 입력되면 하이 상태로 출력되고, 발진 신호(OSC)가 로우 상태로 입력되면 로우 상태로 출력된다. 즉, 클럭 신호(CLK)는 발진 신호(OSC)가 지연부(304)의 지연 시간에 따라 지연되어 발진 신호(OSC)와 위상이 반대인 신호이다.
도 5는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 분주기의 회로도이다.
인버터(401)는 제 1 리셋 신호(CRST)를 반전시키고, NAND 게이트(402)는 인 버터(401)의 출력 신호 및 클럭 신호(CLK)를 입력하여 논리 조합한다. NAND 게이트(402)의 출력 신호는 인버터(403)에 의해 반전되고, NAND 게이트(402)의 출력 신호 및 인버터(403)의 출력 신호는 인버터(405, 407, 409 및 410)의 제어 신호로 사용된다. 즉, 인버터(405 및 407)는 NAND 게이트(402)의 출력 신호가 로우 상태일 때 동작하고, 인버터(409 및 410)는 NAND 게이트(402)의 출력 신호가 하이 상태일 때 동작한다. 한편, 분주 신호(RCAi)는 피드백되어 인버터(404 내지 408)에 의한 지연 시간 후 위상이 반전되어 출력된다. 그리고, 인버터(406 및 409)는 래치(411)를 구성하고, 인버터(408 및 410)는 래치(412)를 구성한다.
상기와 같이 구성되는 본 발명에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 분주기의 구동 방법을 설명하면 다음과 같다.
먼저, 다수의 분주기 중에서 제 1 분주기(도 1의 41)는 발진 신호(OSC)와 위상이 반대인 클럭 신호(CLK)를 입력하고, 제 2 분주기(도 1의 42)부터는 이전 분주기의 분주 신호(RCAi)를 클럭 신호(CLK)로 입력한다. 여기서는 제 1 분주기(도 1의 41)의 구동 방법을 예로 설명하겠다.
제 1 리셋 신호(CRST) 및 클럭 신호(CLK)가 각각 로우 상태로 입력되면, 로우 상태의 제 1 리셋 신호(CRST)가 인버터(401)에 의해 하이 상태로 반전되고, 로우 상태의 클럭 신호(CLK)와 NAND 게이트(402)에 입력되어 NAND 게이트(402)는 하이 상태의 신호를 출력한다. 하이 상태의 NAND 게이트(402)의 출력 신호는 인버터(403)에 의해 로우 상태로 반전되고, 이에 따라 인버터(405 및 410)는 턴오프되고, 인버터(407 및 409)는 턴온된다. 따라서, 출력 신호(RCAi)는 래치(411)에 저장된 데이터가 인버터(407 및 408)를 통해 출력된 상태를 유지하므로 로우 상태를 유지한다.
제 1 리셋 신호(CRST) 및 클럭 신호(CLK)가 각각 하이 상태로 입력되면, 하이 상태의 제 1 리셋 신호(CRST)가 인버터(401)에 의해 로우 상태로 반전되어 하이 상태의 클럭 신호(CLK)와 NAND 게이트(402)에 입력되어 NAND 게이트(402)는 하이 상태의 신호를 출력한다. 하이 상태의 NAND 게이트(402)의 출력 신호는 인버터(403)에 의해 로우 상태로 반전되고, 이에 따라 인버터(405 및 410)는 턴오프되고, 인버터(407 및 409)는 턴온된다. 따라서, 출력 신호(RCAi)는 래치(411)에 저장된 데이터가 인버터(407 및 408)을 통해 출력된 상태를 유지하므로 로우 상태를 유지한다.
제 1 리셋 신호(CRST)가 로우 상태로 인가되고, 클럭 신호(CLK)가 하이 상태로 인가되면, 로우 상태의 제 1 리셋 신호(CRST)가 인버터(401)에 의해 하이 상태로 반전되어 하이 상태의 클럭 신호(CLK)와 NAND 게이트(402)에 입력되어 NAND 게이트(402)는 로우 상태의 신호를 출력한다. 로우 상태의 NAND 게이트(402)의 출력 신호는 인버터(403)에 의해 하이 상태로 반전되고, 이에 따라 인버터(405 및 410)는 턴온되고, 인버터(407 및 409)는 턴오프된다. 따라서, 분주 신호(RCAi)는 로우 상태를 유지하고, 인버터(404, 405 및 406)를 통해 하이 상태로 반전되지만, 인버터(407)가 턴오프 상태이므로 래치(411)는 하이 상태의 데이터를 유지한다.
다시 제 1 리셋 신호(CRST) 및 클럭 신호(CLK)가 각각 로우 상태로 입력되면, 로우 상태의 제 1 리셋 신호(CRST)가 인버터(401)에 의해 하이 상태로 반전되고, 로우 상태의 클럭 신호(CLK)와 NAND 게이트(402)에 입력되어 NAND 게이트(402)는 하이 상태의 신호를 출력한다. 하이 상태의 NAND 게이트(402)의 출력 신호는 인버터(403)에 의해 로우 상태로 반전되고, 이에 따라 인버터(405 및 410)는 턴오프되고, 인버터(407 및 409)는 턴온된다. 따라서, 분주 신호(RCAi)는 래치(411)에 저장된 하이 상태의 데이터가 인버터(407 및 408)를 통해 출력된 상태를 유지하므로 하이 상태를 유지한다.
상기한 바와 같이 분주기는 래치(411 및 412)에 저장된 데이터를 클럭 신호(CLK)의 두 주기에 따라 한 주기의 분주 신호(RCAi)를 출력한다. 따라서, 제 1 분주기(41)는 클럭 신호(CLK)의 두 주기에 한 주기의 분주 신호(RCA1)를 출력하고, 제 2 분주기(42)는 제 1 분주기(41)의 출력 신호(RCA<0>)의 두 주기에 따라 한 주기의 분주 신호(RCA<1>)를 출력하며, 제 3 분주기(43)는 제 2 분주기(42)의 출력 신호(RCA<1>)의 두 주기에 따라 한 주기의 분주 신호(RCA<2>)를 출력한다. 즉, 제 1 분주기(41)는 클럭 신호(CLK)의 두 주기에 한 주기의 분주 신호(RCA<0>)를 출력하고, 제 2 분주기(42)는 클럭 신호(CLK)의 네 주기에 한 주기의 분주 신호(RCA<1>)를 출력하며, 제 3 분주기(43)는 클럭 신호(CLK)의 여덟 주기에 한 주기의 분주 신호(RCA<2>)를 출력한다.
도 6은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성 하는 퓨즈 셋 회로의 회로도이다.
퓨즈(501)는 전원 단자(VDD)와 노드(Q501) 사이에 접속되고, NMOS 트랜지스터(502, 503 및 504)는 노드(Q501)와 접지 단자(VSS) 사이에 직렬 접속되는데, NMOS 트랜지스터(502)는 파워업 신호(PUPB)에 따라 구동되고, NMOS 트랜지스터(503 및 504)는 전원 전압(VDD)에 따라 구동된다. NMOS 트랜지스터(505)는 노드(Q501)와 접지 단자(VSS) 사이에 직렬 접속된 NMOS 트랜지스터(502, 503 및 504)와 병렬 접속되어 출력 단자(FUSi)의 전위에 따라 구동된다. 노드(Q501)의 전위는 인버터(506)를 통해 반전되어 출력 단자(FUSi)의 전위가 된다. 여기서, 파워업 신호(PUPB)는 파워가 인가되면 로우 상태로 인가되는 신호이다.
상기와 같이 구성되는 퓨즈 셋 회로는 파워업 신호(PUPB)가 로우 상태로 인가되고, 퓨즈(501)가 연결 상태를 유지하면 로우 상태의 퓨즈 신호(FUSi)를 출력하고, 퓨즈(501)가 끊어진 상태를 유지하면 하이 상태의 퓨즈 신호(FUSi)를 출력한다.
도 7은 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 가산기 제어 회로도이다.
인버터(601)는 퓨즈 셋 회로(50)로부터의 퓨즈 신호(FUS<3>)를 반전시키고, NAND 게이트(602)는 노멀 모드에서는 로우 상태로 인가되고, 테스트 모드에서는 하이 상태로 인가되는 테스트 모드 인에이블 신호(TREFCK)와 인버터(601)의 출력 신호를 입력하여 논리 조합한다. 인버터(603)는 NAND 게이트(602)의 출력 신호를 반 전시켜 가산기 제어 신호(INA<0>)를 출력한다. NAND 게이트(604)는 테스트 모드 인에이블 신호(TREFCK)와 퓨즈 신호(FUS<3>)를 입력하여 논리 조합한다. 인버터(605)는 NAND 게이트(604)의 출력 신호를 반전시켜 가산기 제어 신호(INA<1>)를 출력한다.
상기와 같이 구성되는 가산기 제어 회로의 구동 방법을 설명하면 다음과 같다.
노멀 모드의 경우 테스트 모드 인에이블 신호(TREFCK)는 로우 상태로 인가된다. NAND 게이트(602)는 로우 상태의 테스트 모드 인에이블 신호(TREFCK)와 인버터(601)를 통해 하이 상태로 반전된 퓨즈 신호(FUS<3>)를 입력하여 하이 상태의 신호를 출력하고, 이 신호가 인버터(603)에 의해 반전되어 로우 상태의 가산기 제어 신호(INA<0>)가 출력된다. 한편, NAND 게이트(604)는 로우 상태의 테스트 모드 인에이블 신호(TREFCK)와 로우 상태의 퓨즈 신호(FUS<3>)를 입력하여 하이 상태의 신호를 출력하고, 이 신호가 인버터(605)에 의해 반전되어 로우 상태의 가산기 제어 신호(INA<1>)가 출력된다.
테스트 모드의 경우 테스트 모드 인에이블 신호(TREFCK)는 하이 상태로 인가된다. NAND 게이트(602)는 하이 상태의 테스트 모드 인에이블 신호(TREFCK)와 인버터(601)를 통해 하이 상태로 반전된 퓨즈 신호(FUS<3>)를 입력하여 로우 상태의 신호를 출력하고, 이 신호가 인버터(603)에 의해 반전되어 하이 상태의 가산기 제어 신호(INA<0>)가 출력된다. 한편, NAND 게이트(604)는 하이 상태의 테스트 모드 인에이블 신호(TREFCK)와 로우 상태의 퓨즈 신호(FUS<3>)를 입력하여 하이 상태의 신호를 출력하고, 이 신호가 인버터(605)에 의해 반전되어 로우 상태의 가산기 제어 신호(INA<1>)가 출력된다.
상술한 바와 같이 가산기 제어 회로는 노멀 모드에서 테스트 모드 인에이블 신호(TREFCK)가 로우 상태로 인가되면 퓨즈 신호(FUS<3>)에 관계없이 로우 상태의 가산기 제어 신호(INA<0:1>)를 출력하고, 테스트 모드에서 테스트 모드 인에이블 신호(TREFCK)가 하이 상태로 인가되면 퓨즈 신호(FUS<3>)가 반전된 가산기 제어 신호(INA<0>) 및 퓨즈 신호(FUS<3>)와 동일한 위상의 가산기 제어 신호(INA<1>)를 출력한다.
도 8은 본 발명에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 가산기 회로도로서, 4비트 풀 가산기를 예를들어 설명한다.
제 1 가산기(710)은 퓨즈 신호(FUS<0>)와 가산기 제어 신호(INA<0>)를 입력하여 신호(S<0>) 및 신호(CO)를 출력한다. 제 2 가산기(720)는 제 1 가산기(710)의 출력 신호(CO), 퓨즈 신호(FUS<1>) 및 가산기 제어 신호(INA<1>)를 입력하여 신호(S<1>) 및 신호(CO)를 출력한다. 제 3 가산기(730)는 제 2 가산기(720)의 출력 신호(CO), 퓨즈 신호(FUS<2>) 및 가산기 제어 신호(INA<2>)를 입력하여 신호(S<2>) 및 신호(CO)를 출력한다. 제 4 가산기(740)는 제 3 가산기(730)의 출력 신호(CO), 퓨즈 신호(FUS<3>) 및 가산기 제어 신호(INA<3>)를 입력하여 신호(S<3>) 및 신호(CO)를 출력한다. 그런데, 제 3 및 제 4 가산기(730 및 740)에 입력되는 가산기 제어 신호(INA<2:3>)는 로우 상태로 인가된다.
도 9는 4비트 풀 가산기를 구성하는 1비트 가산기의 회로도이다.
익스클루시브 OR 게이트(701)는 퓨즈 신호(FUS) 및 가산기 제어 신호(INA)를 입력하여 논리 조합한다. 익스클루시브 OR 게이트(702)는 신호(CIN) 및 익스클루시브 OR 게이트(701)의 출력 신호를 입력하여 논리 조합한다. 여기서, 신호(CIN)은 제 1 가산기(710)의 경우 로우 상태로 입력되는 신호이고, 제 2 내지 제 4 가산기(720 내지 740)의 경우 제 1 내지 제 3 가산기(710 내지 730)의 출력 신호(CO)이다. OR 게이트(703)는 퓨즈 신호(FUS) 및 가산기 제어 신호(INA)를 입력하여 논리 조합하고, AND 게이트(704)는 OR 게이트(704)의 출력 신호 및 신호(CIN)를 입력하여 논리 조합한다. AND 게이트(705)는 퓨즈 신호(FUS) 및 가산기 제어 신호(INA)를 입력하여 논리 조합하고, OR 게이트(706)는 AND 게이트(704 및 705)의 출력 신호를 입력하여 논리 조합한다.
상기와 같이 구성되는 1비트 가산기의 구동 방법을 설명하면 다음과 같다. 여기서, 신호(CIN)은 로우 상태를 가정하여 설명하기로 한다.
노멀 모드에서 가산기 제어 신호(INA)가 로우 상태로 인가되고 퓨즈 신호(FUS)가 로우 상태로 입력되면 익스클루시브 OR 게이트(701)는 로우 상태의 신호를 출력한다. 익스클루시브 OR 게이트(702)는 로우 상태의 익스클루시브 OR 게이트(701)의 출력 신호 및 로우 상태의 신호(CIN)을 입력하여 로우 상태의 신호(S)를 출력한다. 그리고, OR 게이트(703)는 로우 상태의 가산기 제어 신호(INA) 및 로우 상태의 퓨즈 신호(FUS)를 입력하여 로우 상태의 신호를 출력하고, AND 게이트(704)는 로우 상태의 OR 게이트(703)의 출력 신호 및 로우 상태의 신호(CIN)를 입력하여 로우 상태의 신호를 출력한다. AND 게이트(705)는 로우 상태의 가산기 제어 신호(INA) 및 퓨즈 신호(FUS)를 각각 입력하여 로우 상태의 신호를 출력한다. OR 게이트(706)는 로우 상태로 각각 입력되는 AND 게이트(704 및 705)의 출력 신호를 입력하여 로우 상태의 신호(CO)를 출력한다. 한편, 퓨즈 신호(FUS)가 하이 상태로 입력될 경우 신호(S)는 하이 상태로 출력되고, 신호(CO)는 로우 상태로 출력된다.
테스트 모드에서 가산기 제어 신호(INA)가 하이 상태로 인가되고 퓨즈 신호(FUS)가 로우 상태로 입력되면 익스클루시브 OR 게이트(701)는 하이 상태의 신호를 출력한다. 익스클루시브 OR 게이트(702)는 하이 상태의 익스클루시브 OR 게이트(701)의 출력 신호 및 로우 상태의 신호(CIN)을 입력하여 하이 상태의 신호(S)를 출력한다. 그리고, OR 게이트(703)는 하이 상태의 가산기 제어 신호(INA) 및 로우 상태의 퓨즈 신호(FUS)를 입력하여 하이 상태의 신호를 출력하고, AND 게이트(704)는 하이 상태의 OR 게이트(703)의 출력 신호 및 로우 상태의 신호(CIN)를 입력하여 로우 상태의 신호를 출력한다. AND 게이트(705)는 하이 상태의 가산기 제어 신호(INA) 및 로우 상태의 퓨즈 신호(FUS)를 각각 입력하여 로우 상태의 신호를 출력한다. OR 게이트(706)는 로우 상태로 각각 입력되는 AND 게이트(704 및 705)의 출력 신호를 입력하여 로우 상태의 신호(CO)를 출력한다. 한편, 퓨즈 신호(FUS)가 하이 상태로 입력되면, 신호(S)는 로우 상태로 출력되고, 신호(CO)는 로우 상태로 출력 된다.
상기한 바와 같이 노멀 모드에서 테스트 모드 인에이블 신호(TREFCK)가 로우 상태로 인가되면 신호(S)는 퓨즈 신호(FUS)의 레벨로 출력되고, 신호(CO)는 퓨즈 신호(FUS)의 레벨에 관계없이 로우 상태로 출력된다. 또한, 테스트 모드에서 테스트 모드 인에이블 신호(TREFCK)가 하이 상태로 인가되면 신호(S)는 퓨즈 신호(FUS)의 레벨을 반전시켜 출력되고, 신호(CO)는 퓨즈 신호(FUS)의 레벨에 관계없이 로우 상태로 출력된다.
상기한 바에 의하면 도 8에 도시된 4비트 풀 가산기는 분주수가 4로 설정되어 퓨즈 신호(FUS<2>)가 하이 상태로 출력되는 경우 노멀 모드에서 제 1 가산기(710)의 출력 신호(S<O>)는 로우 상태로 출력되고, 제 2 가산기(720)의 출력 신호(S<1>)는 로우 상태로 출력되며, 제 3 가산기(730)의 출력 신호(S<2>)는 하이 상태로 출력되고, 제 4 가산기(740)의 출력 신호(S<3>)는 로우 상태로 출력된다. 그러나, 테스트 모드에서는 제 1 가산기(710)의 출력 신호(S<O>)는 하이 상태로 출력되고, 제 2 가산기(720)의 출력 신호(S<1>)는 로우 상태로 출력되며, 제 3 가산기(730)의 출력 신호(S<2>)는 하이 상태로 출력되고, 제 4 가산기(740)의 출력 신호(S<3>)는 로우 상태로 출력된다. 따라서, 테스트 모드에서는 노멀 모드에 비해 분주수가 1 증가하게 된다.
도 10은 본 발명에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리프레쉬 주기 신호 발생 회로도이다.
인버터(801)는 지연된 리프레쉬 신호(SRFDD)를 반전시킨다. 익스클루시브 OR 게이트(802 내지 805)는 분주 회로(40)의 분주 신호(RCA<0:3>) 및 가산기의 출력 신호(S<0:3>)를 각각 입력하여 논리 조합한다. NOR 게이트(806)는 익스클루시브 OR 게이트(802 내지 805)의 출력 신호를 입력하여 논리 조합한다. NAND 게이트(807)는 NOR 게이트(806)의 출력 신호 및 신호(JDG)를 입력하여 논리 조합한다. 지연부(808)는 NAND 게이트(807)의 출력 신호를 지연시킨다. NOR 게이트(809)는 인버터(801)의 출력 신호 및 지연부(808)의 출력 신호를 입력하여 논리 조합한다. 인버터(810 및 811)는 NOR 게이트(809)의 출력 신호를 버퍼링하여 리프레쉬 주기 신호(PSRF)를 출력한다.
상기와 같이 구성되는 리프레쉬 주기 신호 발생 회로는 지연된 리프레쉬 신호(SRFDD)가 하이 상태로 인가되고, 분주 회로(40)의 분주 신호(RCA<0:3>)와 가산기의 출력 신호(S<0:3>)를 익스클루시브 OR 게이트(802 내지 805)가 비교하고, 분주 신호(RCA<0:3>)와 가산기의 출력 신호(S<0:3>)가 같은 경우 신호(JDG)의 라이징 에지에서 리프레쉬 주기 신호(PSRF)를 하이 상태로 출력한다. 따라서, 분주수가 4로 설정되어 퓨즈 신호(FUS<2>)가 하이 상태로 출력되면 노멀 모드에서 리프레쉬 주기 신호(PSRF)는 분주수 4로 출력되고, 테스트 모드에서 리프레쉬 주기 신호(PSRF)는 분주수 5로 출력된다.
상기에서는 본 발명에 따른 리프레쉬 오실레이터 제어 회로의 구성과 구성 요소 각각의 상세한 구동 방법에 대해 기술하였다. 이하에서는 도 11의 분주수가 4일 경우의 동작 파형도를 참고로 리프레쉬 오실레이터 제어 회로의 구동 방법을 설명하기로 한다.
외부로부터 리프레쉬 명령이 입력되면 내부에서 리프레쉬 신호(SRF)가 발생되어 하이 상태로 인가된다. 하이 상태의 리프레쉬 신호(SRF)에 따라 발진 신호 발생 회로(10)는 기본 주기의 발진 신호(OSC)를 발생시키고, 리셋 회로(20)는 지연된 리프레쉬 신호(SRFDD)를 발생시킨다. 그리고, 리프레쉬 신호(SRF) 및 발진 신호(OSC)에 따라 클럭 신호 발생 회로(30)는 발진 신호(OSC)와 동일 위상의 신호(JDG) 및 발진 신호(OSC)와 반대 위상의 클럭 신호(CLK)를 발생시킨다. 클럭 신호(CLK)에 따라 분주 회로(40)는 분주수를 카운팅하여 분주 신호(RCA<0:3>)를 발생시킨다. 한편, 파워가 인가되면 로우 상태로 인가되는 파워업 신호(PUPB)에 의해 퓨즈 셋 회로(50)로부터 퓨즈 신호(FUS<0:3>)가 출력되는데, 퓨즈 신호(FUS<0:3>)는 설정된 분주수에 따라 출력된다. 여기서는 분주수가 4로 설정되어 퓨즈 신호(FUS<2>)가 하이 상태로 출력되는 경우를 가정하였다. 퓨즈 신호(FUS<0:3>)는 가산기 제어 회로(60)에 입력되고, 가산기 제어 회로(60)는 테스트 모드 인에이블 신호(TREFCK)에 따라 노멀 모드에서는 퓨즈 신호(FUS<3>)에 관계없이 로우 상태의 가산기 제어 신호(INA<0:1>)를 출력한다. 로우 상태의 가산기 제어 신호(INA<0:1>)를 입력한 4비트 풀 가산기(70)는 퓨즈 신호(FUS<0:3>) 및 가산기 제어 신호(INA<0:3>)에 따라 신호(S<0:3>)를 출력하는데, 노멀 모드에서 신호(S<0:3>)는 퓨즈 신호(FUS<0:3>)의 레벨로 출력된다. 퓨즈 신호(FUS<0:3>)의 레벨로 출력되는 신호(S<0:3>) 및 분주 회로(40)의 분주 신호(RCA<0:3>)를 입력한 리프레쉬 주기 신호 발생 회로(80)는 이들 신호를 비교하고, 분주 신호(RCA<2>)가 퓨즈 신호(FUS<2>)와 같아지면 신호(JDG)의 라이징 에지에서 설정된 분주수의 리프레쉬 주기 신호(PSRF)를 발생시킨다. 리프레쉬 주기 신호(PSRF)에 의해 리프레쉬 오실레이터가 동작되어 리프레쉬가 수행된다. 한편, 리프레쉬 주기 신호(PSRF)는 리셋 회로(20)에 입력되어 제 1 및 제 2 리셋 신호(CRST 및 ORST)를 발생시켜 발진 신호 발생 회로(10) 및 분주 회로(40)를 리셋시키고, 다음 리프레쉬 주기 신호를 위한 분주가 반복된다.
그런데, 테스트 모드에서 테스트 모드 인에이블 신호(TREFCK)가 하이 상태로 인가되면 가산기 제어 회로(60)는 퓨즈 신호(FUS<0:3>)가 반전된 가산기 제어 신호(INA<0>) 및 퓨즈 신호(FUS<0:3>)와 동일 위상의 가산기 제어 신호(INA<1>)를 출력한다. 따라서, 가산기 제어 신호(INA<0:1>)는 퓨즈 셋 회로(50)에 설정된 분주수에 따라 퓨즈 신호(FUS<3>)가 로우 상태이면 가산기 제어 신호(INA<0>)는 하이 상태가 되고, 퓨즈 신호(FUS<3>)가 하이 상태이면 가산기 제어 신호(INA<1>)는 로우 상태가 되어 가산기(70)에 입력된다. 따라서, 분주수가 4로 설정되는 본 실시 예에서 제 1 가산기(710)의 출력 신호(S<O>)는 하이 상태로 출력되고, 제 2 가산기(720)의 출력 신호(S<1>)는 로우 상태로 출력되며, 제 3 가산기(730)의 출력 신호(S<2>)는 하이 상태로 출력되고, 제 4 가산기(740)의 출력 신호(S<3>)는 로우 상태로 출력된다. 상기와 같은 상태의 신호(S<0:3>) 및 분주 회로(40)의 분주 신호(RCA<0:3>)를 입력한 리프레쉬 주기 신호 발생 회로(80)는 이들 신호를 비교하고, 분주 신호(RCA<0>)와 신호(S<0>)가 같아지고, 분주 신호(RCA<2>)와 신호(S<2>)가 같아지면 신호(JDG)의 라이징 에지에서 설정된 분주수보다 1 분주 많은 분주수로 리프레쉬 주기 신호(PSRF)를 발생시키게 된다. 그런데, 이러한 테스트 모드에서의 리프레쉬 주기 신호(PSRF)는 설정된 분주수가 8 이상일 경우 설정된 분주수보다 2 분주 많은 분주수로 출력된다. 따라서, 노멀 동작의 분주수 보다 많은 1 또는 2 많은 분주수로 리프레쉬 주기 신호(PSRF)가 발생되기 때문에 ΔtREF 시간만큼 리프레쉬 마진을 갖고 칩의 리프레쉬 특성을 테스트할 수 있다.
참고로, [표 1]은 퓨즈 셋 회로(50)의 퓨즈 신호(FUS<0:3>)에 따라 설정된 분주수에 따라 노멀 동작시의 리프레쉬 주기와 테스트 동작시의 리프레쉬 주기를 비교한 것으로, 노멀 동작시보다 테스트 동작시 분주수가 1 또는 2 많은 것을 알 수 있다.
Figure 112004062942607-pat00001
한편, 도 12는 본 발명의 일 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 분주수가 9일 경우의 동작 파형도이다.
도 13은 본 발명의 다른 실시 예에 따른 리프레쉬 오실레이터 제어 회로의 구성도이다.
발진 신호 발생 회로(100)는 외부로부터 리프레쉬 명령이 인가되어 리프레쉬 신호(SRF)가 발생되면 기본 리프레쉬 주기에 따른 발진 신호(OSC)를 발생하는데, 발진 신호(OSC)는 발진 신호 발생 회로(100) 내부의 지연 시간을 주기로 레벨이 변화되어 출력된다.
리셋 회로(200)는 리프레쉬 신호(SRF) 및 리프레쉬 주기 신호(PSRF)를 입력하여 리프레쉬 신호의 지연 신호(SRFDD), 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력하는데, 리프레쉬 신호(SRF)가 하이 상태로 인가되고 리프레쉬 주기 신호(PSRF)가 하이 상태의 펄스로 인가될 때마다 하이 상태의 제 1 리셋 신호(CRST) 및 제 2 리셋 신호(ORST)를 출력한다. 여기서, 제 1 리셋 신호(CRST)는 분주 회로(400)의 각 분주기(410 내지 450)를 초기화시키고, 제 2 리셋 신호(ORST)는 발진 신호 발생 회로(100)를 초기화시킨다.
클럭 신호 발생 회로(300)는 리프레쉬 신호(SRF) 및 발진 신호(OSC)에 따라 발진 신호(OSC)와 동일 위상의 신호(JDG) 및 발진 신호(OSC)와 반대 위상의 클럭 신호(CLK)를 발생시킨다.
분주 회로(400)는 제 1 리셋 신호(CRST)에 따라 초기화되고, 클럭 신호(CLK)에 따라 분주 신호(RCA<0:4>)를 생성하는데, 도 1을 이용하여 설명한 일 실시 예보다 많은 제 1 내지 제 5 분주기(410 내지 450)로 구성되며, 제 1 내지 제 5 분주기 (410 내지 450)는 순차적으로 증가되는 분주 신호(RCA<0:4>)를 출력한다. 즉, 제 1 분주기(410)는 클럭 신호(CLK)의 두 주기에 따라 한 주기의 분주 신호(RCA<0>)를 출력하고, 제 2 분주기(420)는 제 1 분주기(410)의 출력 신호(RCA<0>)의 두 주기에 따라 한 주기의 분주 신호(RCA<1>)를 출력하며, 제 3 분주기(430)는 제 2 분주기(420)의 출력 신호(RCA<1>)의 두 주기에 따라 한 주기의 분주 신호(RCA<2>)를 출력한다.
퓨즈 셋 회로(500)는 퓨즈를 포함하여 구성되며, 파워업신호(PUPB) 및 퓨즈의 커팅 상태에 리프레쉬 주기를 결정하기 위한 퓨즈 신호(FUS<0:3>)를 출력한다. 예를들어 퓨즈 신호(FUS<0>)가 하이 상태일 경우 1분주, 퓨즈 신호(FUS<1>)가 하이 상태일 경우 2분주, 퓨즈 신호(FUS<2>)가 하이 상태일 경우 4분주, 퓨즈 신호(FUS<3>)일 경우 8분주로 리프레쉬 주기가 설정되고, 이들 퓨즈 신호(FUS<0:3>)의 출력 조합에 따라 더 많은 분주수가 설정된다.
리프레쉬 주기 신호 발생 회로(600)는 지연된 리프레쉬 신호(SRFDD)에 따라 테스트 모드 인에이블 신호(TREFCK) 및 분주 신호(RCA<0>)를 비교하고, 분주 신호(RCA<1:4>)와 퓨즈 신호(FUS<0:3>)를 각각 비교하여 분주 신호(RCA<1:4>)와 퓨즈 신호(FUS<0:3>)가 같은 경우 신호(JDG)의 라이징 에지에서 리프레쉬 주기 신호(PSRF)를 하이 상태로 출력한다.
도 14는 본 발명의 다른 실시 예에 따른 리프레쉬 오실레이터 제어 회로를 구성하는 리프레쉬 주기 신호 발생 회로도이다.
인버터(901)는 지연된 리프레쉬 신호(SRFDD)를 반전시킨다. 익스클루시브 OR 게이트(902)는 분주 신호(RCA<0>) 및 테스트 모드 인에이블 신호(TREFCK)를 입력하여 논리 조합하고, 익스클루시브 OR 게이트(903 내지 906)는 분주 신호(RCA<1:4>) 및 퓨즈 신호(FUS<0:3>)를 각각 입력하여 논리 조합한다. NOR 게이트(907)는 익스클루시브 OR 게이트(902 내지 906)의 출력 신호를 입력하여 논리 조합한다. NAND 게이트(908)는 NOR 게이트(907)의 출력 신호 및 신호(JDG)를 입력하여 논리 조합한다. 지연부(909)는 NAND 게이트(908)의 출력 신호를 지연시킨다. NOR 게이트(910)는 인버터(901)의 출력 신호 및 지연부(909)의 출력 신호를 입력하여 논리 조합한다. 인버터(911 및 912)은 NOR 게이트(910)의 출력 신호를 버퍼링하여 리프레쉬 주기 신호(PSRF)를 출력한다.
상기와 같이 구성되는 리프레쉬 주기 신호 발생 회로는 지연된 리프레쉬 신호(SRFDD)가 하이 상태로 인가되고, 분주 신호(RCA<0>) 및 테스트 모드 인에이블 신호(TREFCK)를 비교하고, 분주 신호(RCA<1:4> 및 퓨즈 신호(FUS<0:3>)를 익스클루시브 OR 게이트(903 내지 906)가 비교하여 분주 신호(RCA<1:4>)와 퓨즈 신호(FUS<0:3>)가 다른 경우 신호(JDG)의 라이징 에지에서 리프레쉬 주기 신호(PSRF)를 하이 상태로 출력한다. 따라서, 분주수가 4로 설정되어 퓨즈 신호(FUS<2>)가 하이 상태로 출력되면 테스트 모드 인에이블 신호(TREFCK)가 로우 상태로 인가되는 노멀 모드에서는 리프레쉬 주기 신호(PSRF)는 분주수 4로 출력되고, 테스트 모드 인에이블 신호(TREFCK)가 하이 상태로 인가되는 테스트 모드에서는 퓨즈 신호(FUS<2>)가 하이 상태로 출력되면 리프레쉬 주기 신호(PSRF)는 분주수 5로 출력된다. 즉, 테스트 모드시 리프레쉬 주기 시간은 노멀 모드의 리프레쉬 주기보다 0.5*T만큼 커진다.
참고로, [표 2]는 퓨즈 셋 회로(500)의 퓨즈 신호(FUS<0:3>)에 따라 설정된 분주수에 따라 노멀 동작시의 리프레쉬 주기와 테스트 동작시의 리프레쉬 주기를 비교한 것으로, 노멀 동작시보다 테스트 동작시 리프레쉬 주기가 0.5*T 커진 것을 알 수 있다.
Figure 112004062942607-pat00002
상술한 바와 같이 본 발명에 의하면 사용자 테스트 모드에서 리프레쉬 주기를 변화시켜 공정 조건, 동작 전압, 온도 변화에 따른 기본 오실레이터 주기 변화로 발생되는 리프레쉬 특성을 효율적으로 테스트할 수 있다. 또한, 퓨즈 셋 회로에 설정된 값에 따라 조정 가능한 회로를 추가하여 정의된 분주값에 일정한 마진을 갖 도록 제어함으로써 항상 일정한 마진을 갖도록 칩을 스크린 할 수 있다.

Claims (11)

  1. 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로;
    상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로;
    다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로;
    퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로;
    테스트 모드 인에이블 신호에 따라 상기 퓨즈 신호에 따른 가산기 제어 신호를 출력하기 위한 가산기 제어 회로;
    상기 가산기 제어 신호에 따라 상기 퓨즈 신호에 따른 다수의 출력 신호를 출력하기 위한 가산기;
    상기 다수의 분주 신호와 상기 다수의 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 다수의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함하는 리프레쉬 오실레이터 제어 회로.
  2. 제 1 항에 있어서, 상기 리프레쉬 신호에 따라 인에이블되어 상기 리프레쉬 주기 신호가 인가될 때마다 상기 분주 회로를 초기화시키기 위한 제 1 리셋 신호 및 상기 발진 신호 발생 회로를 초기화시키기 위한 제 2 리셋 신호를 발생시키기 위한 리셋 회로를 더 포함하는 리프레쉬 오실레이터 제어 회로.
  3. 제 2 항에 있어서, 상기 발진 신호 발생 회로는 제 2 리셋 신호에 따라 초기화되고, 상기 리프레쉬 신호에 따라 내부의 신호 지연 시간을 주기로 레벨이 변화되는 상기 발진 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
  4. 제 2 항에 있어서, 상기 분주 회로는 상기 제 1 리셋 신호에 따라 초기화되는 다수의 분주기를 포함하고, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가하는 다수의 상기 분주 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
  5. 제 1 항에 있어서, 상기 가산기 제어 회로는 상기 테스트 모드 인에이블 신호가 디스에이블되는 노멀 모드에서는 상기 퓨즈 신호에 관계없이 로우 상태의 제 1 및 제 2 가산기 제어 신호를 출력하고, 상기 테스트 모드 인에이블 신호가 인에이블되는 테스트 모드에서는 상기 퓨즈 신호를 반전시킨 상기 제 1 가산기 제어 신호 및 상기 퓨즈 신호와 동일한 상기 제 2 가산기 제어 신호를 출력하는 리프레쉬 오실레이터 제어 회로.
  6. 제 5 항에 있어서, 상기 가산기는 상기 노멀 모드에서는 상기 퓨즈 신호와 동일 위상의 상기 다수의 출력 신호를 출력하고, 상기 테스트 모드에서는 상기 퓨즈 신호와 반대 위상의 상기 다수의 출력 신호를 출력하는 리프레쉬 오실레이터 제어 회로.
  7. 제 5 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 출력 신호를 각각 비교하여 상기 다수의 분주 신호와 상기 다수의 출력 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 상기 리프레쉬 주기 신호를 발생시키는 리프레쉬 오실레이터 제어 회로.
  8. 제 1 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 다수의 분주 신호와 상기 다수의 가산기 출력 신호를 각각 입력하여 논리 조합하기 위한 다수의 익스클루시브 OR 게이트;
    상기 다수의 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트;
    상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및
    상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함하는 리프레쉬 오실레이터 제어 회로.
  9. 리프레쉬 명령이 인가될 때 발생되는 리프레쉬 신호에 따라 기본 발진 주기에 따른 발진 신호를 발생시키기 위한 발진 신호 발생 회로;
    상기 리프레쉬 신호 및 상기 발진 신호에 따라 상기 발진 신호와 동일 위상의 제 1 클럭 신호 및 상기 발진 회로와 반대 위상의 제 2 클럭 신호를 발생시키기 위한 클럭 신호 발생 회로;
    다수의 분주기를 포함하여 이루어지며, 상기 제 2 클럭 신호에 따라 순차적으로 카운팅하여 순차적으로 증가되는 다수의 분주 신호를 발생시키기 위한 분주 회로;
    퓨즈를 포함하여 구성되며, 상기 퓨즈의 커팅 상태에 따라 리프레쉬 주기를 결정하기 위한 다수의 퓨즈 신호를 발생시키기 위한 퓨즈 셋 회로;
    테스트 모드 인에이블 신호와 상기 다수의 퓨즈 신호를 상기 다수의 분주 신호와 각각 비교하여 테스트 모드에서 상기 다수의 분주 신호와 상기 다수의 퓨즈 신호가 같은 경우 상기 제 1 클럭 신호가 발생될 때마다 상기 퓨즈 셋 회로에 의해 설정된 리프레쉬 주기보다 증가된 리프레쉬 주기 신호를 발생시키기 위한 리프레쉬 주기 신호 발생 회로를 포함하는 리프레쉬 오실레이터 제어 회로.
  10. 제 9 항에 있어서,
    상기 다수의 분주 신호의 수는 상기 다수의 퓨즈 신호의 수보다 더 큰 리프레쉬 오실레이터 제어 회로.
  11. 제 9 항에 있어서, 상기 리프레쉬 주기 신호 발생 회로는 상기 테스트 모드 인에이블 신호와 상기 다수의 분주 신호 중 하나를 입력하여 논리 조합하기 위한 제 1 익스클루시브 OR 게이트;
    나머지 상기 분주 신호 및 상기 다수의 퓨즈 신호를 각각 입력하여 논리 조합하기 위한 다수의 제 2 익스클루시브 OR 게이트;
    상기 제 1 및 제 2 익스클루시브 OR 게이트의 출력 신호를 논리 조합하기 위한 제 1 NOR 게이트;
    상기 제 1 NOR 게이트의 출력 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및
    상기 리프레쉬 신호의 반전 신호 및 상기 NAND 게이트의 출력 신호의 지연 신호를 논리 조합하여 상기 리프레쉬 주기 신호를 발생시키기 위한 제 2 NOR 게이트를 포함하는 리프레쉬 오실레이터 제어 회로.
KR1020040117051A 2004-12-30 2004-12-30 리프레쉬 오실레이터 제어 회로 KR100607352B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040117051A KR100607352B1 (ko) 2004-12-30 2004-12-30 리프레쉬 오실레이터 제어 회로
US11/158,344 US7262669B2 (en) 2004-12-30 2005-06-22 Control circuit for refresh oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117051A KR100607352B1 (ko) 2004-12-30 2004-12-30 리프레쉬 오실레이터 제어 회로

Publications (2)

Publication Number Publication Date
KR20060079289A KR20060079289A (ko) 2006-07-06
KR100607352B1 true KR100607352B1 (ko) 2006-07-31

Family

ID=36640225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117051A KR100607352B1 (ko) 2004-12-30 2004-12-30 리프레쉬 오실레이터 제어 회로

Country Status (2)

Country Link
US (1) US7262669B2 (ko)
KR (1) KR100607352B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5018292B2 (ja) * 2007-07-10 2012-09-05 富士通セミコンダクター株式会社 メモリ装置
KR20130025985A (ko) * 2011-01-31 2013-03-13 에스케이하이닉스 주식회사 반도체 장치
KR20170008083A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 리프레쉬 검증 회로, 반도체 장치 및 반도체 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342862A (ja) * 1992-06-04 1993-12-24 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JPH1139862A (ja) 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
KR20000066536A (ko) * 1999-04-19 2000-11-15 김영환 웨이퍼 번인 테스트 장치
JP2004206855A (ja) 2002-10-31 2004-07-22 Fujitsu Ltd 半導体メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
JP3867428B2 (ja) * 1998-03-06 2007-01-10 ユニマテック株式会社 含フッ素共重合体組成物
IT1308627B1 (it) * 1999-02-23 2002-01-09 Ausimont Spa Composizioni fluoroelastomeriche.
WO2002048200A2 (en) * 2000-12-14 2002-06-20 Dupont Dow Elastomers L.L.C. A process for making high purity translucent perfluoroelastomer articles
US6711082B1 (en) * 2002-11-18 2004-03-23 Infineon Technologies, Ag Method and implementation of an on-chip self refresh feature
US6734254B1 (en) * 2003-01-13 2004-05-11 3M Innovative Properties Company Co-curable blends featuring bromine-and iodine-containing fluoroplastic polymers
JP3962927B2 (ja) * 2003-05-01 2007-08-22 信越化学工業株式会社 電気電子部品を保護する封止材の除去方法
JP2005342862A (ja) 2004-06-04 2005-12-15 Nec Corp ロボット

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342862A (ja) * 1992-06-04 1993-12-24 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JPH1139862A (ja) 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
KR20000066536A (ko) * 1999-04-19 2000-11-15 김영환 웨이퍼 번인 테스트 장치
JP2004206855A (ja) 2002-10-31 2004-07-22 Fujitsu Ltd 半導体メモリ

Also Published As

Publication number Publication date
US7262669B2 (en) 2007-08-28
KR20060079289A (ko) 2006-07-06
US20060146628A1 (en) 2006-07-06

Similar Documents

Publication Publication Date Title
US6480439B2 (en) Semiconductor device
KR100680441B1 (ko) 안정적인 승압 전압을 발생하는 승압 전압 발생기
US7764561B2 (en) Self-refresh period measurement circuit of semiconductor device
KR100624920B1 (ko) 반도체 장치의 오실레이터
GB2261755A (en) Refresh function in semiconductor memory device
US20070152728A1 (en) Pulse generator
US7120549B2 (en) Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter
US10878865B2 (en) Memory device and signal transmitting circuit thereof
JP4263818B2 (ja) 半導体集積回路
KR100607352B1 (ko) 리프레쉬 오실레이터 제어 회로
JP2004265484A (ja) 半導体記憶装置
US7382679B2 (en) Semiconductor memory device
US7113440B2 (en) Semiconductor memory device saving power during self refresh operation
KR20130050853A (ko) 초기화신호 생성회로를 포함하는 반도체 메모리 장치
KR100808578B1 (ko) 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치
KR100422961B1 (ko) 주파수변환기
US7400542B2 (en) Control selection circuit and method for a semiconductor device
KR100431296B1 (ko) 반도체 소자용 온도 검출 회로
KR100640785B1 (ko) 반도체메모리소자
KR100402099B1 (ko) 메모리소자의 리프레쉬주기 발생회로
KR100625295B1 (ko) 라스 액티브 시간 룩 아웃 제어 장치
KR100263482B1 (ko) 동기식 디램의 고전압 펄스 발생 회로
KR20040006768A (ko) 반도체 메모리 장치
KR20050015819A (ko) 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼
KR20090011183A (ko) 오실레이터와 그를 이용한 내부전압 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 14