KR20050015819A - 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼 - Google Patents

반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼

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KR20050015819A
KR20050015819A KR1020030054793A KR20030054793A KR20050015819A KR 20050015819 A KR20050015819 A KR 20050015819A KR 1020030054793 A KR1020030054793 A KR 1020030054793A KR 20030054793 A KR20030054793 A KR 20030054793A KR 20050015819 A KR20050015819 A KR 20050015819A
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김정열
황석원
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼를 공개한다.
이 버퍼는 인에이블 신호에 응답하여 정상 동작시에 기준전압과 클럭 인에이블 신호를 비교하여 출력신호를 발생하는 제2비교기, 인에이블 신호에 응답하여 정상 동작시에 출력신호를 버퍼하여 버퍼된 클럭 인에이블 신호를 발생하는 출력회로, 및 인에이블 신호에 응답하여 초기화시에 버퍼된 클럭 인에이블 신호를 리셋하는 리셋 트랜지스터로 구성되어 있다.
따라서, 클럭 인에이블 신호 입력 버퍼를 포함한 모든 입력 버퍼들이 동일한 동작 특성을 가지고 동작할 수 있게 되므로 인해서 동작의 신뢰성이 향상된다.

Description

반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼{Clock enable signal input buffer of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼에 관한 것이다.
종래의 반도체 메모리 장치는 명령어, 클럭 신호, 클럭 인에이블 신호, 어드레스 신호, 및 데이터를 입력하기 위한 입력 버퍼들을 구비한다.
종래의 반도체 메모리 장치의 입력 버퍼들중 클럭 인에이블 신호를 입력하기 위한 입력 버퍼는 초기화시에 "로우"레벨의 신호를 발생하도록 구성되어야 하나, 반전 칩 선택신호, 반전 칼럼 어드레스 스트로우브 신호, 반전 로우 어드레스 스트로우브 신호, 및 반전 라이트 인에이블 신호와 같은 명령어 신호를 입력하기 위한 입력 버퍼들은 "하이"레벨의 신호를 발생하도록 구성되어야 하고, 클럭 인에이블 신호 및 명령어 신호를 제외한 다른 신호들을 입력하기 위한 입력 버퍼들은 "하이"레벨 또는 "로우"레벨중의 하나의 레벨의 가지는 신호를 발생하도록 구성되어야 한다.
그리고, 종래의 반도체 메모리 장치의 모든 입력 버퍼들은 정상 동작시에는 "하이"레벨의 입력신호가 인가되면 "하이"레벨의 신호를 발생하고, "로우"레벨의 입력신호가 인가되면 "로우"레벨의 입력신호를 발생하도록 구성되어야 한다.
그래서, 일반적으로, 클럭 인에이블 신호를 입력하기 위한 입력 버퍼는 초기화시에 "로우"레벨의 신호를 발생하도록 구성하고, 나머지 다른 신호들을 입력하기 위한 입력 버퍼들은 초기화시에 "하이"레벨의 신호를 발생하도록 구성한다.
그런데, 클럭 인에이블 신호를 입력하기 위한 입력 버퍼의 구성을 나머지 다른 신호들을 입력하기 위한 입력 버퍼들의 구성과 다르게 구성하게 되므로 인해서 클럭 인에이블 신호를 입력하기 위한 입력 버퍼의 특성이 다른 입력 버퍼들과 동일한 특성을 가지지 못하게 된다.
따라서, 클럭 인에이블 신호를 입력하기 위한 입력 버퍼의 동작 특성을 다른 입력 버퍼들과 동일한 특성을 가지도록 하기 위해서는 설계시에 설계자가 많은 시간과 노력을 투자하여야 한다는 문제가 있으며, 설령 특정 조건에서 동일하게 만들었다 하더라도 공정, 전압, 온도 변화에 의해서 동일한 특성을 유지할 수 없게 되는 경우가 발생한다.
본 발명의 목적은 적은 시간과 노력으로 클럭 인에이블 신호 입력 버퍼의 동작 특성이 클럭 인에이블 신호 입력 버퍼를 제외한 다른 모든 입력 신호들을 입력하기 위한 입력 버퍼들의 동작 특성과 균일하게 할 수 있는 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼의 일 형태는 인에이블 신호에 응답하여 정상 동작시에 기준전압과 클럭 인에이블 신호를 비교하여 출력신호를 발생하는 비교기, 상기 인에이블 신호에 응답하여 정상 동작시에 상기 출력신호를 버퍼하여 버퍼된 클럭 인에이블 신호를 발생하는 출력신호 발생회로, 및 상기 인에이블 신호에 응답하여 초기화시에 상기 버퍼된 클럭 인에이블 신호를 리셋하는 리셋 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼의 다른 형태는 인에이블 신호에 응답하여 정상 동작시에 기준전압과 클럭 인에이블 신호를 비교하여 출력신호를 발생하는 비교기, 상기 인에이블 신호에 응답하여 정상 동작시에 상기 출력신호를 버퍼하여 버퍼된 클럭 인에이블 신호를 발생하는 출력회로, 및 상기 인에이블 신호에 응답하여 초기화시에 상기 버퍼된 클럭 인에이블 신호의 반전된 신호를 셋하는 셋 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼를 설명하기 전에 종래의 반도체 메모리 장치의 입력 버퍼를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 클럭 인에이블 신호를 제외한 나머지 다른 신호들을 입력하기 위한 입력 버퍼의 일예의 구성을 나타내는 회로도로서, PMOS트랜지스터(P1), PMOS트랜지스터들(P2, P3)과 NMOS트랜지스터들(N1, N2)로 구성된 비교기(COM), NMOS트랜지스터들(N3), 및 인버터(I1)로 구성되어 있다.
도1에서, ENB는 반전 인에이블 신호를 나타내는 것으로, 초기화시에 반전 인에이블 신호(ENB)는 외부로부터 반도체 메모리 장치로 인가되는 명령어 신호들을 조합함에 의해서 "하이"레벨로 되거나, 셀프 리프레쉬 (Self Refresh) 혹은 파워 다운 (Power Down) 등 클럭을 필요로 하지 않는 경우에 "하이"레벨로 되거나, 파워 업시에 "하이"레벨로 된다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터(P1)가 오프되고, NMOS트랜지스터(N3)가 온되어 노드(A)가 접지전압 레벨로 된다.
인버터(I1)는 접지전압 레벨의 신호를 반전하여 "하이"레벨의 버퍼된 입력신호(PIN)를 발생한다.
따라서, 초기화시에 "하이"레벨의 버퍼된 입력신호(PIN)를 발생한다.
반면에, "로우"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터(P1)가 온되고, NMOS트랜지스터(N3)가 오프된다.
이때, 입력신호(IN)의 레벨이 기준전압(VREF)보다 높으면 노드(A)의 레벨이 "로우"레벨로 되고, 입력신호(IN)의 레벨이 기준전압(VREF)보다 낮으면 노드(A)의 레벨이 "하이"레벨로 된다.
인버터(I1)는 노드(A)의 신호를 반전하여 버퍼된 입력신호(PIN)를 발생한다.
즉, 정상 동작시에 입력신호(IN)가 "하이"레벨이면 "하이"레벨의 버퍼된 입력신호(PIN)를 발생하고, "로우"레벨이면 "로우"레벨의 버퍼된 입력신호(PIN)를 발생한다.
도2는 종래의 반도체 메모리 장치의 클럭 인에이블 신호를 입력하기 위한 입력 버퍼의 일예의 구성을 나타내는 회로도로서, 도1의 구성에 인버터(I1)를 추가하여 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터(P1)가 오프되고, NMOS트랜지스터(N3)가 온되어 노드(A)가 접지전압 레벨로 된다.
인버터들(I1, I2)은 노드(A)의 접지전압 레벨을 버퍼하여 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
즉, 초기화시에 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
"로우"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터(P1)가 온되고, NMOS트랜지스터(N3)가 오프된다.
이때, 클럭 인에이블 신호(CKE)의 레벨이 기준전압(VREF)보다 높으면 노드(A)의 레벨이 "하이"레벨로 되고, 클럭 인에이블 신호(CKE)의 레벨이 기준전압(VREF)보다 낮으면 노드(A)의 레벨이 "로우"레벨로 된다.
인버터들(I1, I2)은 노드(A)의 신호를 버퍼하여 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
즉, 정상 동작시에 "하이"레벨의 클럭 인에이블 신호(CKE)가 인가되면 "하이"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생하고, "로우"레벨의 클럭 인에이블 신호(CKE)가 인가되면 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
그런데, 도1에 나타낸 입력 버퍼는 기준전압(VREF)이 NMOS트랜지스터(N1)의 게이트로 인가되고, 입력신호(IN)가 NMOS트랜지스터(N2)의 게이트로 인가되는데 반해서, 도2에 나타낸 클럭 인에이블 신호 입력 버퍼는 클럭 인에이블 신호(CKE)가 NMOS트랜지스터(N1)의 게이트로 인가되고, 기준전압(VREF)이 NMOS트랜지스터(N2)의 게이트로 인가되게 구성되어 있다.
따라서, 도2에 나타낸 종래의 클럭 인에이블 신호 입력 버퍼는 NMOS트랜지스터(N1)로 입력 신호인 클럭 인에이블 신호(CKE)가 인가되도록 구성되어 있으나, 도1에 나타낸 다른 입력 버퍼들은 NMOS트랜지스터(N1)로 입력 신호가 인가되도록 구성되어 있기 때문에, 동일한 레벨의 클럭 인에이블 신호(CKE)와 입력 신호(IN)가 인가되더라도 노드(A)를 통하여 출력되는 신호의 레벨이 다를 수가 있다.
이는 PMOS트랜지스터들(P2, P3) 및 NMOS트랜지스터들(N1, N2)로 구성된 차동 증폭기의 동작이 민감하기 때문이다.
그래서, 도2에 나타낸 종래의 클럭 인에이블 신호 입력 버퍼를 도1에 나타낸 입력 버퍼와 동일한 동작 특성을 가지도록 하기 위해서는 설계시에 많은 시간과 노력이 요구된다는 문제점이 있다.
도3은 본 발명의 클럭 인에이블 신호 입력 버퍼의 일실시예의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P1, P4), PMOS트랜지스터들(P2, P3)과 NMOS트랜지스터들(N1, N2)로 구성된 비교기(COM), PMOS트랜지스터(P5)와 NMOS트랜지스터(N4)로 구성된 출력회로(10), 및 NMOS트랜지스터(N5)로 구성되어 있다.
도3에서, 도2에 나타낸 구성과 동일한 구성은 동일한 부호를 사용하여 나타내었고, 도2에 나타낸 신호들과 동일한 신호들은 동일하게 나타내었다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터들(P1, P4)이 오프되고, NMOS트랜지스터(N5)가 온되어, 노드(B)가 접지전압 레벨로 된다.
따라서, "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)가 발생된다.
즉, 초기화시에 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
이때, PMOS트랜지스터(P4)가 오프되어 있으므로 인해서 전원전압에서 접지전압으로의 전류 소모가 발생되지 않게 된다.
"로우"레벨의 반전 인에이블 신호(ENB)가 인가되면, PMOS트랜지스터들(P1, P4)이 온되고, NMOS트랜지스터(N5)가 오프된다.
이때, 클럭 인에이블 신호(PCKE)의 레벨이 기준전압(VREF)보다 높으면, 노드(A)의 레벨이 "로우"레벨로 되고, 낮으면 노드(A)의 레벨이 "하이"레벨로 된다.
노드(A)의 레벨이 "로우"레벨이면 PMOS트랜지스터(P5)가 온되고, NMOS트랜지스터(N4)가 오프되어 노드(B)를 "하이"레벨로 만든다.
즉, "하이"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
반면에, 노드(A)의 레벨이 "하이"레벨이면 PMOS트랜지스터(P5)가 오프되고, NMOS트랜지스터(N4)가 온되어 노드(B)를 접지전압 레벨로 만든다.
즉, "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
결과적으로, 정상 동작시에 "하이"레벨의 클럭 인에이블 신호(PCKE)가 인가되면 "하이"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생하고, "로우"레벨의 클럭 인에이블 신호(PCKE)가 인가되면 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
즉, 도3에 나타낸 본 발명의 클럭 인에이블 신호 입력 버퍼는 도2에 나타낸 종래의 클럭 인에이블 신호 입력 버퍼와 동일한 동작을 수행한다.
그리고, 도3에 나타낸 본 발명의 클럭 인에이블 신호 입력 버퍼는 도1에 나타낸 다른 입력 버퍼들과 마찬가지로 기준전압(VREF)이 NMOS트랜지스터(N1)의 게이트로 인가되고, 클럭 인에이블 신호(CKE)가 NMOS트랜지스터(N2)의 게이트로 인가되게 구성되어 있으므로 도1에 나타낸 다른 입력 버퍼들과 동일한 동작 특성을 가지고 동작할 수 있다.
도4는 본 발명의 클럭 인에이블 신호 입력 버퍼의 다른 실시예의 구성을 나타내는 회로도로서, PMOS트랜지스터들(P1, P6), PMOS트랜지스터들(P2, P3)와 NMOS트랜지스터들(N1, N2)로 구성된 비교기(COM), 인버터들(I3, I4, I5)로 구성된 출력 회로(20), 및 NMOS트랜지스터(N6)로 구성되어 있다.
도4에서, EN은 인에이블 신호를 나타내고, ENB는 인에이블 신호(EN)를 반전한 반전 인에이블 신호를 나타낸다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 반전 인에이블 신호(ENB) 및 "로우"레벨의 인에이블 신호(EN)가 인가되면, PMOS트랜지스터(P1) 및 NMOS트랜지스터(N6)가 오프되고, PMOS트랜지스터(P6)가 온된다.
그러면, 노드(D)가 접지전압 레벨로 된다.
즉, 초기화시에 전원전압 레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
이때, NMOS트랜지스터(N6)가 오프되어 있으므로 인해서 전원전압에서 접지전압으로 흐르는 전류 소모가 방지된다.
"로우"레벨의 반전 인에이블 신호(ENB) 및 "하이"레벨의 인에이블 신호(EN)가 인가되면, PMOS트랜지스터들(P1) 및 NMOS트랜지스터(N6)가 온되고, PMOS트랜지스터(P6)가 오프된다.
이때, 클럭 인에이블 신호(CKE)의 레벨이 기준전압(VREF)보다 높으면 노드(C)의 레벨이 "로우"레벨로 되고, 낮으면 노드(C)의 레벨이 "하이"레벨로 된다.
인버터들(I3, I4, I5)은 노드(C)의 레벨의 반전하고 버퍼하여 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
즉, 노드(C)의 레벨이 "로우"레벨이면 "하이"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생하고, "하이"레벨이면 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
결과적으로, 클럭 인에이블 신호(CKE)의 레벨이 "로우"레벨이면 "로우"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생하고, "하이"레벨이면 "하이"레벨의 버퍼된 클럭 인에이블 신호(PCKE)를 발생한다.
도4에 나타낸 본 발명의 클럭 인에이블 신호 입력 버퍼 또한, 도2에 나타낸 종래의 클럭 인에이블 신호 입력 버퍼와 동일한 동작을 수행한다.
그리고, 도4에 나타낸 본 발명의 클럭 인에이블 신호 입력 버퍼는 도1에 나타낸 다른 입력 버퍼들과 마찬가지로 기준전압(VREF)이 NMOS트랜지스터(N1)의 게이트로 인가되고, 클럭 인에이블 신호(CKE)가 NMOS트랜지스터(N2)의 게이트로 인가되게 구성되어 있으므로 도1에 나타낸 다른 입력 버퍼들과 동일한 동작 특성을 가지고 동작할 수 있게 된다.
따라서, 본 발명의 클럭 인에이블 신호 입력 버퍼는 설계자가 클럭 인에이블 신호 입력 버퍼를 다른 입력 버퍼들과 동일한 특성을 가지도록 설계하기 위하여 소요되는 시간과 노력이 줄어들게 된다.
상술한 실시예에서는 전원전압과 비교기사이에 PMOS트랜지스터가 연결되어 비교기의 동작을 인에이블하도록 구성되어 있지만, PMOS트랜지스터를 사용하지 않고, 비교기와 접지전압사이에 NMOS트랜지스터를 연결하여 비교기의 동작을 인에이블하도록 구성할 수도 있으며, 경우에 따라서는, PMOS트랜지스터와 NMOS트랜지스터를 모두 연결하여 구성할 수도 있다.
그리고, 상술한 실시예에서는 초기화시에 클럭 인에이블 신호를 "로우"레벨로, 다른 모든 입력신호들을 "하이"레벨로 초기화하는 것을 나타내었으나, 반대로, 초기화시에 클럭 인에이블 신호를 "하이"레벨로, 다른 모든 입력신호들을 "로우"레벨로 초기화하도록 구성하여도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼는 다른 입력 버퍼들과 동일한 동작 특성을 가지고 동작할 수 있게 되므로 인해서 동작의 신뢰성이 향상된다.
따라서, 적은 시간과 노력으로 클럭 인에이블 신호 입력 버퍼를 설계할 수 있다.
도1은 종래의 반도체 메모리 장치의 클럭 인에이블 신호를 제외한 나머지 다른 입력 신호들을 입력하기 위한 입력 버퍼의 일예의 구성을 나타내는 회로도이다.
도2는 종래의 반도체 메모리 장치의 클럭 인에이블 신호를 입력하기 위한 입력 버퍼의 일예의 구성을 나타내는 회로도이다.
도3은 본 발명의 클럭 인에이블 신호 입력 버퍼의 일실시예의 구성을 나타내는 회로도이다.
도4는 본 발명의 클럭 인에이블 신호 입력 버퍼의 다른 실시예의 구성을 나타내는 회로도이다.

Claims (4)

  1. 인에이블 신호에 응답하여 정상 동작시에 기준전압과 클럭 인에이블 신호를 비교하여 출력신호를 발생하는 비교기;
    상기 인에이블 신호에 응답하여 정상 동작시에 상기 출력신호를 버퍼하여 버퍼된 클럭 인에이블 신호를 발생하는 출력신호 발생회로; 및
    상기 인에이블 신호에 응답하여 초기화시에 상기 버퍼된 클럭 인에이블 신호를 리셋하는 리셋 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼.
  2. 제1항에 있어서, 상기 리셋 트랜지스터는
    NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼.
  3. 인에이블 신호에 응답하여 정상 동작시에 기준전압과 클럭 인에이블 신호를 비교하여 출력신호를 발생하는 비교기;
    상기 인에이블 신호에 응답하여 정상 동작시에 상기 출력신호를 버퍼하여 버퍼된 클럭 인에이블 신호를 발생하는 출력회로; 및
    상기 인에이블 신호에 응답하여 초기화시에 상기 버퍼된 클럭 인에이블 신호의 반전된 신호를 셋하는 셋 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 입력버퍼.
  4. 제3항에 있어서, 상기 셋 트랜지스터는
    PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 클럭 인에이블 신호 입력버퍼.
KR1020030054793A 2003-08-07 2003-08-07 반도체 메모리 장치의 클럭 인에이블 신호 입력 버퍼 KR20050015819A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607339B1 (ko) * 2004-10-25 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 버퍼 회로

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