KR100808578B1 - 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치 - Google Patents

셀프 리프레쉬 모드를 갖는 반도체 메모리 장치 Download PDF

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Abstract

리프레쉬 주기 변화에 의해 수율이 감소되는 것을 방지하기 위하여 리프레쉬 주기를 측정하는 회로를 반도체 장치 내부적으로 추가하여 리프레쉬 주기를 측정하고, 이를 이용하여 리프레쉬 주기를 튜닝할 수 있도록 하는 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 데이터 저장부와 리프레쉬 주기 측정부를 구비하며, 상기 리프레쉬 주기 측정부는 셀프 리프레쉬 주기를 만들기 위한 단위 주기(A)를 주기로 갖는 클록을 발생하는 단위 주기 발진기와, 상기 단위 주기 발진기의 출력 클록을 수신하여 MA의 주기를 갖는 클록을 생성하는 주기 체배기(period multiplier)와, 상기 주기 MA의 클록에 의해 인에이블되어 외부로부터 입력되는 클록을 카운트하는 주기 측정기를 구비하는 것을 특징으로 한다.
반도체 메모리 장치, 리프레쉬, 주기, 튜닝, 단위 주기, 발진기

Description

셀프 리프레쉬 모드를 갖는 반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE WITH SELF REFRESH MODE}
도 1은 본 발명의 일 실시예에 의해 셀프 리프레쉬 주기를 측정하기 위한 반도체 장치와 테스트 장치의 연결 관계를 도시한 도면.
도 2는 도 1의 리프레쉬 주기 측정부의 블록도.
도 3은 도 2의 단위 주기 발진기의 일 예의 회로도.
도 4는 도 2의 주기 체배기의 일 예의 회로도.
도 5는 도 4의 1 비트 카운터의 일 예의 회로도.
도 6은 도 2의 주기 측정기의 일 예의 회로도.
도 7은 도 6의 레지스터 제어 회로의 일 예의 회로도.
도 8은 도 6의 1 비트 레지스터 회로의 일 예의 회로도.
도 9는 도 2의 데이터 멀티플렉서 및 데이터 출력 버퍼의 블록도.
도 10은 도 9의 1 비트 멀티플렉서 회로의 일 예의 회로도.
도 11은 도 6의 주기 측정기의 동작을 설명하는 신호 파형도.
도 12는 본 발명의 다른 실시예에 의해 셀프 리프레쉬 주기를 측정하기 위한 반도체 장치와 테스트 장치의 연결 관계를 도시한 도면.
도 13은 도 12의 리프레쉬 주기 측정부의 블록도.
도 14는 도 13의 주기 측정기의 일 예의 회로도.
도 15는 도 14의 레지스터 제어 회로의 일 예의 회로도.
도 16은 도 15의 레지스터 제어 회로의 동작을 설명하는 신호 파형도.
본 발명은 리플레쉬 모드를 갖는 반도체 메모리 장치에 관한 것으로서, 특히 셀프 리프레쉬 주기를 튜닝(tuning)하기 위하여 내부적으로 리프레쉬 주기 측정 회로를 구비하고 있는 반도체 메모리 장치에 관한 것이다.
메모리 장치란 컴퓨터, 통신 시스템, 화상 처리 시스템 등에서 사용되는 데이터 또는 명령어 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하며, 이에는 반도체, 테입, 디스크, 광 등의 방식이 있다. 이중 반도체 메모리는 다시 데이터 저장 방식, 전기적 특성 등에 따라 구분되어, 디램(DRAM), 에스램(SRAM), 슈도 에스램(Pseudo SRAM), 에프램(FRAM), 플래쉬 메모리(Flash Memory), 롬(ROM) 등의 여러 종류가 있다.
이러한 여러 종류의 반도체 메모리들은 외부 전원의 차단시 데이터의 보존 여부에 따라 휘발성 메모리와 비휘발성 메모리로 구분된다. 휘발성 메모리로는 디램, 에스램, 슈도 에스램 등이 있으며, 비휘발성 메모리로는 플래쉬 메모리, 롬 등이 있다. 휘발성 메모리는 또한 데이터의 재충전 여부에 따라 구분되어지는데, 에스램 셀(SRAM cell)은 플립플롭 회로와 2개의 스위치로 이루어지며, 전원이 인가되 어 있는 한 플립플롭의 피드백 효과에 의해 정적인 데이터의 보존이 가능하다. 이에 반해 디램 셀(DRAM cell)은 스위치 역할을 하는 트랜지스터와 전하(데이터)를 저장하는 커패시터로 구성되어 있다. 메모리 셀 내의 커패시터에 전하가 있는가 없는가에 따라, 즉 커패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 "하이", "로우"를 구분한다.
데이터의 보관은 커패시터에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS 트랜지스터의 PN 결합 등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전해 주어야 한다. 이 동작을 주기적으로 반복해야만 데이터의 기억이 유지된다. 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 부르며, 리프레쉬 제어는 디램 제어기(DRAM controller)에서 이루어진다. 이 때의 리프레쉬는 동작 방법에 따라 두가지로 분류할 수 있는데, 첫째는 디램 제어기에서 리프레쉬 명령을 주는 외부 리프레쉬(external refresh) 방법이 있고, 둘째는 디램 제어기에서 리프레쉬 개시 신호(refresh start signal)만 주고, 리프레쉬 종료 신호(refresh exit signal)가 올 때까지 장치 내부에서 자체적으로 리프레쉬를 수행하는 셀프 리프레쉬(self refresh) 방법이 있다.
셀프 리프레쉬는 내부에서 정한 주기에 따라 주기적으로 리프레쉬를 수행하게 된다. 이 때 다시 써주는 주기(이를 "리프레쉬 주기"라고 함)는 셀의 축전용량 과 소멸시간에 의해 결정된다. 이렇게 결정된 셀프 리프레쉬 주기는 장치 내부의 발진기(oscillator)에 의해 생성되는데, 이 발진기는 반도체 소자의 특성이나 반도체 제조 공정 조건의 변화에 민감하게 반응할 수 있어서 어는 정도의 오차를 가지게 된다. 발진기의 오차는 곧 바로 셀프 리프레쉬 주기에 영향을 주어서 리프레쉬에 의한 오류(fail)를 발생시킬 수 있고, 이는 생산 수율(yield)를 감소하게 하는 원인이 된다.
따라서 본 발명은 리프레쉬 주기 변화에 의해 수율이 감소되는 것을 방지하기 위하여 리프레쉬 주기를 측정하는 회로를 반도체 장치 내부적으로 추가하여 리프레쉬 주기를 측정하고, 이를 이용하여 리프레쉬 주기를 튜닝할 수 있도록 하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위해 제안된 본 발명은 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 데이터 저장부와 리프레쉬 주기 측정부를 구비하며, 상기 리프레쉬 주기 측정부는 셀프 리프레쉬 주기를 만들기 위한 단위 주기(A)를 주기로 갖는 클록을 발생하는 단위 주기 발진기와, 상기 단위 주기 발진기의 출력 클록을 주기 MA(M은 2의 배수)의 클록을 생성하는 주기 체배기(period multiplier)와, 상기 주기 MA의 클록에 의해 인에이블되어 외부로부터 입력되는 클록을 카운트하는 주기 측정기를 구비하는 것을 일 특징으로 한다. 또한 외부로부터 입력되는 제어신호에 의해 인에이블되어 상기 외부 클록을 주기 측정기로 제공하는 클록 버퍼부를 더 구비하는 것이 바람직하다. 또한 주기 측정 모드에서는 상기 주기 측정기의 카운트 값을 출력하고, 정상 모드에서는 상기 데이터 저장부의 출력값을 출력하는 데이터 멀티플렉서를 더 구비하는 것이 바람직하다.
주기 체배기는 직렬로 연결된 복수의 1 비트 카운터로 이루어지며, 상기 복수의 1 비트 카운터는 외부로부터 입력되는 테스트 모드 신호에 의해 함께 인에이블되고, 상기 복수의 카운터 중에서 최하위 비트의 카운터에는 상기 단위 주기 발진기의 출력 클록이 입력된다.
주기 측정기는 직렬로 연결된 복수의 1 비트 카운터로 이루어지며, 상기 복수의 1 비트 카운터는 상기 주기 MA의 클록에 의해 인에이블되고, 상기 복수의 카운터 중에서 최하위 비트의 카운터에는 상기 외부 클록이 입력된다. 주기 측정기는 상기 주기 MA의 클록의 상승 에지에서 상기 외부 클록의 카운트를 시작하고, 하강에지에서 카운트된 값을 출력하는 것이 바람직하다.
또한 본 발명은 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 데이터 저장부와 리프레쉬 주기 측정부를 구비하며, 상기 리프레쉬 주기 측정부는 셀프 리프레쉬 주기를 만들기 위한 단위 주기(A)를 주기로 갖는 클록을 발생하는 단위 주기 발진기와, 외부로부터의 제어신호에 의해 인에이블되어 상기 단위 주기의 클록을 카운트하는 주기 측정기를 구비하는 것을 다른 특징으로 한다.
이와 같은 본 발명의 구성에 의하면, 반도체 메모리 장치의 제조 공정상의 변수 등에 의해 일정하지 않은 리프레쉬 주기를 가지고 있는 반도체 메모리 장치들의 주기를 측정하고, 이로써 리프레쉬 주기를 튜닝하여 일정한 리프레쉬 주기를 갖도록 함으로써 반도체 메모리 장치의 리프레쉬 특성을 보장할 수 있다. 또한 대량 생산시에 리프레쉬 특성에 의한 불량(fail)을 줄임으로써 생산 효율을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 1은 본 발명의 일 실시예에 의해 셀프 리프레쉬 주기를 측정하기 위한 반도체 장치와 테스트 장치의 연결 관계를 도시한 도면이다. 도 1에 도시되어 있는 바와 같이, 테스트 장치(104)는 셀프 리프레쉬 주기를 측정하려고 하는 반도체 메모리 장치(102)로 외부 클록 신호(extclk)와 테스트 모드 제어 신호(TM)를 제공한다. 반도체 메모리 장치(102)는 데이터 저장부(106) 뿐만 아니라 리프레쉬 주기 측정부(108) 또한 내부적으로 포함하고 있다. 테스트 모드 제어 신호(TM)가 테스트 장치(104)로부터 수신되면 의해 셀프 리프레쉬 주기 테스트가 반도체 메모리 장치(102) 내에서 인에이블되고, 외부 클록 신호(extclk)를 측정 기준으로 하여 반도체 메모리 장치(102)의 셀프 리프레쉬 주기가 측정된다. 이렇게 측정된 주기는 이진 형태의 데이터(Data_out)로서 테스트 장치(104)로 피드백된다. 테스트 장치(104)는 이 측정 데이터(Data_out)를 기초로 하여 리프레쉬 주기의 가감을 결정하여 퓨즈 절단(fuse cutting) 등의 방법을 통하여 반도체 메모리 장치(102)의 리프레쉬 주기를 튜닝하게 된다.
도 2는 도 1의 리프레쉬 주기 측정부의 블록도이다. 도 2에 도시되어 있는 바와 같이, 리프레쉬 주기 측정부(108)는 단위 주기 발진기(202), 주기 체배기(204), 주기 측정기(206), 데이터 먹스 및 출력 버퍼(208), 클록 버퍼(210)로 이루어져 있다. 단위 주기 발진기(202)는 셀프 리프레쉬 주기를 만들기 위한 단위 주기 (A)s를 주기로 갖는 클록을 생성하여 주기 체배기(204)로 제공한다. 주기 체배기(period multiplier : 204)는 단위 주기 발진기(202)의 출력 클록을 수신하여 (nA)s, (2nA)s의 주기를 갖는 클록을 생성하고, 이를 주기 측정기(206)으로 제공한다. 주기 체배기(204)에서의 이러한 클록 생성은 테스트 장치(도 1의 104)로부터 테스트 모드 제어 신호(TM)의 인가에 의해 인에이블된다. 주기 측정기(206)는 주기 (2nA)s의 클록에 의해 인에이블되어 외부로부터 입력되는 클록(extclk)을 카운트함으로써, 주기 (2nA)s 클록의 주기를 측정한다. 외부 클록 버퍼(210)는 테스트 모드 제어 신호(TM)에 의해 인에이블되어 외부 클록 신호(extclk)를 버퍼링하여 클록(Clock_i)로서 주기 측정기(206)로 제공한다. 데이터 멀티플렉서 및 출력 버퍼(208)는 테스트 모드 제어 신호(TM)에 의해 인에이블된다. 데이터 멀티플렉서 및 출력 버퍼(208)는 테스트 모드 제어 신호(TM)가 하이 레벨이 되어 리프레쉬 주기 측정부(도 1의 108)가 인에이블되는 리프레쉬 주기 측정 모드에서는 주기 측정기(206)의 카운트 값을 이진 데이터(Data_out)로서 출력하고, 테스트 모드 제어 신호(TM)가 로우 레벨이 되어 리프레쉬 주기 측정부(도 1의 108)가 디스에이블되는 정상 모드에서는 데이터 저장부(도 1의 106)의 출력값(Normal_data_out)을 출력한 다.
다음에는 주기 측정부(108)의 동작을 설명한다. 먼저 단위 주기 발생기(202)는 리프레쉬 주기를 만들어 주기 위한 단위 주기 (A)s의 클록을 생성한다. 단위 주기 발생기(202)에서 만들어진 단위 주기의 신호는 주기 체배기(204)를 거쳐 (nA)s, (2nA)s의 주기 신호를 만들게 되는데, 이때 주기 체배기(204)의 인에이블 신호로는 테스트 장치(104)에서 인가된 테스트 모드 제어 신호(TM)가 이용된다. 주기 체배기(204)에서 만들어진 클록 신호들은 주기 측정기(206)의 입력으로 사용된다. 주기 측정기(206)에서는 테스트 모드 제어 신호(TM)에 의해 인에이블되는 외부 클록 버퍼(210)로부터 제공되는 클록(Clock_i)을 측정 기준으로 하여 주기 체배기(204)로부터 제공되는 주기 신호의 주기를 측정하고, 측정된 값을 N 비트의 이진 데이터로 만들어서 데이터 멀티플렉서 및 출력 버퍼(208)를 경유하여 테스트 장치(104)로 보내 준다. 여기서 측정값의 비트 수 N은 주기 튜닝 오프셋값(period tuning offset value)과 외부 클록(extclk)과 리프레쉬 주기와의 관계, 튜닝 범위 등에 의해 정해진다.
도 3은 도 2의 단위 주기 발진기의 일 예의 회로도이다. 도 3에 도시되어 있는 바와 같이, 단위 주기 발진기(202)는 인버터(302)와 지연소자(304)로 이루어진 링 발진기(ring oscillator : 300)으로 구성될 수 있다. 단위 주기 발진기(202)는 주기가 (A)s 인 단위 주기 신호를 생성하여 출력한다. 리프레쉬 주기는 이 단위 주기의 정수배가 된다.
도 4는 도 2의 주기 체배기의 일 예의 회로도이다. 도 4에 도시되어 있는 바 와 같이, 주기 체배기(204)는 직렬로 연결된 복수의 1 비트 카운터(402)로 이루어지며, 이 복수의 1 비트 카운터는 외부로부터 입력되는 테스트 모드 제어 신호(TM)에 의해 함께 인에이블된다. 복수의 1 비트 카운터(402) 중에서 최하위 비트의 카운터(402a)에는 단위 주기 발진기(202)의 출력 클록이 입력된다. 촤하위 비트의 카운터(402a)는 주기가 (2A)s인 주기 신호를 생성하여 다음 하위 비트의 카운터(402b)로 제공한다. 카운터(402b)는 주기가 (4A)s인 주기 신호를 생성하고, 카운터(402c)는 주기가 (8A)s인 주기 신호를 생성하며, 카운터(402d)는 주기가 (16A)s인 주기 신호를 생성하고, 카운터(402e)는 주기가 (32A)s인 주기 신호를 생성한다. 이러한 과정을 통하여 원하는 주기를 갖는 주기 신호를 얻게 된다.
도 5a는 도 4의 1 비트 카운터의 일 예의 회로도이고, 도 5b는 도 5a 회로의 동작 파형도이다. 도 5에서 이전 단의 카운터의 출력(Cn-1)이 입력으로 사용되고, 이 카운터(500)의 출력(Cn)이 다음 단의 카운터의 입력으로 사용된다. 인에이블 신호(Enable)로는 도 4에 이미 언급한 바와 같이, 테스트 장치(도 1의 104)로부터 제공되는 테스트 모드 제어 신호(TM)이 사용된다. 인에이블 신호(Enable)가 로우 레벨이면 출력(Cn)은 로우 레벨을 유지하고, 인에이블 신호(Enable)가 하이 레벨로 되면 입력(Cn-1)의 하강 에지에 의해 토글되는 T 플립플롭과 같이 동작하게 된다. 동작 파형은 도 5b에 도시되어 있는 바와 같다.
도 6은 도 2의 주기 측정기의 일 예의 회로도이다. 도 6에 도시되어 있는 바와 같이, 주기 측정기(206)는 N 비트 이진 카운터(602)과 N 비트 레지스터(604)와 레지스터 제어 회로(608)로 이루어진다. N 비트 이진 카운터(602)는 직렬로 연결된 복수의 1 비트 카운터(606)로 이루어진다. 최하위 비트의 카운터(606a)에는 외부 클록 버퍼(도 2의 210)로부터 클록(Clock_i)이 제공된다. 비트 카운터(606a)는 클록(Clock_i)의 2배 주기를 갖는 클록(P_data_in<0>)를 생성하여 다음 단의 비트 카운터(606b)와 N 비트 레지스터(604)로 제공한다. 비트 카운터(606b)는 클록(P_data_in<0>)을 입력으로 받아서 클록(P_data_in<0>)의 2배 주기를 갖는 클록(P_data_in<1>)을 생성하고, 이 클록(P_data_in<1>)을 다음 단의 비트 카운터(606c)와 N 비트 레지스터(604)로 제공한다. 동일하게 비트 카운터(606c)는 클록(P_data_in<2>)를, 비트 카운터(606d)는 클록(P_data_in<3>)을, 비트 카운터(606d)는 클록(P_data_in<4>)를 각각 생성하여 N 비트 레지스터(604)와 다음 단의 비트 카운터로 제공한다. 주기 측정 블록(602)을 구성하는 모든 1 비트 카운터(606)는 본 실시예의 경우 주기 체배기(도 2의 204)로부터 제공되는 주기 (32A)s의 신호에 의해 인에이블된다. 따라서 주기 (32A)s의 신호의 상승 에지에서 클록(Clock_i)을 카운트하기 시작하고, 하강 에지에서 클록(Clock_i)의 카운트를 종료하며, 종료 시점에서의 카운트 값을 신호(P_data_in)로 하여 N 비트 레지스터(604)로 제공한다. N 비트 레지스터(604)는 신호(P_data_in)를 래치하고, 신호(P_data_out)로 출력한다. 레지스터 제어 회로(608)은 본 실시예에서 주기 체배기(204)에서 생성된 주기 (16A)s 신호와 주기 (32A)s 신호를 이용하여 N 비트 레지스터(604)를 제어하는 제어 신호(Reset, Onb_off)를 생성한다.
다음에는 주기 측정기(206)의 동작을 설명한다. 먼저 N 비트 이진 카운터(602)는 측정하고자 하는 주기 동안만 동작을 해야 하기 때문에 측정 주기의 체배된 주기를 이용하여 N 비트 이진 카운터(602)의 인에이블 신호를 만든다. 카운터(602)에서 측정된 이진 데이터(P_data_in)는 N 비트 레지스터(604)에 저장된다. N 비트 레지스터(604)는 저장된 데이터를 신호(P_data_out)로서 데이터 멀티플렉서 및 데이터 버퍼(도 2의 208)를 경유하여 일정한 시간 동안 외부로 내보낸 뒤에, 레지스터 제어 회로(608)에서 생성된 리셋 신호(Reset)에 의해 리셋된다. 신호(P_data_out)의 전송 시간은 외부 장비에서 신호를 받을 수 있는 만큼 충분한 시간으로 정해진다. 이를 제어하는 신호는 본 발명에서 측정하고자 하는 주기 신호를 이용하여 만들어진다.
도 7은 도 6의 레지스터 제어 회로의 일 예의 회로도이다. 도 7에 도시되어 있는 바와 같이, 레지스터 제어 회로(608)는 인버터(702)와 NOR 게이트(704)와 펄스 발생기(706)와 인버터(708)로 구성된다. 도 7에서 제어 신호(Onb_off)는 주기 (32A)s인 신호가 인버터(708)에 의해 반전되므로써 생성된다. 예를 들어, (16A)s의 주기를 측정하고자 한다면 (32A)s 신호를 이용하여 이진 카운터(도 6의 602)를 인에이블시키고, 주기 측정후 (8A)s 동안 측정 결과를 출력하고, 리셋 신호(Reset)를 만들어 N 비트 레지스터(도 6의 604)를 리셋하도록 구성된다.
도 8은 도 6의 1 비트 레지스터 회로의 일 예의 회로도이다. N 비트 레지스터(도 6의 604)는 이러한 구성을 갖는 N개의 1 비트 레지스터 회로(800)에 의해 이루어진다. 도 8에 도시되어 있는 바와 같이, 전송 게이트(802)는 이진 카운터(도 6의 602)의 출력(P_data_in<n>)을 입력으로 하며, 도 7의 레지스터 제어 회로(608)로부터 생성된 제어 신호(Onb_off)와 주기 (32A)s의 신호에 의해 제어된다. 따라서 전송 게이트(802)는 주기 (32A)s의 신호가 하이 레벨인 경우에만 이진 카운터(도 6의 602)의 출력(P_data_in<n>)을 출력단으로 내 보낸다. 레지스터 제어 회로(도 6의 608)로부터 생성된 리셋 신호(Reset)가 게이트로 입력되는 NMOS 트랜지스터(804)는 리셋 신호(Reset)가 하이 레벨인 동안 노드(aa)를 로우 레벨이 되도록 하여 1 비트 레지스터 회로(800)를 리셋 시킨다. 래치(806)는 노드(aa)의 레벨을 유지하는 역할을 하며, 인버터(808)는 입력(P_data_in<n>)과 동일한 레벨을 갖는 출력(P_data_out<n>)을 생성하기 위한 것이다.
도 9는 도 2의 데이터 멀티플렉서 및 데이터 출력 버퍼의 블록도이다. 도 9에 도시되어 있는 바와 같이, 데이터 멀티플렉서(902)에서 입력 단자에는 리프레쉬 주기 측정의 결과인 데이터(P_data_out<n>)과 데이터 저장부(도 1의 106)로부터 출력된 정상 데이터(Normal_data_out<n>)가 입력되며, 선택 단자(select)에는 정상 모드 인에이블 신호(NEN)과 테스트 모드 제어 신호(TM)가 입력된다. 정상 모드 인에이블 신호(NEN)과 테스트 모드 제어 신호(TM)은 동시에 하이 레벨이 되지 않는다. 정상 모드 인에이블 신호(NEN)은 메모리 제어부(도시되지 않음)으로 생성되고, 테스트 모드 제어 신호(TM)은 도 1를 참조하여 설명한 바와 같이 테스트 장치(도 1의 104)로부터 생성된다. 데이터 멀티플렉서(902)는 데이터 출력 버퍼(904)를 통하여 외부로 보내질 데이터를 선택하게 되는데, 이는 데이터 출력 버퍼(904)를 정상 모드의 데이터와 주기 테스트 모드의 데이터에 공용으로 쓰기 위함이다. 데이터 멀티플렉서(902)의 동작은 주기 테스트 모드일 때는 데이터(P_data_out<n>)가 데이터 출력 버퍼(904)로 보내지고, 정상 모드일 때는 데이터(Normal_data_out<n>)가 데이 터 출력 버퍼(904)로 보내 진다. 도 9에서 신호(Mux_out_<n>)는 데이터 멀티플렉서(902)의 출력을, 신호(Data_out_<n>))는 데이터 출력 버퍼(904)의 출력을 각각 나타낸다. 도 9에 도시되어 있는 바와 같이, 데이터 출력 버퍼(904)는 테스트 모드 제어 신호(TM)에 의해 인에이블된다.
도 10은 도 9의 1 비트 멀티플렉서 회로의 일 예의 회로도이다. 도 10에 도시되어 있는 바와 같이, 1 비트 멀티플렉서 회로(1000)는 전송 게이트(1002, 1004)와 래치(1006)와 인버터(1008)로 이루어진다. 전송 게이트(1002)는 테스트 모드 제어 신호(TM, TM_b)에 의해 제어되고, 테스트 모드 제어 신호(TM)이 하이 레벨일 때 주기 측정 데이터(P_data_out<n>)을 통과시킨다. 신호(TM_b)는 신호(TM)이 인버터(도시되지 않음)에 의해 반전된 신호이다. 전송 게이트(1004)는 정상 모드 인에이블 신호(NEN, NEN_b)에 의해 제어되고, 정상 모드 인에이블 신호(NEN)이 하이 레벨일 때 정상 데이터(Normal_data_out<n>)을 통과시킨다. 신호(NEN_b)는 신호(NEN)이 인버터(도시되지 않음)에 의해 반전된 신호이다. 테스트 모드 제어 신호(TM)가 하이 레벨이 되는 주기 테스트 모드에서는 주기 측정 데이터(P_data_out<n>)가 출력(Mux_out<n>)으로 래치되고, 정상 모드 인에이블 신호(NEN)가 하이 레벨이 되는 정상 모드에서는 메모리 저장부(도 1의 106)의 출력 데이터(Normal_data_out<n>)이 출력(Mux_out<n>)으로 래치된다. 테스트 모드 제어 신호(TM)과 정상 모드 인에이블 신호(NEN)은 동시에 하이 레벨로 되지 않는다.
도 11은 도 6의 주기 측정기의 동작을 설명하는 신호 파형도이다. 도 11에서 신호(N16)은 주기가 (16A)s인 주기 신호를, 신호(N32)는 주기가 (32A)s인 주기 신 호를 각각 가리킨다. 또한 시간(ta)는 측정 대상 주기를, 시간(tb)는 주기 측정 구간을, 시간(tc)는 주기 측정 결과가 출력되는 구간을, 시간(td)는 리셋되는 구간을 각각 나타낸다.
도 12는 본 발명의 다른 실시예에 의해 셀프 리프레쉬 주기를 측정하기 위한 반도체 장치와 테스트 장치의 연결 관계를 도시한 도면이다. 반도체 메모리 장치(1202)는 정상 모드에서 데이터를 출력하는 데이터 저장부(1202)와 반도체 메모리 장치(1202)의 리프레쉬 주기를 측정하는 리프레쉬 주기 측정부(1208)를 구비하고 있다. 본 실시예에서는 도 12에 도시되어 있는 바와 같이, 테스트 장치(1204)로부터 반도체 메모리 장치(1202)로 제공하는 신호가 테스트 모드 제어 신호(TM)뿐이다. 도 1에 도시된 실시예에서는 테스트 모드 제어 신호(TM)뿐만 아니라, 외부 클록 신호(extclk) 역시 테스트 장치(104)가 반도체 메모리 장치(102)로 제공하였다. 반도체 메모리 장치(1202)에서의 리프레쉬 주기 측정 결과인 데이터(Data_out)가 반도체 메모리 장치(1202)로부터 테스트 장치(1204)로 제공되는 것은 동일하다.
도 13은 도 12의 리프레쉬 주기 측정부의 블록도이다. 도 13에 도시되어 있는 바와 같이, 리프레쉬 주기 측정부(1300)는 단위 주기 발진기(1302)와 주기 측정기(1304)와 데이터 멀티플렉서 및 데이터 출력 버퍼(1306)를 구비하고 있다. 단위 주기 발진기(1302)는 테스트 장치(도 12의 1204)로부터 생성된 테스트 모드 제어 신호(TM)에 인에이블되어 리프레쉬 주기를 만들기 위한 단위 주기인 주기 (A)s의 신호를 생성한 후에, 이 주기 신호를 주기 측정기(1304)로 제공한다. 주기 측정기(1304) 역시 테스트 모드 제어 신호(TM)에 의해 인에이블되며, 단위 주기 발 진기(1302)로부터 제공된 단위 주기 신호를 입력으로 하여 반도체 메모리 장치(1202)의 리프레쉬 주기를 측정하고, 측정 결과를 신호(P_data_out)로서 데이터 멀티플렉서 및 데이터 출력 버퍼(1306)로 제공한다. 데이터 멀티플렉서 및 데이터 출력 버퍼(1306) 역시 테스트 모드 제어 신호(TM)에 의해 인에이블되며, 주기 측정기(1304)로부터 제공된 주기 측정 데이터(P_data_out)와 데이터 저장부(도 12의 1202)로부터 출력된 데이터(Normal_data_out)를 테스트 모드 제어 신호(TM)에 따라 선택적으로 출력 신호(Data_out)로서 출력한다.
도 2의 리프레쉬 주기 측정부(108)과 비교하여 구별되는 점은 주기 측정기(206)가 클록 버퍼(210)로부터 클록(Clock_i)을 입력받으나, 주기 측정기(1304)는 단위 주기 발진기(1302)의 출력을 직접 입력으로 받는다는 것이다. 또한 주기 측정기(206)는 주기 체배기(204)의 출력을 인에이블 신호로 사용하나, 주기 측정기(1304)는 테스트 모드 제어 신호(TM)를 직접 인에이블 신호로 받는다는 것이다.
도 14는 도 13의 주기 측정기의 일 예의 회로도이다. 도 14에 도시되어 있는 바와 같이, 주기 측정기(1304)는 N 비트 이진 카운터(1402)와 N 비트 레지스터(1404)와 레지스터 제어 회로(1406)으로 이루어져 있다. N 비트 이진 카운터(1402)는 N개의 1 비트 이진 카운터(1408)가 직렬 연결되므로써 구성될 수 있다. 도 6의 주기 측정기(206)와 비교하여 구별되는 점은 주기 측정기(206)의 이진 카운터(602)와 레지스터 제어 회로(608)이 주기 체배기(도 2의 204)의 출력에 의해 인에이블되나, 주기 측정기(1304)의 이진 카운터(1402)와 레지스터 제어 회로(1406) 은 테스트 모드 제어 신호(TM)에 의해 직접 인에이블된다는 것이다.
도 15는 도 14의 레지스터 제어 회로의 일 예의 회로도이고, 도 16은 도 15에 도시된 레지스터 제어 회로의 동작을 설명하는 신호 파형도이다. 도 15에 도시되어 있는 바와 같이, 레지스터 제어 회로(1406)는 펄스 발생기(1502)와 인버터(1504)로 이루어질 수 있다. 레지스터 제어 회로(1406)의 입력 신호는 테스트 모드 제어 신호(TM)이다. 리셋 신호(Reset)는 도 16에 도시되어 있는 바와 같이, 테스트 모드 제어 신호(TM)의 상승 에지에서 짧은 펄스로 발생되며, 이진 카운터(도 14의 1402)가 카운팅을 시작하기 전에 N 비트 레지스터(1404)를 리셋시킨다. 리셋 신호를 테스트 모드 인에이블시에 만들지 않고, 디스에이블시에 즉, 주기 측정 데이터(P_data_out)를 데이터 멀티플렉서 및 출력 버퍼(1306)의 출력(Data_out)으로 넘긴 후에 N 비트 레지스터(1404)가 리셋되도록 리셋 신호를 만들 수도 있다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 반도체 메모리 장치의 제조 공정상의 변수 등에 의해 일정하지 않은 리프레쉬 주기를 가지고 있는 반도체 메모리 장치들의 주기를 측정하고, 이로써 리프레쉬 주기를 튜닝하여 일정한 리프레쉬 주기를 갖도록 함으로써 반도체 메모리 장치의 리프레쉬 특성을 보장할 수 있다. 또한 대량 생산시에 리프레쉬 특성에 의한 불량(fail)을 줄임으로써 생산 효율을 높일 수 있다.

Claims (7)

  1. 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치는 데이터 저장부와 리프레쉬 주기 측정부를 구비하며,
    상기 리프레쉬 주기 측정부는
    셀프 리프레쉬 주기를 만들기 위한 단위 주기 A를 주기로 갖는 클록을 발생하는 단위 주기 발진기와,
    상기 단위 주기 발진기의 출력 클록을 수신하여 주기 MA(M은 2의 배수)의 클록을 생성하는 주기 체배기(period multiplier)와,
    상기 주기 MA의 클록에 의해 인에이블되어 외부로부터 입력되는 외부 클록을 카운트하는 주기 측정기를
    구비하는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주기 체배기는 직렬로 연결된 복수의 1 비트 카운터로 이루어지며, 상기 복수의 1 비트 카운터는 외부로부터 입력되는 테스트 모드 신호에 의해 함께 인에이블되고, 상기 복수의 카운터 중에서 최하위 비트의 카운터에는 상기 단위 주기 발진기의 출력 클록이 입력되는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반 도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주기 측정기는 직렬로 연결된 복수의 1 비트 카운터로 이루어지며, 상기 복수의 1 비트 카운터는 상기 주기 MA의 클록에 의해 인에이블되고, 상기 복수의 카운터 중에서 최하위 비트의 카운터에는 상기 외부 클록이 입력되는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 주기 측정기는 상기 주기 MA의 클록의 상승 에지에서 상기 외부 클록의 카운트를 시작하고, 하강에지에서 카운트된 값을 출력하는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    외부로부터 입력되는 제어신호에 의해 인에이블되어 상기 외부 클록을 주기 측정기로 제공하는 클록 버퍼부를 더 구비하는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    주기 측정 모드에서는 상기 주기 측정기의 카운트 값을 출력하고, 정상 모드 에서는 상기 데이터 저장부의 출력값을 출력하는 데이터 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치는 데이터 저장부와 리프레쉬 주기 측정부를 구비하며,
    상기 리프레쉬 주기 측정부는
    셀프 리프레쉬 주기를 만들기 위한 단위 주기(A)를 주기로 갖는 클록을 발생하는 단위 주기 발진기와,
    외부로부터의 제어신호에 의해 인에이블되어 상기 단위 주기의 클록을 카운트하는 주기 측정기를
    구비하는 것을 특징으로 하는 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치.
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