CN117632627A - 监测电路以及存储系统 - Google Patents

Abstract

本公开实施例提供一种监测电路以及存储系统，监测电路包括：电压检测模块，被配置为，检测第一电压域提供的第一电压是否大于或等于第一预设值，若是，则第一检测信号具有第一预设电平；检测第二电压域提供的第二电压是否大于或等于第二预设值，若是，则第二检测信号具有第二预设电平；检测第三电压域提供的第三电压是否大于或等于第三预设值，若是，则第三检测信号具有第三预设电平；逻辑电路模块，通过第四节点输出监测信号，被配置为，判断第一检测信号是否具有第一预设电平、第二检测信号是否具有第二预设电平且第三检测信号是否具有第三预设电平，若是，则监测信号为有效状态。本公开实施例至少有利于监测是否正常上电。

Description

监测电路以及存储系统

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种监测电路以及存储系统。

背景技术

用于存储数据的存储系统可被分为易失性存储器装置和非易失性存储器装置。诸如动态随机存取存储器(DRAM)装置的易失性存储器装置通过为存储器单元中的电容器充电或放电来存储数据，并且当断电时丢失存储的数据。诸如闪速存储器装置的非易失性存储器装置即使当断电时也保持存储的数据。易失性存储器装置广泛用作各种设备的主存储器，而非易失性存储器装置广泛用于在例如计算机、移动装置等的各种电子装置中存储程序代码和/或数据。

存储系统通常工作在多个电压域(domain)，不同电压域提供的电压各不相同。当不同电压域提供的电压均符合需求时，存储系统处于正常上电状态，在此期间进行的读写操作准确性高；当不同电压域提供的电压不符合需求时，存储系统处于非正常上电状态，会影响存储系统进行正常的读写。因此，监测各电压域提供的电压是否符合需求，对于改善存储系统的读写性能非常重要。

发明内容

本公开实施例提供一种监测电路以及存储系统，至少有利于监测第一电压域、第二电压域以及第三电压域是否为正常上电。

根据本公开一些实施例，本公开实施例一方面提供一种监测电路，包括：电压检测模块，通过第一节点、第二节点和第三节点分别输出第一检测信号、第二检测信号和第三检测信号，被配置为，检测第一电压域提供的第一电压是否大于或等于第一预设值，若是，则所述第一检测信号具有第一预设电平；检测第二电压域提供的第二电压是否大于或等于第二预设值，若是，则所述第二检测信号具有第二预设电平；检测第三电压域提供的第三电压是否大于或等于第三预设值，若是，则所述第三检测信号具有第三预设电平；逻辑电路模块，连接所述第一节点、所述第二节点以及所述第三节点，通过第四节点输出监测信号，被配置为，判断所述第一检测信号是否具有所述第一预设电平、所述第二检测信号是否具有所述第二预设电平且所述第三检测信号是否具有所述第三预设电平，若是，则所述监测信号为有效状态，若否，则所述监测信号为无效状态。

在一些实施例中，所述电压检测模块具有直接向所述逻辑电路模块输出所述第一检测信号的第一输出元件，具有直接向所述逻辑电路模块输出所述第二检测信号的第二输出元件，具有直接向所述逻辑电路模块输出所述第三检测信号的第三输出元件；所述第一输出元件、所述第二输出元件以及所述第三输出元件均工作在所述第二电压域；所述逻辑电路模块包括直接与所述第一节点、所述第二节点以及所述第三节点连接的逻辑运算元件，且所述逻辑运算元件工作在所述第二电压域；所述第一预设值大于所述第二预设值；所述第二预设值大于所述第三预设值。

在一些实施例中，所述电压检测模块包括：第一检测单元，输出端为所述第一节点，被配置为，检测所述第一电压是否大于或等于所述第一预设值；第二检测单元，输出端为所述第二节点，被配置为，检测所述第二电压是否大于或等于所述第二预设值；第三检测单元，输出端为所述第三节点，被配置为，检测所述第三电压是否大于或等于所述第三预设值。

在一些实施例中，所述第一检测单元包括：第一检测电路，用于检测所述第一电压是否大于或等于所述第一预设值，若是，则通过输出端输出具有所述第一预设电平的所述第一检测信号；第一反相器，工作在所述第一电压域，所述第一反相器的输入端连接所述第一检测电路的输出端；第二反相器，工作在所述第二电压域，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出端作为所述第一节点。

在一些实施例中，所述第一检测电路包括：相串联的第一电阻和第二电阻，所述第一电阻一端接收所述第一电压，所述第一电阻的另一端以及所述第二电阻的一端均连接第一分压节点，所述第二电阻的另一端接地；第三电阻，所述第三电阻一端接收所述第一电压；第一NMOS管，所述第一NMOS管的栅极连接所述第一分压节点，漏极连接所述第三电阻的另一端并作为所述第一检测电路的输出端，源极接地。

在一些实施例中，所述第一检测电路还包括：第一电容，所述第一电容一端连接所述第一分压节点，另一端接地。

在一些实施例中，所述第二检测单元包括：第二检测电路，用于检测所述第二电压是否大于或等于所述第二预设值，若是，则通过输出端输出具有所述第二预设电平的所述第二检测信号；第三反相器，工作在所述第二电压域，所述第三反相器的输入端连接所述第二检测电路的输出端；第四反相器，工作在所述第二电压域，所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端作为所述第二节点。

在一些实施例中，所述第三检测单元包括：第三检测电路，用于检测所述第三电压是否大于或等于所述第三预设值，若是，则通过输出端输出具有所述第三预设电平的所述第三检测信号；第五反相器，工作在所述第三电压域，所述第五反相器的输入端连接所述第三检测电路的输出端；第三输出元件，工作在所述第二电压域，所述第三输出元件的输入端与所述第五反相器的输出端连接，所述第三输出元件的输出端作为所述第三节点。

在一些实施例中，所述第三输出元件包括：第一电平转换单元，工作在第二电压域，连接所述第五反相器的输出端，并输出所述第三检测信号；偶数个级联的第六反相器，所述第六反相器工作在所述第二电压域，处于首级的所述第六反相器的输入端接收所述第三检测信号，处于尾级的所述第六反相器的输出端作为所述第三节点。

在一些实施例中，所述第一电平转换单元包括：第四电阻以及第二NMOS管，所述第四电阻的一端接收所述第二电压，另一端与所述第二NMOS管的漏极连接且作为输出所述第三检测信号的输出节点，所述第二NMOS管的源极接地，所述第二NMOS管的栅极连接所述第五反相器的输出端。

在一些实施例中，所述逻辑电路模块包括：或非电路，连接所述第一节点、所述第二节点以及所述第三节点，且工作在所述第二电压域，并通过第五节点输出所述监测信号；其中，所述第一预设电平、所述第二预设电平以及所述第三预设电平为同一电平；驱动电路，所述驱动电路提供在由所述第五节点向所述第四节点传输所述监测信号的传输路径。

在一些实施例中，所述驱动电路包括：第一驱动电路，工作在所述第一电压域，提供由所述第五节点向第六节点传输所述监测信号的第一传输路径，所述第六节点位于所述第四节点与所述第五节点之间；第二驱动电路，工作在所述第二电压域，提供由所述第六节点向所述第四节点传输所述监测信号的第二传输路径。

在一些实施例中，所述第一驱动电路包括：第二电平转换单元，连接所述第五节点，且工作在所述第一电压域，接收所述监测信号并输出监测反相信号，所述监测反相信号与所述监测信号互为反相信号；第八反相器，工作在所述第一电压域，所述第八反相器的输入端接收所述监测反相信号，所述第八反相器的输出端作为所述第六节点。

在一些实施例中，所述第二驱动电路包括：偶数个级联的第九反相器，所述第九反相器均工作在所述第二电压域，处于首级的所述第九反相器的输入端连接所述第六节点，处于尾级的所述第九反相器的输出端作为所述第四节点。

根据本公开另一些实施例，本公开实施例另一方面提供一种存储系统，包括：电源网络，所述电源网络具有所述第一电压域、所述第二电压域以及所述第三电压域；上述任意实施例提供的监测电路。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的监测电路的技术方案中，第一检测信号用于表示第一电压域提供的第一电压是否符合需求，若第一电压大于或等于第一预设值，则第一检测信号符合需求。第二检测信号用于表示第二电压域提供的第二电压是否符合需求，若第二电压大于或等于第二预设值，则第二检测信号符合需求。第三检测信号用于表示第三电压域提供的第三电压是否符合需求，若第三电压大于或等于第三预设值，则第三检测信号符合需求。在第一检测信号、第二检测信号以及第三检测信号均符合需求的条件下，生成有效状态的监测信号。通过监测信号是否为有效状态，可以获知第一电压域、第二电压域以及第三电压域分别提供的第一电压、第二电压和第三电压是否符合需求。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的监测电路的一种功能框图；

图2为本公开实施例提供的监测电路的另一种功能框图；

图3为本公开实施例提供的监测电路的又一种功能框图；

图4为本公开实施例提供的监测电路的一种电路结构示意图；

图5为本公开实施例提供的监测电路中第一检测电路的一种电路结构示意图；

图6为图5中第一电压、第一分压节点以及第一检测电路的输出端的信号波形图；

图7至图9为本公开实施例中第一电压域、第二电压域、第三电压域的电压波形图与监测信号的三种不同示意图；

图10为本公开实施例提供的存储系统的一种功能框图；

图11为本公开实施例提供的存储系统中触发电路的一种电路结构示意图；

图12为本公开实施例提供的存储系统中振荡信号、监测信号以及触发信号的时序图。

具体实施方式

图1为本公开实施例提供的监测电路的一种功能框图。

参考图1，本公开实施例提供的监测电路包括：电压检测模块101，通过第一节点na、第二节点nb和第三节点nc分别输出第一检测信号、第二检测信号和第三检测信号，被配置为，检测第一电压域Vdd1提供的第一电压是否大于或等于第一预设值，若是，则第一检测信号具有第一预设电平；检测第二电压域Vdd2H提供的第二电压是否大于或等于第二预设值，若是，则第二检测信号具有第二预设电平；检测第三电压域Vdd2L提供的第三电压是否大于或等于第三预设值，若是，则第三检测信号具有第三预设电平；逻辑电路模块102，连接第一节点na、第二节点nb以及第三节点nc，通过第四节点no输出监测信号PorN_D，被配置为，判断第一检测信号是否具有第一预设电平、第二检测信号是否具有第二预设电平且第三检测信号是否具有第三预设电平，若是，则监测信号PorN_D为有效状态，若否，则监测信号PorN_D为无效状态。

监测电路可应用于存储系统中，用于监测向存储系统的存储阵列供电的第一电压域Vdd1、第二电压域Vdd2H和第三电压域Vdd2L是否满足存储阵列的供电需求。本公开实施例中，通过监测信号PorN_D是否为有效状态，可以获知第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L分别提供的第一电压、第二电压和第三电压是否符合需求。第一检测信号用于表示第一电压域Vdd1提供的第一电压是否符合需求，若第一电压大于或等于第一预设值，则第一检测信号符合需求。第二检测信号用于表示第二电压域Vdd2H提供的第二电压是否符合需求，若第二电压大于或等于第二预设值，则第二检测信号符合需求。第三检测信号用于表示第三电压域Vdd2L提供的第三电压是否符合需求，若第三电压大于或等于第三预设值，则第三检测信号符合需求。在第一检测信号、第二检测信号以及第三检测信号均符合需求的条件下，生成有效状态的监测信号PorN_D。因此，本公开实施例中通过获取监测信号PorN_D是有效状态还是无效状态，便可获知第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L各自提供的电压是否符合需求，以便于采用符合需求的第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L向存储系统中的存储阵列供电，进而保证存储阵列进行正确的读写操作。

可以理解的是，第一预设值、第二预设值以及第三预设值之间的大小关系，可以根据实际对第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L的需求进行合理设置。具体如下：

在一个例子中，Vdd1＞Vdd2H＞Vdd2L，此为正常上电状态(即第一电压域、第二电压域以及第三电压域均符合需求)；Vdd2H＞Vdd1，此为非正常上电状态(即第一电压域和第二电压域不符合需求)；Vdd2L＞Vdd2H，此为非正常上电状态(即第二电压域和第三电压域不符合要求)。相应的，第一预设值大于第二预设值，第二预设值大于第三预设值。

在另一个例子中，Vdd2H＞Vdd2L＞Vdd1，此为正常上电状态；Vdd2L＞Vdd2H，此为非正常上电状态；Vdd1＞Vdd2H，此为非正常上电状态。相应的，第二预设值大于第三预设值，第三预设值大于第一预设值。

在又一个例子中，Vdd2H＞Vdd1＞Vdd2L，此为正常上电状态(即第一电压域、第二电压域以及第三电压域均符合需求)；Vdd2L＞Vdd2H，此为非正常上电状态；Vdd1＞Vdd2H，此为非正常上电状态。相应的，第二预设值大于第一预设值，第一预设值大于第三预设值。

可以理解的是，上述关系式中，Vdd1实际指第一电压的电压值，Vdd2H实际指第二电压的电压值，Vdd2L实际指第三电压的电压值。在一些实施例中，Vdd1＞Vdd2H＞Vdd2L，为LPDDR5 DRAM存储系统常用的一种电源需求。

图2为本公开实施例提供的监测电路的另一种功能框图。参考图2，在一些实施例中，电压检测模块101可以具有直接向逻辑电路模块102输出第一检测信号的第一输出元件11，具有直接向逻辑电路模块102输出第二检测信号的第二输出元件12，具有直接向逻辑电路模块102输出第三检测信号的第三输出元件13；第一输出元件11、第二输出元件12以及第三输出元件13均工作在第二电压域Vdd2H；逻辑电路模块102包括直接与第一节点na、第二节点nb以及第三节点nc连接的逻辑运算元件14，且逻辑运算元件14工作在第二电压域Vdd2H；第一预设值大于第二预设值；第二预设值大于第三预设值。

第一输出元件11的输出端即为第一节点na，第二输出元件12的输出端即为第二节点nb，第三输出元件13的输出端即为第三节点nc；逻辑运算元件14与第一输出元件11、第二输出元件12以及第三输出元件13直接连接，且四者均工作在第二电压域Vdd2H。需要说明的是，虽然第一输出元件11、第二输出元件12以及第三输出元件13在图示中均与电压域直接连接，但并不表示输出元件直接将电压域的输入电压直接输出，输出元件与相应待检测的电压域(或者说输入电压)之间还有其他检测单元，或者说输出元件属于对应的检测单元的一部分，只不过在此进行了省略。

图3为本公开实施例提供的监测电路的又一种功能框图，参考图3，在一些实施例中，电压检测模块101可以包括：第一检测单元111，输出端为第一节点na，被配置为，检测第一电压是否大于或等于第一预设值；第二检测单元121，输出端为第二节点nb，被配置为，检测第二电压是否大于或等于第二预设值；第三检测单元131，输出端为第三节点nc，被配置为，检测第三电压是否大于或等于第三预设值。

若第一电压大于或等于第一预设值，则第一检测单元111输出具有第一预设电平的第一检测信号，定义具有第一预设电平的第一检测信号有效；若第一电压小于第一预设值，则第一检测单元111输出无效的第一检测信号，即此时第一检测信号的电平并非为第一预设电平。其中，第一检测单元111可以具有输出端为第一节点的第一输出元件，也就是说，第一检测单元111中包括与逻辑电路模块102直接连接的第一输出元件，且第一输出元件工作在第二电压域Vdd2H。

若第二电压大于或等于第二预设值，则第二检测单元121输出具有第二预设电平的第二检测信号，定义具有第二预设电平的第二检测信号有效；若第二电压小于第二预设值，则第二检测单元121输出无效的第二检测信号，即此时第二检测信号的电平并非为第二预设电平。其中，第二检测单元121可以具有输出端为第二节点的第二输出元件，也就是说，第二检测单元121中包括与逻辑电路模块102直接连接的第二输出元件，且第二输出元件工作在第二电压域Vdd2H。

若第三电压大于或等于第三预设值，则第三检测单元131输出具有第三预设电平的第三检测信号，定义具有第三预设电平的第三检测信号有效；若第三电压小于第三预设值，则第三检测单元131输出无效的第三检测信号，即此时第三检测信号的电平并非为第三预设电平。其中，第三检测单元131可以具有输出端为第三节点的第三输出元件，也就是说，第三检测单元131中包括与逻辑电路模块102直接连接的第三输出元件，且第三输出元件工作在第二电压域Vdd2H。

在一些实施例中，第一预设电平、第二预设电平以及第三预设电平可以均为低电平，也就说，有效的第一检测信号、有效的第二检测信号以及有效的第三检测信号均为低电平信号即为逻辑“0”。在另一些实施例中，第一预设电平、第二预设电平以及第三预设电平也可以均为高电平，也就是说，有效的第一检测信号、有效的第二检测信号以及有效的第三检测信号均为高电平信号即为逻辑“1”。可以理解的是，根据第一检测单元、第二检测单元以及第三检测单元的实际电路设计，第一预设电平、第二预设电平以及第三预设电平可以均为低电平或者高电平中的一者。

图4为本公开实施例提供的监测电路的一种电路结构示意图，参考图4，在一些实施例中，第一检测单元111可以包括：第一检测电路21，用于检测第一电压是否大于或等于第一预设值，若是，则通过输出端输出具有第一预设电平的第一检测信号；第一反相器inv1，工作在第一电压域Vdd1，第一反相器inv1的输入端连接第一检测电路21的输出端；第二反相器inv2，工作在第二电压域Vdd2H，第二反相器inv2的输入端连接第一反相器inv1的输出端，第二反相器inv2的输出端作为第一节点na。

可以理解的是，第二反相器inv2即为第一输出元件。

图5为本公开实施例提供的监测电路中第一检测电路的一种电路结构示意图，参考图5，第一检测电路21包括：相串联的第一电阻R1和第二电阻R2，第一电阻R1一端接收第一电压，第一电阻R1的另一端以及第二电阻R2的一端均连接第一分压节点Vdiv，第二电阻R2的另一端接地；第三电阻R3，第三电阻R3一端接收第一电压，即第三电阻R3一端工作在第一电压域Vdd1；第一NMOS管MN1，第一NMOS管MN1的栅极连接第一分压节点Vdiv，漏极连接第三电阻R3的另一端并作为第一检测电路21的输出端，源极接地。

图6为图5中第一电压(Vin)、第一分压节点(Vdiv)以及第一检测电路的输出端(OUT)的信号波形图。结合参考图5及图6，第一预设电平为低电平，第一检测电路21的工作原理如下：

第一电阻R1和第二电阻R2起到分压的作用，调节第一分压节点Vdiv的电压。具体地，第一电压为Vin，则在第一NMOS管MN1导通之前，第一分压节点Vdiv＝R2×Vin/(R1+R2)，第一检测电路21的输出端的电压由第三电阻R3上拉至与第一电压Vin相当。第一电压Vin逐渐增加，第一分压节点Vdiv的电压随之增加，在第一分压节点Vdiv增加至第一目标电压后，第一NMOS管MN1的栅极基于该第一目标电压的控制使得第一NMOS管MN1导通，相应的，第一检测电路21的输出端(即第一NMOS管MN1的源极)的电压将被迅速拉低，使得第一检测电路21的输出端输出低电平信号，即第一检测电路21的输出端输出具有第一预设电平的第一检测信号。

继续参考图5，第一检测电路21还可以包括：第一电容C，第一电容C一端连接第一分压节点Vdiv，另一端接地。第一电容C可以对第一分压节点Vdiv进行去噪。

可以理解的是，第一电阻R1、第二电阻R2以及第三电阻R3中的任一者均可以为单个电阻、多个电阻串联或者多个电阻并联构成。

根据前述的分析可以发现，可以根据实际的电路需求，即根据第一预设值合理选择第一电阻R1和第二电阻R2的电阻值，即合理选择R2/(R1+R2)的值，以保证第一NMOS管MN1在第一电压大于或等于第一预设值时导通。

继续参考图4，在一些实施例中，第二检测单元121可以包括：第二检测电路22，用于检测第二电压是否大于或等于第二预设值，若是，则通过输出端输出具有第二预设电平的第二检测信号；第三反相器inv3，工作在第二电压域Vdd2H，第三反相器inv3的输入端连接第二检测电路22的输出端；第四反相器inv4，工作在第二电压域Vdd2H，第四反相器inv4的输入端连接第三反相器inv3的输出端，第四反相器inv4的输出端作为第二节点nb。

可以理解的是，第四反相器inv4即为第二输出元件。

第二检测电路22可以包括：相串联的第五电阻和第六电阻，第五电阻一端接收第二电压，第五电阻的另一端以及第六电阻的一端均连接第二分压节点，第六电阻的另一端接地；第七电阻，第七电阻一端接收第一电压；第三NMOS管，第三NMOS管的栅极连接第二分压节点，漏极连接第七电阻的另一端且作为第二检测电路的输出端，源极接地。

第二检测电路22还可以包括：第二电容，第二电容一端连接第二分压节点，另一端接地。

其中，第二预设电平为低电平。有关第二检测电路22的一种具体实现方式，可以参考前述对第一检测电路21的详细说明，在此不再赘述。

第三NMOS管的栅极接收第二目标电压导通。可以根据第二预设值，合理选择第五电阻与第六电阻的电阻值，以保证第三NMOS管在第二电压大于或等于第二预设值时导通。在一些实施例中，第一预设值大于第二预设值，若第一NMOS管与第三NMOS管的沟道宽长比相同，第一目标电压等于第二目标电压，则R2/(R1+R2)的值应小于R6/(R5+R6)的值，R5为第五电阻的电阻值，R6为第六电阻的电阻值。

继续参考图4，在一些实施例中，第三检测单元131可以包括：第三检测电路23，用于检测第三电压是否大于或等于第三预设值，若是，则通过输出端输出具有第三预设电平的第三检测信号；第五反相器inv5，工作在第三电压域Vdd2L，第五反相器inv5的输入端连接第三检测电路23的输出端；第三输出元件24，工作在第二电压域Vdd2H，第三输出元件24的输入端与第五反相器inv5的输出端连接，第三输出元件24的输出端作为第三节点nc。

第三检测电路23可以包括：相串联的第七电阻和第八电阻，第七电阻一端接收第三电压，第七电阻的另一端以及第八电阻的一端均连接第三分压节点，第八电阻的另一端接地；第九电阻，第九电阻一端接收第三电压；第四NMOS管，第四NMOS管的栅极连接第三分压节点，漏极连接第九电阻的另一端且作为第三检测电路23的输出端，源极接地。

第三检测电路还包括：第三电容，所述第三电容一端连接第三分压节点，另一端接地。

其中，第三预设电平为低电平。有关第三检测电路23的一种具体实现方式，可以参考前述对第一检测电路21的详细说明，在此不再赘述。

第四NMOS管的栅极接收第三目标电压导通。可以根据第三预设值，合理选择第七电阻与第八电阻的电阻值，以保证第四NMOS管在第三电压大于或等于第三预设值时导通。在一些实施例中，第二预设值大于第三预设值，若第三NMOS管与第四NMOS管的沟道宽长比相同，第一目标电压等于第三目标电压，则R2/(R1+R2)的值应小于R8/(R7+R8)的值，R7为第七电阻的电阻值，R8为第八电阻的电阻值。

继续参考图4，在一些实施例中，第三输出元件24可以包括：第一电平转换单元214，工作在第二电压域Vdd2H，连接第五反相器inv5的输出端，并输出第三检测信号；偶数个级联的第六反相器inv6，第六反相器inv6工作在第二电压域Vdd2H，处于首级的第六反相器inv6的输入端接收第三检测信号，处于尾级的第六反相器inv6的输出端作为第三节点nc。

在一些例子中，在检测到第三电压大于或等于第三预设值期间，第三检测电路23的输出端输出具有第三预设电平的第三检测信号，第三预设电平为低电平；相应的，第五反相器inv5的输出端输出高电平；第一电平转换单元214连接第五反相器inv5的输出端，并对该高电平进行电平翻转，以重新输出具有第三预设电平的第三检测信号。偶数个级联的第六反相器inv6有利于提高第三检测信号继续传输的传输能力。若第三电压小于第三预设值，则第三检测电路23输出的第三检测信号无效，即第三检测信号为高电平信号；相应的，第五反相器inv5的输出端输出低电平；第一电平转换单元214对该低电平进行电平翻转，以输出高电平信号，即第一电平转换单元214输出无效的第三检测信号。

在另一些实施例中，第三预设电平可以为高电平，有关第一电平转换单元214、第五反相器inv5以及第六反相器inv6的工作原理在此不再赘述。

继续参考图4，第一电平转换单元214可以包括：第四电阻R4以及第二NMOS管MN2，第四电阻R4的一端接收第二电压，另一端与第二NMOS管MN2的漏极连接且作为输出第三检测信号的输出节点，第二NMOS管MN2的源极接地，第二NMOS管MN2的栅极连接第五反相器inv5的输出端。

第四电阻R4的一端工作在第二电压域Vdd2H。

继续参考图4，逻辑电路模块102包括：或非电路112，连接第一节点na、第二节点nb以及第三节点nc，且工作在第二电压域Vdd2H，并通过第五节点nd输出监测信号PorN_D；其中，第一预设电平、第二预设电平以及第三预设电平为同一电平；驱动电路122，驱动电路122提供在由第五节点nd向第四节点no传输监测信号PorN_D的传输路径。

第五节点nd为或非电路112的输出端。第一预设电平、第二预设电平以及第三预设电平为同一电平，即具有第一预设电平的第一检测信号、具有第二预设电平的第二检测信号以及具有第三预设电平的第三检测信号均为逻辑“1”或者均为逻辑“0”。

在一些例子中，第一预设电平、第二预设电平以及第三预设电平均为低电平，也就是说，具有第一预设电平的第一检测信号、具有第二预设电平的第二检测信号以及具有第三预设电平的第三检测信号均为逻辑“0”，相应的，有效状态的监测信号PorN_D为高电平信号即为逻辑“1”，无效状态的监测信号PorN_D为低电平信号即为逻辑“0”。

在另一些例子中，第一预设电平、第二预设电平以及第三预设电平也可以均为高电平，也就是说，具有第一预设电平的第一检测信号、具有第二预设电平的第二检测信号以及具有第三预设电平的第三检测信号均为逻辑“1”，相应的，有效状态的监测信号PorN_D为低电平信号即为逻辑“0”，无效状态的监测信号PorN_D为高电平信号即为逻辑“1”。

继续参考图4，在一些实施例中，或非电路112可以包括：或非门Nor，工作在第二电压域Vdd2H，或非门Nor的三个输入端分别连接第一节点na、第二节点nb以及第三节点nc；偶数个级联的第七反相器inv7，第七反相器inv7均工作在第二电压域Vdd2H，处于首级的第七反相器inv7的输入端连接或非门Nor的输出端，处于尾级的第七反相器inv7的输出端作为第五节点nd。其中，或非门Nor即为与第一节点na、第二节点nb以及第三节点nc直接连接的逻辑运算元件。

偶数个级联的第七反相器inv7可以提高监测信号PorN_D的传输能力。

一般情况下，实际要用到监测信号PorN_D的具体电路位置通常离或非电路112的第五节点nd相对较远，第四节点no可以与实际要用到监测信号PorN_D的具体电路的输出端直接连接，驱动电路122可以提高监测信号PorN_D由第五节点nd向第四节点no传输的传输能力，有利于提高监测信号PorN_D的传输速度以及传输准确性。

驱动电路122可以包括：第一驱动电路120，工作在第一电压域Vdd1，提供由第五节点nd向第六节点ne传输监测信号PorN_D的第一传输路径，第六节点ne位于第四节点no与第五节点nd之间；第二驱动电路220，工作在第二电压域Vdd2H，提供由第六节点ne向第四节点传输监测信号PorN_D的第二传输路径。

第一驱动电路120较第二驱动电路220而言距离第四节点no更远，因此，第一驱动电路120采用电压相对较大的第一电压域Vdd1，第二驱动电路220工作在电压相对较小的第二电压域Vdd2H。可以理解的是，在其他实施例中，第一驱动电路120和第二驱动电路220可以均工作在第一电压域Vdd1或者均工作在第二电压域Vdd2H。

第一驱动电路120包括：第二电平转换单元41，连接第五节点nd，且工作在第一电压域Vdd1，接收监测信号PorN_D并输出监测反相信号，监测反相信号与监测信号PorN_D互为反相信号；第八反相器inv8，工作在第一电压域Vdd1，第八反相器inv8的输入端接收监测反相信号，第八反相器inv8的输出端作为第六节点ne。

在一些例子中，监测信号PorN_D为有效状态，且有效状态的监测信号PorN_D为高电平信号；相应的，处于尾级(即最后一级)的第七反相器inv7的输出端(即第五节点nd)输出高电平；第二电平转换单元41连接处于尾级的第七反相器inv7的输出端，并对该高电平进行电平翻转，以输出低电平信号；该低电平信号传输至第八反相器inv8，第八反相器inv8的输出端(即第六节点ne)输出高电平信号，该高电平信号即为具有高电平的监测信号PorN_D即有效状态的监测信号PorN_D。若监测信号PorN_D为无效状态，且无效状态的监测信号PorN_D为低电平信号；相应的，处于尾级的第七反相器inv7的输出端输出低电平；第二电平转换单元41对该低电平进行电平翻转，以输出高电平信号；该高电平信号传输至第八反相器inv8，第八反相器inv8的输出端输出低电平信号，该低电平信号即为无效的监测信号PorN_D。

在另一些例子中，监测信号PorN_D为有效状态，且有效状态的监测信号PorN_D也可以为低电平信号，相应的，无效状态的监测信号PorN_D也可以为高电平信号，关于第七反相器inv7、第二电平转换单元41和第八反相器inv8的工作原理不再赘述。

第二电平转换单元41可以包括：第十电阻R10以及第五NMOS管MN5，第十电阻R10的一端接收第一电压，另一端与第五NMOS管MN5的漏极连接且作为第二电平转换单元41的输出端，第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极连接第五节点nd。

即第十电阻R10的一端工作在第一电压域Vdd1。

继续参考图4，在一些实施例中，第二驱动电路220可以包括：偶数个级联的第九反相器inv9，第九反相器inv9均工作在第二电压域Vdd2H，处于首级的第九反相器inv9的输入端连接第六节点ne，处于尾级的第九反相器的输出端作为第四节点no。

可以理解的是，本公开实施例中提及的“偶数”可以为2、4、6、8、10、14等任意偶数，“奇数”可以为1、3、5、7、9等任意奇数。

图7至图9为第一电压域、第二电压域、第三电压域的电压波形图与监测信号的三种不同示意图。以Vdd1＞Vdd2H＞Vdd2L为正常上电，且有效状态的监测信号PorN_D为高电平信号为例：

结合参考图7至图9，在Vdd1＞Vdd2H＞Vdd2L期间即正常上电期间，监测信号PorN_D为高电平信号；在非正常上电期间，监测信号PorN_D为低电平信号。无论第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L各自提供的电压如何变化，只有在满足Vdd1＞Vdd2H＞Vdd2L期间输出的监测信号PorN_D才为有效状态。

可见，本公开实施例提供的监测电路，通过获取监测信号PorN_D是否为有效状态，可以获知第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L分别提供的电压是否符合需求。

本公开另一实施例还提供一种存储系统，包括上述实施例提供的监测电路。图10为本公开实施例提供的存储系统的一种功能框图，图11为本公开实施例提供的存储系统中触发电路的一种电路结构示意图。以下将结合附图对本公开实施例提供的存储系统进行详细说明，需要说明的是，与前述实施例相同或相应的部分，可参考前述实施例的详细描述，以下将不做赘述。

参考图10，本公开实施例提供的存储系统包括：电源网络300，电源网络300具有第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L；上述实施例提供的监测电路301。

存储系统可以为DRAM存储系统，例如为DDR5 DRAM存储系统或者DDR4 DRAM存储系统。在其他实施例中，存储系统还可以为SRAM存储系统、SDRAM存储系统、ROM存储系统或者闪存存储系统。

存储系统还可以包括：触发电路302，响应于具有有效状态的监测信号PorN_D以生成至少一个触发信号。其中，触发电路302与监测电路300可以集成于POR(Power on Reset)模块内，POR模块输出监测信号PorN_D以及触发信号。

触发电路302可以生成与监测信号PorN_D的电平变化沿之间具有不同时间间隔的多个触发信号。其中，监测信号PorN_D的有效状态为高电平，则电平变化沿为电平上升沿；监测信号PorN_D的有效状态为低电平，则电平变化沿为电平下降沿。

参考图11，触发电路302可以包括：振荡器312，响应于具有有效状态的监测信号PorN_D进行振荡，并输出振荡信号OSC；计数器322，被配置为，对振荡信号OSC的次数进行计数获取计数值，并输出计数值B<n:0>；逻辑解码电路332，被配置为，根据计数值B<n:0>生成触发信号。

振荡器312可以为RC延迟环振荡器(RC delay based Ring oscillator)，包括：与非门AN，与非门AN的一输入端接收上电信号；级联的至少两个电阻R以及至少两个反相器inv，处于首位的电阻R与与非门AN的输出端连接，处于尾级的电阻经由一反相器inv与与非门AN的另一端连接，且相邻级的两个电阻R经由一反相器inv连接；至少两个电容C1，电容C1的一端与电阻R和反相器inv输入端的连接节点连接，另一端接地。需要说明的是，图3中仅示意出了2个电阻R、2个反相器inv以及2个电容C1，实际上，振荡器312可以包括N个电阻R、N个反相器inv以及N个电容C1，N可以为大于或等于2的任意偶数，如4、6、8等。

在另一些例子中，振荡器312也可以为LC振荡器或者石英晶体振荡器等。

计数器322通过对振荡次数进行计数的方式，获取振荡器312的振荡周期的周期数量，可以理解为，计数值B<n:0>即表征振荡周期的周期数量。计数值B<n:0>作为使能逻辑解码电路332生成触发信号的使能信号，在计数值B<n:0>到达预设值时逻辑解码电路332生成触发信号，触发信号可以为高电平信号。

可以理解的是，计数值B<n:0>表征振荡周期的周期数量，且振荡器312的单个振荡周期的时长可以被获知，相应的计数值B<n:0>也可以表征振荡时长，预设值也相应表征预设时长，计数值B<n:0>达到预设值即表明振荡时长满足预设时长，逻辑解码电路332生成触发信号。

计数器322可以为基于触发器的计数电路。在一个具体例子中，计数器322可以为8位(bit)计数器，相应计数值B<n:0>中n为7。可以理解的是，计数器322的比特位数可以根据实际需要确定，计数器322具有最大计数值，且最大计数值表征最大振荡时长，只要满足计数器322的最大计数值表征的最大振荡时长小于或等于预设值表征的预设时长即可。例如，计数器322可以为4位计数器、16位计数器或者32位计数器等。

逻辑解码电路332还可以被配置为，生成多个相较于监测信号PorN_D的电平变化沿具有不同延迟的触发信号，其中，逻辑解码电路332在生成一触发信号后，生成第一复位信号CntRst，且计数器322响应于第一复位信号CntRst对计数值B<n:0>归零，且在计数值B<n:0>归零后，计数器322重新开始计数，并在计数值B<n:0>到达预设值时产生下一个触发信号，并相应生成第一复位信号CntRst。如此循环，直至生成预设数量的触发信号。此外，在所有触发信号均生成之后，逻辑解码电路332还可以生成第二复位信号，振荡器312响应于第二复位信号停止振荡。

可以理解的是，在时间上依次产生的触发信号之间的延迟可以相同，也可以不同，即与不同触发信号相对应的预设值可以相同，也可以不同。

参考图12，图12为本公开实施例提供的存储系统中振荡信号、监测信号以及触发信号的时序图，在一些实施例中，以逻辑解码电路332生成4个触发信号作为示例，分别为第一触发信号PorN_A1、第二触发信号PorN_A2、第三触发信号PorN_A3以及第四触发信号PorN_A4，且监测信号PorN_D、第一触发信号PorN_A1、第二触发信号PorN_A2、第三触发信号PorN_A3以及第四触发信号PorN_A4之间分别具有时间延迟。

在一些实施例中，逻辑解码电路332还可以被配置为，在所有触发信号均生成之后，生成第二复位信号，且振荡器312响应于第二复位信号停止振荡，结合图11及图12，在第四触发信号PorN_A4生成之后，振荡器312停止振荡。逻辑解码电路332还可以被配置为，在所有触发信号均生成之后，锁存所有的触发信号。

触发电路302还可以被配置为，若监测信号PorN_D由有效状态变为无效状态，则将触发信号复位为低电平。

图7至图9还示意出了各触发信号的时序图。结合参考图7至图9，在正常上电状态下，生成有效的监测信号PorN_D，且还生成具有不同延迟的多个触发信号，即生成第一触发信号PorN_A1、第二触发信号PorN_A2、第三触发信号PorN_A3和第四触发信号PorN_A4。

存储系统还可以包括：模拟电路模块303；数字电路模块304；存储阵列305。存储阵列305用于进行读写操作。其中，模拟电路模块303响应于触发信号，并生成第一控制信号；数字电路模块304响应于监测信号PorN_D，并生成第二控制信号；第一控制信号以及第二控制信号均传输至存储阵列305。此外，监测信号PorN_D也可以传输至存储阵列305。

模拟电路模块303可以接收第一触发信号PorN_A1、第二触发信号PorN_A2、第三触发信号PorN_A3以及第四触发信号PorN_A4，并分别作为使能模拟电路模块303中不同电路模块的使能信号。其中的，模拟电路模块303可以工作在第一电压域Vdd1和第二电压域Vdd2H，数字电路模块304可以工作在第二电压域Vdd2H和第三电压域Vdd2L。

本公开实施例提供的存储系统，可以监测到第一电压域Vdd1、第二电压域Vdd2H以及第三电压域Vdd2L分别提供的电压是否符合需求，且在正常上电情况下进行读写操作。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种监测电路，其特征在于，包括：

电压检测模块，通过第一节点、第二节点和第三节点分别输出第一检测信号、第二检测信号和第三检测信号，被配置为，检测第一电压域提供的第一电压是否大于或等于第一预设值，若是，则所述第一检测信号具有第一预设电平；检测第二电压域提供的第二电压是否大于或等于第二预设值，若是，则所述第二检测信号具有第二预设电平；检测第三电压域提供的第三电压是否大于或等于第三预设值，若是，则所述第三检测信号具有第三预设电平；

逻辑电路模块，连接所述第一节点、所述第二节点以及所述第三节点，通过第四节点输出监测信号，被配置为，判断所述第一检测信号是否具有所述第一预设电平、所述第二检测信号是否具有所述第二预设电平且所述第三检测信号是否具有所述第三预设电平，若是，则所述监测信号为有效状态，若否，则所述监测信号为无效状态。

2.如权利要求1所述的监测电路，其特征在于，所述电压检测模块具有直接向所述逻辑电路模块输出所述第一检测信号的第一输出元件，具有直接向所述逻辑电路模块输出所述第二检测信号的第二输出元件，具有直接向所述逻辑电路模块输出所述第三检测信号的第三输出元件；所述第一输出元件、所述第二输出元件以及所述第三输出元件均工作在所述第二电压域；

所述逻辑电路模块包括直接与所述第一节点、所述第二节点以及所述第三节点连接的逻辑运算元件，且所述逻辑运算元件工作在所述第二电压域；

所述第一预设值大于所述第二预设值；所述第二预设值大于所述第三预设值。

3.如权利要求1所述的监测电路，其特征在于，所述电压检测模块包括：

第一检测单元，输出端为所述第一节点，被配置为，检测所述第一电压是否大于或等于所述第一预设值；

第二检测单元，输出端为所述第二节点，被配置为，检测所述第二电压是否大于或等于所述第二预设值；

第三检测单元，输出端为所述第三节点，被配置为，检测所述第三电压是否大于或等于所述第三预设值。

4.如权利要求3所述的监测电路，其特征在于，所述第一检测单元包括：

第一检测电路，用于检测所述第一电压是否大于或等于所述第一预设值，若是，则通过输出端输出具有所述第一预设电平的所述第一检测信号；

第一反相器，工作在所述第一电压域，所述第一反相器的输入端连接所述第一检测电路的输出端；

第二反相器，工作在所述第二电压域，所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器的输出端作为所述第一节点。

5.如权利要求4所述的监测电路，其特征在于，所述第一检测电路包括：

相串联的第一电阻和第二电阻，所述第一电阻一端接收所述第一电压，所述第一电阻的另一端以及所述第二电阻的一端均连接第一分压节点，所述第二电阻的另一端接地；

第三电阻，所述第三电阻一端接收所述第一电压；

第一NMOS管，所述第一NMOS管的栅极连接所述第一分压节点，漏极连接所述第三电阻的另一端并作为所述第一检测电路的输出端，源极接地。

6.如权利要求5所述的监测电路，其特征在于，所述第一检测电路还包括：第一电容，所述第一电容一端连接所述第一分压节点，另一端接地。

7.如权利要求3所述的监测电路，其特征在于，所述第二检测单元包括：

第二检测电路，用于检测所述第二电压是否大于或等于所述第二预设值，若是，则通过输出端输出具有所述第二预设电平的所述第二检测信号；

第三反相器，工作在所述第二电压域，所述第三反相器的输入端连接所述第二检测电路的输出端；

第四反相器，工作在所述第二电压域，所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端作为所述第二节点。

8.如权利要求3所述的监测电路，其特征在于，所述第三检测单元包括：

第三检测电路，用于检测所述第三电压是否大于或等于所述第三预设值，若是，则通过输出端输出具有所述第三预设电平的所述第三检测信号；

第五反相器，工作在所述第三电压域，所述第五反相器的输入端连接所述第三检测电路的输出端；

第三输出元件，工作在所述第二电压域，所述第三输出元件的输入端与所述第五反相器的输出端连接，所述第三输出元件的输出端作为所述第三节点。

9.如权利要求8所述的监测电路，其特征在于，所述第三输出元件包括：

第一电平转换单元，工作在第二电压域，连接所述第五反相器的输出端，并输出所述第三检测信号；

偶数个级联的第六反相器，所述第六反相器工作在所述第二电压域，处于首级的所述第六反相器的输入端接收所述第三检测信号，处于尾级的所述第六反相器的输出端作为所述第三节点。

10.如权利要求9所述的监测电路，其特征在于，所述第一电平转换单元包括：

第四电阻以及第二NMOS管，所述第四电阻的一端接收所述第二电压，另一端与所述第二NMOS管的漏极连接且作为输出所述第三检测信号的输出节点，所述第二NMOS管的源极接地，所述第二NMOS管的栅极连接所述第五反相器的输出端。

11.如权利要求1所述的监测电路，其特征在于，所述逻辑电路模块包括：

或非电路，连接所述第一节点、所述第二节点以及所述第三节点，且工作在所述第二电压域，并通过第五节点输出所述监测信号；其中，所述第一预设电平、所述第二预设电平以及所述第三预设电平为同一电平；

驱动电路，所述驱动电路提供在由所述第五节点向所述第四节点传输所述监测信号的传输路径。

12.如权利要求11所述的监测电路，其特征在于，所述驱动电路包括：

第一驱动电路，工作在所述第一电压域，提供由所述第五节点向第六节点传输所述监测信号的第一传输路径，所述第六节点位于所述第四节点与所述第五节点之间；

第二驱动电路，工作在所述第二电压域，提供由所述第六节点向所述第四节点传输所述监测信号的第二传输路径。

13.如权利要求12所述的监测电路，其特征在于，所述第一驱动电路包括：

第二电平转换单元，连接所述第五节点，且工作在所述第一电压域，接收所述监测信号并输出监测反相信号，所述监测反相信号与所述监测信号互为反相信号；

第八反相器，工作在所述第一电压域，所述第八反相器的输入端接收所述监测反相信号，所述第八反相器的输出端作为所述第六节点。

14.如权利要求12所述的监测电路，其特征在于，所述第二驱动电路包括：

偶数个级联的第九反相器，所述第九反相器均工作在所述第二电压域，处于首级的所述第九反相器的输入端连接所述第六节点，处于尾级的所述第九反相器的输出端作为所述第四节点。

15.一种存储系统，其特征在于，包括：

电源网络，所述电源网络具有所述第一电压域、所述第二电压域以及所述第三电压域；

如权利要求1-14任一项所述的监测电路。