TW202410030A - 監測電路以及存儲系統 - Google Patents

Abstract

本發明實施例提供一種監測電路以及存儲系統，監測電路包括：電壓檢測模組，被配置為，檢測第一電壓域提供的第一電壓是否大於或等於第一預設值，若是，則第一檢測訊號具有第一預設電平；檢測第二電壓域提供的第二電壓是否大於或等於第二預設值，若是，則第二檢測訊號具有第二預設電平；檢測第三電壓域提供的第三電壓是否大於或等於第三預設值，若是，則第三檢測訊號具有第三預設電平；邏輯電路模組，透過第四節點輸出監測訊號，被配置為，判斷第一檢測訊號是否具有第一預設電平、第二檢測訊號是否具有第二預設電平且第三檢測訊號是否具有第三預設電平，若是，則監測訊號為有效狀態。本發明實施例至少有利於監測是否正常上電。

Description

監測電路以及存儲系統

本發明實施例涉及半導體技術領域，特別涉及一種監測電路以及存儲系統。

用於存儲資料的存儲系統可被分為易失性記憶體裝置和非易失性記憶體裝置。諸如動態隨機存取記憶體(DRAM)裝置的易失性記憶體裝置透過為記憶體單元中的電容器充電或放電來存儲資料，並且當斷電時丟失存儲的資料。諸如閃速記憶體裝置的非易失性記憶體裝置即使當斷電時也保持存儲的資料。易失性記憶體裝置廣泛用作各種設備的主記憶體，而非易失性記憶體裝置廣泛用於在例如電腦、移動裝置等的各種電子裝置中存儲程式碼和/或資料。

存儲系統通常工作在多個電壓域（domain），不同電壓域提供的電壓各不相同。當不同電壓域提供的電壓均符合需求時，存儲系統處於正常上電狀態，在此期間進行的讀寫操作準確性高；當不同電壓域提供的電壓不符合需求時，存儲系統處於非正常上電狀態，會影響存儲系統進行正常的讀寫。因此，監測各電壓域提供的電壓是否符合需求，對於改善存儲系統的讀寫性能非常重要。

本發明實施例提供一種監測電路以及存儲系統，至少有利於監測第一電壓域、第二電壓域以及第三電壓域是否為正常上電。

根據本發明一些實施例，本發明實施例一方面提供一種監測電路，包括：電壓檢測模組，透過第一節點、第二節點和第三節點分別輸出第一檢測訊號、第二檢測訊號和第三檢測訊號，被配置為，檢測第一電壓域提供的第一電壓是否大於或等於第一預設值，若是，則所述第一檢測訊號具有第一預設電平；檢測第二電壓域提供的第二電壓是否大於或等於第二預設值，若是，則所述第二檢測訊號具有第二預設電平；檢測第三電壓域提供的第三電壓是否大於或等於第三預設值，若是，則所述第三檢測訊號具有第三預設電平；邏輯電路模組，連接所述第一節點、所述第二節點以及所述第三節點，透過第四節點輸出監測訊號，被配置為，判斷所述第一檢測訊號是否具有所述第一預設電平、所述第二檢測訊號是否具有所述第二預設電平且所述第三檢測訊號是否具有所述第三預設電平，若是，則所述監測訊號為有效狀態，若否，則所述監測訊號為無效狀態。

在一些實施例中，所述電壓檢測模組具有直接向所述邏輯電路模組輸出所述第一檢測訊號的第一輸出元件，具有直接向所述邏輯電路模組輸出所述第二檢測訊號的第二輸出元件，具有直接向所述邏輯電路模組輸出所述第三檢測訊號的第三輸出元件；所述第一輸出元件、所述第二輸出元件以及所述第三輸出元件均工作在所述第二電壓域；所述邏輯電路模組包括直接與所述第一節點、所述第二節點以及所述第三節點連接的邏輯運算元件，且所述邏輯運算元件工作在所述第二電壓域；所述第一預設值大於所述第二預設值；所述第二預設值大於所述第三預設值。

在一些實施例中，所述電壓檢測模組包括：第一檢測單元，輸出端為所述第一節點，被配置為，檢測所述第一電壓是否大於或等於所述第一預設值；第二檢測單元，輸出端為所述第二節點，被配置為，檢測所述第二電壓是否大於或等於所述第二預設值；第三檢測單元，輸出端為所述第三節點，被配置為，檢測所述第三電壓是否大於或等於所述第三預設值。

在一些實施例中，所述第一檢測單元包括：第一檢測電路，用於檢測所述第一電壓是否大於或等於所述第一預設值，若是，則透過輸出端輸出具有所述第一預設電平的所述第一檢測訊號；第一反相器，工作在所述第一電壓域，所述第一反相器的輸入端連接所述第一檢測電路的輸出端；第二反相器，工作在所述第二電壓域，所述第二反相器的輸入端連接所述第一反相器的輸出端，所述第二反相器的輸出端作為所述第一節點。

在一些實施例中，所述第一檢測電路包括：相串聯的第一電阻和第二電阻，所述第一電阻一端接收所述第一電壓，所述第一電阻的另一端以及所述第二電阻的一端均連接第一分壓節點，所述第二電阻的另一端接地；第三電阻，所述第三電阻一端接收所述第一電壓；第一NMOS管，所述第一NMOS管的柵極連接所述第一分壓節點，漏極連接所述第三電阻的另一端並作為所述第一檢測電路的輸出端，源極接地。

在一些實施例中，所述第二檢測單元包括：第二檢測電路，用於檢測所述第二電壓是否大於或等於所述第二預設值，若是，則透過輸出端輸出具有所述第二預設電平的所述第二檢測訊號；第三反相器，工作在所述第二電壓域，所述第三反相器的輸入端連接所述第二檢測電路的輸出端；第四反相器，工作在所述第二電壓域，所述第四反相器的輸入端連接所述第三反相器的輸出端，所述第四反相器的輸出端作為所述第二節點。

在一些實施例中，所述第三檢測單元包括：第三檢測電路，用於檢測所述第三電壓是否大於或等於所述第三預設值，若是，則透過輸出端輸出具有所述第三預設電平的所述第三檢測訊號；第五反相器，工作在所述第三電壓域，所述第五反相器的輸入端連接所述第三檢測電路的輸出端；第三輸出元件，工作在所述第二電壓域，所述第三輸出元件的輸入端與所述第五反相器的輸出端連接，所述第三輸出元件的輸出端作為所述第三節點。

在一些實施例中，所述邏輯電路模組包括：或非電路，連接所述第一節點、所述第二節點以及所述第三節點，且工作在所述第二電壓域，並透過第五節點輸出所述監測訊號；其中，所述第一預設電平、所述第二預設電平以及所述第三預設電平為同一電平；驅動電路，所述驅動電路提供在由所述第五節點向所述第四節點傳輸所述監測訊號的傳輸路徑。

在一些實施例中，所述驅動電路包括：第一驅動電路，工作在所述第一電壓域，提供由所述第五節點向第六節點傳輸所述監測訊號的第一傳輸路徑，所述第六節點位於所述第四節點與所述第五節點之間；第二驅動電路，工作在所述第二電壓域，提供由所述第六節點向所述第四節點傳輸所述監測訊號的第二傳輸路徑。

根據本發明另一些實施例，本發明實施例另一方面提供一種存儲系統，包括：電源網路，所述電源網路具有所述第一電壓域、所述第二電壓域以及所述第三電壓域；上述任意實施例提供的監測電路。

本發明實施例提供的技術方案至少具有以下優點：

本發明實施例提供的監測電路的技術方案中，第一檢測訊號用於表示第一電壓域提供的第一電壓是否符合需求，若第一電壓大於或等於第一預設值，則第一檢測訊號符合需求。第二檢測訊號用於表示第二電壓域提供的第二電壓是否符合需求，若第二電壓大於或等於第二預設值，則第二檢測訊號符合需求。第三檢測訊號用於表示第三電壓域提供的第三電壓是否符合需求，若第三電壓大於或等於第三預設值，則第三檢測訊號符合需求。在第一檢測訊號、第二檢測訊號以及第三檢測訊號均符合需求的條件下，生成有效狀態的監測訊號。透過監測訊號是否為有效狀態，可以獲知第一電壓域、第二電壓域以及第三電壓域分別提供的第一電壓、第二電壓和第三電壓是否符合需求。

圖1為本發明實施例提供的監測電路的一種功能框圖。

參考圖1，本發明實施例提供的監測電路包括：電壓檢測模組101，透過第一節點na、第二節點nb和第三節點nc分別輸出第一檢測訊號、第二檢測訊號和第三檢測訊號，被配置為，檢測第一電壓域Vdd1提供的第一電壓是否大於或等於第一預設值，若是，則第一檢測訊號具有第一預設電平；檢測第二電壓域Vdd2H提供的第二電壓是否大於或等於第二預設值，若是，則第二檢測訊號具有第二預設電平；檢測第三電壓域Vdd2L提供的第三電壓是否大於或等於第三預設值，若是，則第三檢測訊號具有第三預設電平；邏輯電路模組102，連接第一節點na、第二節點nb以及第三節點nc，透過第四節點no輸出監測訊號PorN_D，被配置為，判斷第一檢測訊號是否具有第一預設電平、第二檢測訊號是否具有第二預設電平且第三檢測訊號是否具有第三預設電平，若是，則監測訊號PorN_D為有效狀態，若否，則監測訊號PorN_D為無效狀態。

監測電路可應用於存儲系統中，用於監測向存儲系統的存儲陣列供電的第一電壓域Vdd1、第二電壓域Vdd2H和第三電壓域Vdd2L是否滿足存儲陣列的供電需求。本發明實施例中，透過監測訊號PorN_D是否為有效狀態，可以獲知第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L分別提供的第一電壓、第二電壓和第三電壓是否符合需求。第一檢測訊號用於表示第一電壓域Vdd1提供的第一電壓是否符合需求，若第一電壓大於或等於第一預設值，則第一檢測訊號符合需求。第二檢測訊號用於表示第二電壓域Vdd2H提供的第二電壓是否符合需求，若第二電壓大於或等於第二預設值，則第二檢測訊號符合需求。第三檢測訊號用於表示第三電壓域Vdd2L提供的第三電壓是否符合需求，若第三電壓大於或等於第三預設值，則第三檢測訊號符合需求。在第一檢測訊號、第二檢測訊號以及第三檢測訊號均符合需求的條件下，生成有效狀態的監測訊號PorN_D。因此，本發明實施例中透過獲取監測訊號PorN_D是有效狀態還是無效狀態，便可獲知第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L各自提供的電壓是否符合需求，以便於採用符合需求的第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L向存儲系統中的存儲陣列供電，進而保證存儲陣列進行正確的讀寫操作。

可以理解的是，第一預設值、第二預設值以及第三預設值之間的大小關係，可以根據實際對第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L的需求進行合理設置。具體如下：

在一個例子中，Vdd1＞Vdd2H＞Vdd2L，此為正常上電狀態（即第一電壓域、第二電壓域以及第三電壓域均符合需求）；Vdd2H＞Vdd1，此為非正常上電狀態（即第一電壓域和第二電壓域不符合需求）；Vdd2L＞Vdd2H，此為非正常上電狀態（即第二電壓域和第三電壓域不符合要求）。相應的，第一預設值大於第二預設值，第二預設值大於第三預設值。

在另一個例子中，Vdd2H＞Vdd2L＞Vdd1，此為正常上電狀態；Vdd2L＞Vdd2H，此為非正常上電狀態；Vdd1＞Vdd2H，此為非正常上電狀態。相應的，第二預設值大於第三預設值，第三預設值大於第一預設值。

在又一個例子中，Vdd2H＞Vdd1＞Vdd2L，此為正常上電狀態（即第一電壓域、第二電壓域以及第三電壓域均符合需求）；Vdd2L＞Vdd2H，此為非正常上電狀態；Vdd1＞Vdd2H，此為非正常上電狀態。相應的，第二預設值大於第一預設值，第一預設值大於第三預設值。

可以理解的是，上述關係式中，Vdd1實際指第一電壓的電壓值，Vdd2H實際指第二電壓的電壓值，Vdd2L實際指第三電壓的電壓值。在一些實施例中，Vdd1＞Vdd2H＞Vdd2L，為LPDDR5 DRAM存儲系統常用的一種電源需求。

圖2為本發明實施例提供的監測電路的另一種功能框圖。參考圖2，在一些實施例中，電壓檢測模組101可以具有直接向邏輯電路模組102輸出第一檢測訊號的第一輸出元件11，具有直接向邏輯電路模組102輸出第二檢測訊號的第二輸出元件12，具有直接向邏輯電路模組102輸出第三檢測訊號的第三輸出元件13；第一輸出元件11、第二輸出元件12以及第三輸出元件13均工作在第二電壓域Vdd2H；邏輯電路模組102包括直接與第一節點na、第二節點nb以及第三節點nc連接的邏輯運算元件14，且邏輯運算元件14工作在第二電壓域Vdd2H；第一預設值大於第二預設值；第二預設值大於第三預設值。

第一輸出元件11的輸出端即為第一節點na，第二輸出元件12的輸出端即為第二節點nb，第三輸出元件13的輸出端即為第三節點nc；邏輯運算元件14與第一輸出元件11、第二輸出元件12以及第三輸出元件13直接連接，且四者均工作在第二電壓域Vdd2H。需要說明的是，雖然第一輸出元件11、第二輸出元件12以及第三輸出元件13在圖示中均與電壓域直接連接，但並不表示輸出元件直接將電壓域的輸入電壓直接輸出，輸出元件與相應待檢測的電壓域（或者說輸入電壓）之間還有其他檢測單元，或者說輸出元件屬於對應的檢測單元的一部分，只不過在此進行了省略。

圖3為本發明實施例提供的監測電路的又一種功能框圖，參考圖3，在一些實施例中，電壓檢測模組101可以包括：第一檢測單元111，輸出端為第一節點na，被配置為，檢測第一電壓是否大於或等於第一預設值；第二檢測單元121，輸出端為第二節點nb，被配置為，檢測第二電壓是否大於或等於第二預設值；第三檢測單元131，輸出端為第三節點nc，被配置為，檢測第三電壓是否大於或等於第三預設值。

若第一電壓大於或等於第一預設值，則第一檢測單元111輸出具有第一預設電平的第一檢測訊號，定義具有第一預設電平的第一檢測訊號有效；若第一電壓小於第一預設值，則第一檢測單元111輸出無效的第一檢測訊號，即此時第一檢測訊號的電平並非為第一預設電平。其中，第一檢測單元111可以具有輸出端為第一節點的第一輸出元件，也就是說，第一檢測單元111中包括與邏輯電路模組102直接連接的第一輸出元件，且第一輸出元件工作在第二電壓域Vdd2H。

若第二電壓大於或等於第二預設值，則第二檢測單元121輸出具有第二預設電平的第二檢測訊號，定義具有第二預設電平的第二檢測訊號有效；若第二電壓小於第二預設值，則第二檢測單元121輸出無效的第二檢測訊號，即此時第二檢測訊號的電平並非為第二預設電平。其中，第二檢測單元121可以具有輸出端為第二節點的第二輸出元件，也就是說，第二檢測單元121中包括與邏輯電路模組102直接連接的第二輸出元件，且第二輸出元件工作在第二電壓域Vdd2H。

若第三電壓大於或等於第三預設值，則第三檢測單元131輸出具有第三預設電平的第三檢測訊號，定義具有第三預設電平的第三檢測訊號有效；若第三電壓小於第三預設值，則第三檢測單元131輸出無效的第三檢測訊號，即此時第三檢測訊號的電平並非為第三預設電平。其中，第三檢測單元131可以具有輸出端為第三節點的第三輸出元件，也就是說，第三檢測單元131中包括與邏輯電路模組102直接連接的第三輸出元件，且第三輸出元件工作在第二電壓域Vdd2H。

在一些實施例中，第一預設電平、第二預設電平以及第三預設電平可以均為低電平，也就說，有效的第一檢測訊號、有效的第二檢測訊號以及有效的第三檢測訊號均為低電平訊號即為邏輯“0”。在另一些實施例中，第一預設電平、第二預設電平以及第三預設電平也可以均為高電平，也就是說，有效的第一檢測訊號、有效的第二檢測訊號以及有效的第三檢測訊號均為高電平訊號即為邏輯“1”。可以理解的是，根據第一檢測單元、第二檢測單元以及第三檢測單元的實際電路設計，第一預設電平、第二預設電平以及第三預設電平可以均為低電平或者高電平中的一者。

圖4為本發明實施例提供的監測電路的一種電路結構示意圖，參考圖4，在一些實施例中，第一檢測單元111可以包括：第一檢測電路21，用於檢測第一電壓是否大於或等於第一預設值，若是，則透過輸出端輸出具有第一預設電平的第一檢測訊號；第一反相器inv1，工作在第一電壓域Vdd1，第一反相器inv1的輸入端連接第一檢測電路21的輸出端；第二反相器inv2，工作在第二電壓域Vdd2H，第二反相器inv2的輸入端連接第一反相器inv1的輸出端，第二反相器inv2的輸出端作為第一節點na。

可以理解的是，第二反相器inv2即為第一輸出元件。

圖5為本發明實施例提供的監測電路中第一檢測電路的一種電路結構示意圖，參考圖5，第一檢測電路21包括：相串聯的第一電阻R1和第二電阻R2，第一電阻R1一端接收第一電壓，第一電阻R1的另一端以及第二電阻R2的一端均連接第一分壓節點Vdiv，第二電阻R2的另一端接地；第三電阻R3，第三電阻R3一端接收第一電壓，即第三電阻R3一端工作在第一電壓域Vdd1；第一NMOS管MN1，第一NMOS管MN1的柵極連接第一分壓節點Vdiv，漏極連接第三電阻R3的另一端並作為第一檢測電路21的輸出端，源極接地。

圖6為圖5中第一電壓（Vin）、第一分壓節點（Vdiv）以及第一檢測電路的輸出端（OUT）的訊號波形圖。結合參考圖5及圖6，第一預設電平為低電平，第一檢測電路21的工作原理如下：

第一電阻R1和第二電阻R2起到分壓的作用，調節第一分壓節點Vdiv的電壓。具體地，第一電壓為Vin，則在第一NMOS管MN1導通之前，第一分壓節點Vdiv=R2×Vin/（R1+R2），第一檢測電路21的輸出端的電壓由第三電阻R3上拉至與第一電壓Vin相當。第一電壓Vin逐漸增加，第一分壓節點Vdiv的電壓隨之增加，在第一分壓節點Vdiv增加至第一目標電壓後，第一NMOS管MN1的柵極基於該第一目標電壓的控制使得第一NMOS管MN1導通，相應的，第一檢測電路21的輸出端（即第一NMOS管MN1的源極）的電壓將被迅速拉低，使得第一檢測電路21的輸出端輸出低電平訊號，即第一檢測電路21的輸出端輸出具有第一預設電平的第一檢測訊號。

繼續參考圖5，第一檢測電路21還可以包括：第一電容C，第一電容C一端連接第一分壓節點Vdiv，另一端接地。第一電容C可以對第一分壓節點Vdiv進行去噪。

可以理解的是，第一電阻R1、第二電阻R2以及第三電阻R3中的任一者均可以為單個電阻、多個電阻串聯或者多個電阻並聯構成。

根據前述的分析可以發現，可以根據實際的電路需求，即根據第一預設值合理選擇第一電阻R1和第二電阻R2的電阻值，即合理選擇R2/（R1+R2）的值，以保證第一NMOS管MN1在第一電壓大於或等於第一預設值時導通。

繼續參考圖4，在一些實施例中，第二檢測單元121可以包括：第二檢測電路22，用於檢測第二電壓是否大於或等於第二預設值，若是，則透過輸出端輸出具有第二預設電平的第二檢測訊號；第三反相器inv3，工作在第二電壓域Vdd2H，第三反相器inv3的輸入端連接第二檢測電路22的輸出端；第四反相器inv4，工作在第二電壓域Vdd2H，第四反相器inv4的輸入端連接第三反相器inv3的輸出端，第四反相器inv4的輸出端作為第二節點nb。

可以理解的是，第四反相器inv4即為第二輸出元件。

第二檢測電路22可以包括：相串聯的第五電阻和第六電阻，第五電阻一端接收第二電壓，第五電阻的另一端以及第六電阻的一端均連接第二分壓節點，第六電阻的另一端接地；第七電阻，第七電阻一端接收第一電壓；第三NMOS管，第三NMOS管的柵極連接第二分壓節點，漏極連接第七電阻的另一端且作為第二檢測電路的輸出端，源極接地。

第二檢測電路22還可以包括：第二電容，第二電容一端連接第二分壓節點，另一端接地。

其中，第二預設電平為低電平。有關第二檢測電路22的一種具體實現方式，可以參考前述對第一檢測電路21的詳細說明，在此不再贅述。

第三NMOS管的柵極接收第二目標電壓導通。可以根據第二預設值，合理選擇第五電阻與第六電阻的電阻值，以保證第三NMOS管在第二電壓大於或等於第二預設值時導通。在一些實施例中，第一預設值大於第二預設值，若第一NMOS管與第三NMOS管的溝道寬長比相同，第一目標電壓等於第二目標電壓，則R2/（R1+R2）的值應小於R6/（R5+R6）的值，R5為第五電阻的電阻值，R6為第六電阻的電阻值。

繼續參考圖4，在一些實施例中，第三檢測單元131可以包括：第三檢測電路23，用於檢測第三電壓是否大於或等於第三預設值，若是，則透過輸出端輸出具有第三預設電平的第三檢測訊號；第五反相器inv5，工作在第三電壓域Vdd2L，第五反相器inv5的輸入端連接第三檢測電路23的輸出端；第三輸出元件24，工作在第二電壓域Vdd2H，第三輸出元件24的輸入端與第五反相器inv5的輸出端連接，第三輸出元件24的輸出端作為第三節點nc。

第三檢測電路23可以包括：相串聯的第七電阻和第八電阻，第七電阻一端接收第三電壓，第七電阻的另一端以及第八電阻的一端均連接第三分壓節點，第八電阻的另一端接地；第九電阻，第九電阻一端接收第三電壓；第四NMOS管，第四NMOS管的柵極連接第三分壓節點，漏極連接第九電阻的另一端且作為第三檢測電路23的輸出端，源極接地。

第三檢測電路還包括：第三電容，所述第三電容一端連接第三分壓節點，另一端接地。

其中，第三預設電平為低電平。有關第三檢測電路23的一種具體實現方式，可以參考前述對第一檢測電路21的詳細說明，在此不再贅述。

第四NMOS管的柵極接收第三目標電壓導通。可以根據第三預設值，合理選擇第七電阻與第八電阻的電阻值，以保證第四NMOS管在第三電壓大於或等於第三預設值時導通。在一些實施例中，第二預設值大於第三預設值，若第三NMOS管與第四NMOS管的溝道寬長比相同，第一目標電壓等於第三目標電壓，則R2/（R1+R2）的值應小於R8/（R7+R8）的值，R7為第七電阻的電阻值，R8為第八電阻的電阻值。

繼續參考圖4，在一些實施例中，第三輸出元件24可以包括：第一電平轉換單元214，工作在第二電壓域Vdd2H，連接第五反相器inv5的輸出端，並輸出第三檢測訊號；偶數個級聯的第六反相器inv6，第六反相器inv6工作在第二電壓域Vdd2H，處於首級的第六反相器inv6的輸入端接收第三檢測訊號，處於尾級的第六反相器inv6的輸出端作為第三節點nc。

在一些例子中，在檢測到第三電壓大於或等於第三預設值期間，第三檢測電路23的輸出端輸出具有第三預設電平的第三檢測訊號，第三預設電平為低電平；相應的，第五反相器inv5的輸出端輸出高電平；第一電平轉換單元214連接第五反相器inv5的輸出端，並對該高電平進行電平翻轉，以重新輸出具有第三預設電平的第三檢測訊號。偶數個級聯的第六反相器inv6有利於提高第三檢測訊號繼續傳輸的傳輸能力。若第三電壓小於第三預設值，則第三檢測電路23輸出的第三檢測訊號無效，即第三檢測訊號為高電平訊號；相應的，第五反相器inv5的輸出端輸出低電平；第一電平轉換單元214對該低電平進行電平翻轉，以輸出高電平訊號，即第一電平轉換單元214輸出無效的第三檢測訊號。

在另一些實施例中，第三預設電平可以為高電平，有關第一電平轉換單元214、第五反相器inv5以及第六反相器inv6的工作原理在此不再贅述。

繼續參考圖4，第一電平轉換單元214可以包括：第四電阻R4以及第二NMOS管MN2，第四電阻R4的一端接收第二電壓，另一端與第二NMOS管MN2的漏極連接且作為輸出第三檢測訊號的輸出節點，第二NMOS管MN2的源極接地，第二NMOS管MN2的柵極連接第五反相器inv5的輸出端。

第四電阻R4的一端工作在第二電壓域Vdd2H。

繼續參考圖4，邏輯電路模組102包括：或非電路112，連接第一節點na、第二節點nb以及第三節點nc，且工作在第二電壓域Vdd2H，並透過第五節點nd輸出監測訊號PorN_D；其中，第一預設電平、第二預設電平以及第三預設電平為同一電平；驅動電路122，驅動電路122提供在由第五節點nd向第四節點no傳輸監測訊號PorN_D的傳輸路徑。

第五節點nd為或非電路112的輸出端。第一預設電平、第二預設電平以及第三預設電平為同一電平，即具有第一預設電平的第一檢測訊號、具  有第二預設電平的第二檢測訊號以及具有第三預設電平的第三檢測訊號均為邏輯“1”或者均為邏輯“0”。

在一些例子中，第一預設電平、第二預設電平以及第三預設電平均為低電平，也就是說，具有第一預設電平的第一檢測訊號、具有第二預設電平的第二檢測訊號以及具有第三預設電平的第三檢測訊號均為邏輯“0”，相應的，有效狀態的監測訊號PorN_D為高電平訊號即為邏輯“1”，無效狀態的監測訊號PorN_D為低電平訊號即為邏輯“0”。

在另一些例子中，第一預設電平、第二預設電平以及第三預設電平也可以均為高電平，也就是說，具有第一預設電平的第一檢測訊號、具有第二預設電平的第二檢測訊號以及具有第三預設電平的第三檢測訊號均為邏輯“1”，相應的，有效狀態的監測訊號PorN_D為低電平訊號即為邏輯“0”，無效狀態的監測訊號PorN_D為高電平訊號即為邏輯“1”。

繼續參考圖4，在一些實施例中，或非電路112可以包括：反或閘Nor，工作在第二電壓域Vdd2H，反或閘Nor的三個輸入端分別連接第一節點na、第二節點nb以及第三節點nc；偶數個級聯的第七反相器inv7，第七反相器inv7均工作在第二電壓域Vdd2H，處於首級的第七反相器inv7的輸入端連接反或閘Nor的輸出端，處於尾級的第七反相器inv7的輸出端作為第五節點nd。其中，反或閘Nor即為與第一節點na、第二節點nb以及第三節點nc直接連接的邏輯運算元件。

偶數個級聯的第七反相器inv7可以提高監測訊號PorN_D的傳輸能力。

一般情況下，實際要用到監測訊號PorN_D的具體電路位置通常離或非電路112的第五節點nd相對較遠，第四節點no可以與實際要用到監測訊號PorN_D的具體電路的輸出端直接連接，驅動電路122可以提高監測訊號PorN_D由第五節點nd向第四節點no傳輸的傳輸能力，有利於提高監測訊號PorN_D的傳送速率以及傳輸準確性。

驅動電路122可以包括：第一驅動電路120，工作在第一電壓域Vdd1，提供由第五節點nd向第六節點ne傳輸監測訊號PorN_D的第一傳輸路徑，第六節點ne位於第四節點no與第五節點nd之間；第二驅動電路220，工作在第二電壓域Vdd2H，提供由第六節點ne向第四節點傳輸監測訊號PorN_D的第二傳輸路徑。

第一驅動電路120較第二驅動電路220而言距離第四節點no更遠，因此，第一驅動電路120採用電壓相對較大的第一電壓域Vdd1，第二驅動電路220工作在電壓相對較小的第二電壓域Vdd2H。可以理解的是，在其他實施例中，第一驅動電路120和第二驅動電路220可以均工作在第一電壓域Vdd1或者均工作在第二電壓域Vdd2H。

第一驅動電路120包括：第二電平轉換單元41，連接第五節點nd，且工作在第一電壓域Vdd1，接收監測訊號PorN_D並輸出監測反相訊號，監測反相訊號與監測訊號PorN_D互為反相訊號；第八反相器inv8，工作在第一電壓域Vdd1，第八反相器inv8的輸入端接收監測反相訊號，第八反相器inv8的輸出端作為第六節點ne。

在一些例子中，監測訊號PorN_D為有效狀態，且有效狀態的監測訊號PorN_D為高電平訊號；相應的，處於尾級（即最後一級）的第七反相器inv7的輸出端（即第五節點nd）輸出高電平；第二電平轉換單元41連接處於尾級的第七反相器inv7的輸出端，並對該高電平進行電平翻轉，以輸出低電平訊號；該低電平訊號傳輸至第八反相器inv8，第八反相器inv8的輸出端（即第六節點ne）輸出高電平訊號，該高電平訊號即為具有高電平的監測訊號PorN_D即有效狀態的監測訊號PorN_D。若監測訊號PorN_D為無效狀態，且無效狀態的監測訊號PorN_D為低電平訊號；相應的，處於尾級的第七反相器inv7的輸出端輸出低電平；第二電平轉換單元41對該低電平進行電平翻轉，以輸出高電平訊號；該高電平訊號傳輸至第八反相器inv8，第八反相器inv8的輸出端輸出低電平訊號，該低電平訊號即為無效的監測訊號PorN_D。

在另一些例子中，監測訊號PorN_D為有效狀態，且有效狀態的監測訊號PorN_D也可以為低電平訊號，相應的，無效狀態的監測訊號PorN_D也可以為高電平訊號，關於第七反相器inv7、第二電平轉換單元41和第八反相器inv8的工作原理不再贅述。

第二電平轉換單元41可以包括：第十電阻R10以及第五NMOS管MN5，第十電阻R10的一端接收第一電壓，另一端與第五NMOS管MN5的漏極連接且作為第二電平轉換單元41的輸出端，第五NMOS管MN5的源極接地，第五NMOS管MN5的柵極連接第五節點nd。

即第十電阻R10的一端工作在第一電壓域Vdd1。

繼續參考圖4，在一些實施例中，第二驅動電路220可以包括：偶數個級聯的第九反相器inv9，第九反相器inv9均工作在第二電壓域Vdd2H，處於首級的第九反相器inv9的輸入端連接第六節點ne，處於尾級的第九反相器的輸出端作為第四節點no。

可以理解的是，本發明實施例中提及的“偶數”可以為2、4、6、8、10、14等任意偶數，“奇數”可以為1、3、5、7、9等任意奇數。

圖7至圖9為第一電壓域、第二電壓域、第三電壓域的電壓波形圖與監測訊號的三種不同示意圖。以Vdd1＞Vdd2H＞Vdd2L為正常上電，且有效狀態的監測訊號PorN_D為高電平訊號為例：

結合參考圖7至圖9，在Vdd1＞Vdd2H＞Vdd2L期間即正常上電期間，監測訊號PorN_D為高電平訊號；在非正常上電期間，監測訊號PorN_D為低電平訊號。無論第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L各自提供的電壓如何變化，只有在滿足Vdd1＞Vdd2H＞Vdd2L期間輸出的監測訊號PorN_D才為有效狀態。

可見，本發明實施例提供的監測電路，透過獲取監測訊號PorN_D是否為有效狀態，可以獲知第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L分別提供的電壓是否符合需求。

本發明另一實施例還提供一種存儲系統，包括上述實施例提供的監測電路。圖10為本發明實施例提供的存儲系統的一種功能框圖，圖11為本發明實施例提供的存儲系統中觸發電路的一種電路結構示意圖。以下將結合附圖對本發明實施例提供的存儲系統進行詳細說明，需要說明的是，與前述實施例相同或相應的部分，可參考前述實施例的詳細描述，以下將不做贅述。

參考圖10，本發明實施例提供的存儲系統包括：電源網路300，電源網路300具有第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L；上述實施例提供的監測電路301。

存儲系統可以為DRAM存儲系統，例如為DDR5 DRAM存儲系統或者DDR4 DRAM存儲系統。在其他實施例中，存儲系統還可以為SRAM存儲系統、SDRAM存儲系統、ROM存儲系統或者快閃記憶體存儲系統。

存儲系統還可以包括：觸發電路302，響應於具有有效狀態的監測訊號PorN_D以生成至少一個觸發訊號。其中，觸發電路302與監測電路300可以集成於POR（Power on Reset）模組內，POR模組輸出監測訊號PorN_D以及觸發訊號。

觸發電路302可以生成與監測訊號PorN_D的電平變化沿之間具有不同時間間隔的多個觸發訊號。其中，監測訊號PorN_D的有效狀態為高電平，則電平變化沿為電平上升沿；監測訊號PorN_D的有效狀態為低電平，則電平變化沿為電平下降沿。

參考圖11，觸發電路302可以包括：振盪器312，回應於具有有效狀態的監測訊號PorN_D進行振盪，並輸出振盪訊號OSC；計數器322，被配置為，對振盪訊號OSC的次數進行計數獲取計數值，並輸出計數值B＜n:0＞；邏輯解碼電路332，被配置為，根據計數值B＜n:0＞生成觸發訊號。

振盪器312可以為RC延遲環振盪器（RC delay based Ring oscillator），包括：反及閘AN，反及閘AN的一輸入端接收上電訊號；級聯的至少兩個電阻R以及至少兩個反相器inv，處於首位的電阻R與反及閘AN的輸出端連接，處於尾級的電阻經由一反相器inv與反及閘AN的另一端連接，且相鄰級的兩個電阻R經由一反相器inv連接；至少兩個電容C1，電容C1的一端與電阻R和反相器inv輸入端的連接節點連接，另一端接地。需要說明的是，圖3中僅示意出了2個電阻R、2個反相器inv以及2個電容C1，實際上，振盪器312可以包括N個電阻R、N個反相器inv以及N個電容C1，N可以為大於或等於2的任意偶數，如4、6、8等。

在另一些例子中，振盪器312也可以為LC振盪器或者石英晶體振盪器等。

計數器322透過對振盪次數進行計數的方式，獲取振盪器312的振盪週期的週期數量，可以理解為，計數值B＜n:0＞即表徵振盪週期的週期數量。計數值B＜n:0＞作為使能邏輯解碼電路332生成觸發訊號的使能訊號，在計數值B＜n:0＞到達預設值時邏輯解碼電路332生成觸發訊號，觸發訊號可以為高電平訊號。

可以理解的是，計數值B＜n:0＞表徵振盪週期的週期數量，且振盪器312的單個振盪週期的時長可以被獲知，相應的計數值B＜n:0＞也可以表徵振盪時長，預設值也相應表徵預設時長，計數值B＜n:0＞達到預設值即表明振盪時長滿足預設時長，邏輯解碼電路332生成觸發訊號。

計數器322可以為基於觸發器的計數電路。在一個具體例子中，計數器322可以為8位（bit）計數器，相應計數值B＜n:0＞中n為7。可以理解的是，計數器322的比特位元數可以根據實際需要確定，計數器322具有最大計數值，且最大計數值表徵最大振盪時長，只要滿足計數器322的最大計數值表徵的最大振盪時長小於或等於預設值表徵的預設時長即可。例如，計數器322可以為4位元數目器、16位元數目器或者32位元數目器等。

邏輯解碼電路332還可以被配置為，生成多個相較於監測訊號PorN_D的電平變化沿具有不同延遲的觸發訊號，其中，邏輯解碼電路332在生成一觸發訊號後，生成第一重定訊號CntRst，且計數器322回應於第一重定訊號CntRst對計數值B＜n:0＞歸零，且在計數值B＜n:0＞歸零後，計數器322重新開始計數，並在計數值B＜n:0＞到達預設值時產生下一個觸發訊號，並相應生成第一重定訊號CntRst。如此迴圈，直至生成預設數量的觸發訊號。此外，在所有觸發訊號均生成之後，邏輯解碼電路332還可以生成第二重定訊號，振盪器312回應於第二重定訊號停止振盪。

可以理解的是，在時間上依次產生的觸發訊號之間的延遲可以相同，也可以不同，即與不同觸發訊號相對應的預設值可以相同，也可以不同。

參考圖12，圖12為本發明實施例提供的存儲系統中振盪訊號、監測訊號以及觸發訊號的時序圖，在一些實施例中，以邏輯解碼電路332生成4個觸發訊號作為示例，分別為第一觸發訊號PorN_A1、第二觸發訊號PorN_A2、第三觸發訊號PorN_A3以及第四觸發訊號PorN_A4，且監測訊號PorN_D、第一觸發訊號PorN_A1、第二觸發訊號PorN_A2、第三觸發訊號PorN_A3以及第四觸發訊號PorN_A4之間分別具有時間延遲。

在一些實施例中，邏輯解碼電路332還可以被配置為，在所有觸發訊號均生成之後，生成第二重定訊號，且振盪器312回應於第二重定訊號停止振盪，結合圖11及圖12，在第四觸發訊號PorN_A4生成之後，振盪器312停止振盪。邏輯解碼電路332還可以被配置為，在所有觸發訊號均生成之後，鎖存所有的觸發訊號。

觸發電路302還可以被配置為，若監測訊號PorN_D由有效狀態變為無效狀態，則將觸發訊號重定為低電平。

圖7至圖9還示意出了各觸發訊號的時序圖。結合參考圖7至圖9，在正常上電狀態下，生成有效的監測訊號PorN_D，且還生成具有不同延遲的多個觸發訊號，即生成第一觸發訊號PorN_A1、第二觸發訊號PorN_A2、第三觸發訊號PorN_A3和第四觸發訊號PorN_A4。

存儲系統還可以包括：類比電路模組303；數位電路模組304；存儲陣列305。存儲陣列305用於進行讀寫操作。其中，類比電路模組303回應於觸發訊號，並生成第一控制訊號；數位電路模組304回應於監測訊號PorN_D，並生成第二控制訊號；第一控制訊號以及第二控制訊號均傳輸至存儲陣列305。此外，監測訊號PorN_D也可以傳輸至存儲陣列305。

類比電路模組303可以接收第一觸發訊號PorN_A1、第二觸發訊號PorN_A2、第三觸發訊號PorN_A3以及第四觸發訊號PorN_A4，並分別作為使能類比電路模組303中不同電路模組的使能訊號。其中的，類比電路模組303可以工作在第一電壓域Vdd1和第二電壓域Vdd2H，數位電路模組304可以工作在第二電壓域Vdd2H和第三電壓域Vdd2L。

本發明實施例提供的存儲系統，可以監測到第一電壓域Vdd1、第二電壓域Vdd2H以及第三電壓域Vdd2L分別提供的電壓是否符合需求，且在正常上電情況下進行讀寫操作。

本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明實施例的精神和範圍。任何本領域技術人員，在不脫離本發明實施例的精神和範圍內，均可作各自更動與修改，因此本發明實施例的保護範圍應當以申請專利範圍限定的範圍為準。

101:電壓檢測模組 102:邏輯電路模組 11:第一輸出元件 111:第一檢測單元 112:或非電路 12:第二輸出元件 120:第一驅動電路 121:第二檢測單元 122:驅動電路 13:第三輸出元件 131:第三檢測單元 14:邏輯運算元件 21:第一檢測電路 214:第一電平轉換單元 22:第二檢測電路 220:第二驅動電路 23:第三檢測電路 24:第三輸出元件 41:第二電平轉換單元 300:電源網路 301:監測電路 302:觸發電路 303:類比電路模組 304:數位電路模組 305:存儲陣列 312:振盪器 322:計數器 332:邏輯解碼電路

一個或多個實施例透過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數位標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制；為了更清楚地說明本發明實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為本發明實施例提供的監測電路的一種功能框圖； 圖2為本發明實施例提供的監測電路的另一種功能框圖； 圖3為本發明實施例提供的監測電路的又一種功能框圖； 圖4為本發明實施例提供的監測電路的一種電路結構示意圖； 圖5為本發明實施例提供的監測電路中第一檢測電路的一種電路結構示意圖； 圖6為圖5中第一電壓、第一分壓節點以及第一檢測電路的輸出端的訊號波形圖； 圖7至圖9為本發明實施例中第一電壓域、第二電壓域、第三電壓域的電壓波形圖與監測訊號的三種不同示意圖； 圖10為本發明實施例提供的存儲系統的一種功能框圖； 圖11為本發明實施例提供的存儲系統中觸發電路的一種電路結構示意圖； 圖12為本發明實施例提供的存儲系統中振盪訊號、監測訊號以及觸發訊號的時序圖。

102:邏輯電路模組

111:第一檢測單元

112:或非電路

120:第一驅動電路

121:第二檢測單元

122:驅動電路

131:第三檢測單元

21:第一檢測電路

214:第一電平轉換單元

22:第二檢測電路

220:第二驅動電路

23:第三檢測電路

24:第三輸出元件

41:第二電平轉換單元

Claims (10)

1. 一種監測電路，其特徵在於，包括：電壓檢測模組，透過第一節點、第二節點和第三節點分別輸出第一檢測訊號、第二檢測訊號和第三檢測訊號，被配置為，檢測第一電壓域提供的第一電壓是否大於或等於第一預設值，若是，則所述第一檢測訊號具有第一預設電平；檢測第二電壓域提供的第二電壓是否大於或等於第二預設值，若是，則所述第二檢測訊號具有第二預設電平；檢測第三電壓域提供的第三電壓是否大於或等於第三預設值，若是，則所述第三檢測訊號具有第三預設電平；以及邏輯電路模組，連接所述第一節點、所述第二節點以及所述第三節點，透過第四節點輸出監測訊號，被配置為，判斷所述第一檢測訊號是否具有所述第一預設電平、所述第二檢測訊號是否具有所述第二預設電平且所述第三檢測訊號是否具有所述第三預設電平，若是，則所述監測訊號為有效狀態，若否，則所述監測訊號為無效狀態。
2. 如請求項1所述的監測電路，其特徵在於，所述電壓檢測模組具有直接向所述邏輯電路模組輸出所述第一檢測訊號的第一輸出元件，具有直接向所述邏輯電路模組輸出所述第二檢測訊號的第二輸出元件，具有直接向所述邏輯電路模組輸出所述第三檢測訊號的第三輸出元件；所述第一輸出元件、所述第二輸出元件以及所述第三輸出元件均工作在所述第二電壓域；所述邏輯電路模組包括直接與所述第一節點、所述第二節點以及所述第三節點連接的邏輯運算元件，且所述邏輯運算元件工作在所述第二電壓域；以及所述第一預設值大於所述第二預設值；所述第二預設值大於所述第三預設值。
3. 如請求項1所述的監測電路，其特徵在於，所述電壓檢測模組包括：第一檢測單元，輸出端為所述第一節點，被配置為，檢測所述第一電壓是否大於或等於所述第一預設值；第二檢測單元，輸出端為所述第二節點，被配置為，檢測所述第二電壓是否大於或等於所述第二預設值；以及第三檢測單元，輸出端為所述第三節點，被配置為，檢測所述第三電壓是否大於或等於所述第三預設值。
4. 如請求項3所述的監測電路，其特徵在於，所述第一檢測單元包括：第一檢測電路，用於檢測所述第一電壓是否大於或等於所述第一預設值，若是，則透過輸出端輸出具有所述第一預設電平的所述第一檢測訊號；第一反相器，工作在所述第一電壓域，所述第一反相器的輸入端連接所述第一檢測電路的輸出端；以及第二反相器，工作在所述第二電壓域，所述第二反相器的輸入端連接所述第一反相器的輸出端，所述第二反相器的輸出端作為所述第一節點。
5. 如請求項4所述的監測電路，其特徵在於，所述第一檢測電路包括：相串聯的第一電阻和第二電阻，所述第一電阻一端接收所述第一電壓，所述第一電阻的另一端以及所述第二電阻的一端均連接第一分壓節點，所述第二電阻的另一端接地；第三電阻，所述第三電阻一端接收所述第一電壓；以及第一NMOS管，所述第一NMOS管的柵極連接所述第一分壓節點，漏極連接所述第三電阻的另一端並作為所述第一檢測電路的輸出端，源極接地。
6. 如請求項3所述的監測電路，其特徵在於，所述第二檢測單元包括：第二檢測電路，用於檢測所述第二電壓是否大於或等於所述第二預設值，若是，則透過輸出端輸出具有所述第二預設電平的所述第二檢測訊號；第三反相器，工作在所述第二電壓域，所述第三反相器的輸入端連接所述第二檢測電路的輸出端；以及第四反相器，工作在所述第二電壓域，所述第四反相器的輸入端連接所述第三反相器的輸出端，所述第四反相器的輸出端作為所述第二節點。
7. 如請求項3所述的監測電路，其特徵在於，所述第三檢測單元包括：第三檢測電路，用於檢測所述第三電壓是否大於或等於所述第三預設值，若是，則透過輸出端輸出具有所述第三預設電平的所述第三檢測訊號；第五反相器，工作在所述第三電壓域，所述第五反相器的輸入端連接所述第三檢測電路的輸出端；以及第三輸出元件，工作在所述第二電壓域，所述第三輸出元件的輸入端與所述第五反相器的輸出端連接，所述第三輸出元件的輸出端作為所述第三節點。
8. 如請求項1所述的監測電路，其特徵在於，所述邏輯電路模組包括：或非電路，連接所述第一節點、所述第二節點以及所述第三節點，且工作在所述第二電壓域，並透過第五節點輸出所述監測訊號；其中，所述第一預設電平、所述第二預設電平以及所述第三預設電平為同一電平；以及驅動電路，所述驅動電路提供在由所述第五節點向所述第四節點傳輸所述監測訊號的傳輸路徑。
9. 如請求項8所述的監測電路，其特徵在於，所述驅動電路包括：第一驅動電路，工作在所述第一電壓域，提供由所述第五節點向第六節點傳輸所述監測訊號的第一傳輸路徑，所述第六節點位於所述第四節點與所述第五節點之間；以及第二驅動電路，工作在所述第二電壓域，提供由所述第六節點向所述第四節點傳輸所述監測訊號的第二傳輸路徑。
10. 一種存儲系統，其特徵在於，包括：電源網路，所述電源網路具有所述第一電壓域、所述第二電壓域以及所述第三電壓域；以及如請求項1-9任一項所述的監測電路。

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