KR100902124B1 - 반도체 메모리 장치의 테스트 회로 - Google Patents

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Abstract

본 발명은 하나의 테스트 정보 신호를 바탕으로 다수개의 어드레스에 대응하는 다수개의 어드레스 테스트 모드 신호를 순차적으로 생성할 수 있도록 하여 반도체 메모리 장치 내 테스트를 위한 구성 요소를 줄이고 고집적화를 가능하게 하는 테스트 장치를 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 테스트 실행 신호와 어드레스 신호에 대응하여 펄스 형태의 테스트 클록을 생성하기 위한 테스트 클록 생성부 및 테스트 클록에 대응하여 순차적으로 다수개의 테스트 모드 신호를 내부에서 생성하여 다수개의 셀 영역을 테스트할 수 있는 뱅크를 포함하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치는 설계 및 제조상의 마진을 확보할 수 있으며, 여러 사양의 반도체 메모리 장치에 큰 설계 변경 없이 용이하게 적용할 수 있는 장점이 있다.
반도체, 테스트 모드 레지스터 세트(TMRS), 어드레스, 카운터, 메모리 장치

Description

반도체 메모리 장치의 테스트 회로{TEST CIRCUIT FOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대용량의 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하기 위한 방법과 내부 구성에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행할 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 제조된 반도체 메모리 장치를 테스트하는 과정도 아울러 복잡하고 어려워졌다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 다수개의 뱅크(BANK0) 및 테스트 모드 신호 발생부(100)을 포함하고 있다.
테스트 모드 신호 발생부(100)는 테스트 모드 레지스터 세트(Test Mode Register Set, TMRS) 신호와 i 비트로 구성된 어드레스(ADD<0:i-1>)를 입력받아 다수개의 뱅크(BANK0) 내 테스트할 영역을 제어하는 테스트 모드 신호(T0, T1, ..., Tn-2, Tn-1)를 출력한다. 테스트 모드 레지스터 세트(Test Mode Register Set) 신호(TMRS)는 반도체 메모리 장치가 테스트 모드로 동작을 시작한 후 여러 테스트 동작을 진행하기 위한 내부 테스트 제어 신호들의 생성 및 활성화가 될 때 테스트 제어 신호들의 생성 및 활성화와 같이 활성화되는 신호이다. 즉, 테스트 모드 레지스터 세트 신호(TMRS)는 각 테스트 제어 신호의 생성 및 활성화가를 제어하거나 생성되거나 활성화되는 테스트 제어 신호들을 반도체 메모리 장치의 내부 테스트받는 여러 회로들이 정확히 인식할 수 있도록 할 수 있다.
테스트 모드 신호 발생부(100)로 입력되는 어드레스의 총 비트 수를 i 비트라고 가정하면, 테스트 모드 신호 발생부(100)에서 생성되는 테스트 모드 신호의 총 수는 2i 이다. 즉, 도시된 테스트 모드 신호(Tn-1)의 자연수인 n은 2i 가 된다. 최근 반도체 메모리 장치는 대용량의 저장 공간을 보유하고 있으며, 이에 따라 어드레스의 수도 늘어가고 있다. 결국 대용량의 저장 공간을 가지는 반도체 메모리 장치를 테스트하기 위해서는 다수개의 어드레스에 대응되는 다수개의 테스트 모드 신호를 생성해야 한다. 이러한 테스트 모드 신호는 반도체 메모리 장치 내 포함된 다수개의 뱅크로 연결되어야 하고 연결을 위한 다수의 신호 전달 라인은 반도체 메모리 장치 내에 포함되어야 한다.
다수의 신호 전달 라인은 반도체 메모리 장치의 설계에 큰 어려움을 줄 수 있다. 예를 들어, 만약 어드레스의 수가 8이면 신호 전달 라인의 수는 28인 256개이고, 어드레스의 수가 그 이상이면 신호 전달 라인의 수 역시 급격히 증가한다. 또한, 테스트 모드 신호 발생부(100)로 부터 반도체 메모리 장치 내 각각의 뱅크로 연결되는 라인은 뱅크 내부의 신호 전달을 위한 데이터 라인보다 훨씬 길게 형성될 수밖에 없다. 또한, 자체의 길이가 긴 신호를 반도체 메모리 장치 내에 설계하기 위해서는 신호의 간섭이나 기생 캐패시터 등으로 인한 신호 전달의 부정적인 영향을 미치는 요소들을 고려해야만 하고 이는 고집적 반도체 메모리 장치를 설계하는 데 어려움을 줄 수 있다.
본 발명은 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하기 위한 방법과 내부 구성에 관한 것으로, 하나의 테스트 정보 신호를 바탕으로 다수개의 어드레스에 대응하는 다수개의 어드레스 테스트 모드 신호를 순차적으로 생성할 수 있도록 하여 반도체 메모리 장치 내 테스트를 위한 구성 요소를 줄이고 고집적화를 가능하게 하는 테스트 장치를 제공하는 데 그 특징이 있다.
본 발명은 테스트 실행 신호와 어드레스 신호에 대응하여 펄스 형태의 테스트 클록을 생성하기 위한 테스트 클록 생성부 및 테스트 클록에 대응하여 순차적으로 다수개의 테스트 모드 신호를 내부에서 생성하여 다수개의 셀 영역을 테스트할 수 있는 뱅크를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 펄스 형태의 테스트 클록을 생성하기 위한 테스트 클록 생성부 및 테스트 클록에 대응하여 다수개의 시스템 영역을 테스트하기 위한, 다수개의 테스트 모드 신호를 순차적으로 생성하여 공급하는 테스트 모드 신호 발생부를 포함하는 테스트 제어 회로를 제공한다.
본 발명에 따른 반도체 메모리 장치는 대용량의 저장 공간을 테스트할 수 있는 테스트 회로의 크기 및 신호 전달 라인의 수를 줄여 설계 및 제조상의 마진을 증가시킨다. 구체적으로, 반도체 메모리 장치 내 대용량에 대응하여 필요로 하는 다수개의 신호 전달 라인 대신 신호 전달 라인의 수를 대폭 감소시켜 신호 전달 라인간 발생할 수 있는 간섭 등으로 인한 테스트 오류를 방지할 수 있으며, 정상 동작을 위한 반도체 메모리 장치 내 다수의 데이터 라인과의 공정상의 제한으로 인한 반도체 메모리 장치의 설계상의 제약을 극복할 수 있다.
또한, 반도체 메모리 장치의 저장 용량의 증가와 어드레스 비트 수의 증가에도 각 뱅크 외부의 신호 전달 라인 수는 일정하게 유지시킬 수 있어 여러 사양의 반도체 메모리 장치에 큰 설계 변경 없이 용이하게 적용할 수 있는 장점이 있다.
반도체 메모리 장치의 제조 후 동작 테스트를 진행하기 위한 별도의 회로 및 신호 전달 라인은 정상적인 반도체 메모리 장치의 동작을 수행하기 위한 회로들과 같이 반도체 메모리 장치에 포함되는데, 본 발명에 따른 반도체 메모리 장치는 하나의 테스트 정보 신호를 바탕으로 다수개의 어드레스에 대응하는 다수개의 어드레스 테스트 모드 신호를 순차적으로 생성할 수 있도록 하여 반도체 메모리 장치 내 테스트를 위한 구성 요소를 줄이고 고집적화를 가능하게 하는 테스트 장치를 제공한다. 이로 인해, 정상 동작을 위한 반도체 메모리 장치 내 다수의 데이터 라인과의 공정상의 제한으로 인한 반도체 메모리 장치의 설계상의 제약을 극복할 수 있다
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 테스트 실행 신호(TMRS)와 어드레 스 신호(ADD_CODE)에 대응하여 펄스 형태의 테스트 클록(SET_CLOCK)을 생성하기 위한 테스트 클록 생성부(300) 및 테스트 클록(SET_CLOCK)에 대응하여 순차적으로 다수개의 테스트 모드 신호(T0, T1, ..., Tn -2, Tn -1)를 내부에서 생성하여 다수개의 셀 영역을 테스트할 수 있는 뱅크(BANK0)를 포함한다.
구체적으로 살펴보면, 테스트 클록 생성부(300)는 테스트 모드 레지스터 세트로부터 출력되는 테스트 실행 신호(TMRS)와 외부에서 입력되는 어드레스 신호(ADD_CODE)에 대해 부정 논리곱(NAND) 동작을 실행하는 논리 게이트 및 논리 게이트의 출력을 반전하여 테스트 클록(SET_CLOCK)을 생성하는 인버터를 포함한다.
여기서, 테스트 실행 신호(TMRS)는 반도체 메모리 장치가 테스트 모드로 동작을 시작한 후 여러 테스트 동작을 진행하기 위한 내부 테스트 제어 신호들의 생성 및 활성화를 됨을 알릴 수 있는 신호로서, 테스트 모드 레지스터 세트(Test Mode Register Set)로 부터 출력되어 각 테스트 제어 신호의 생성 및 활성화를 제어하거나 생성되거나 활성화되는 테스트 제어 신호들을 반도체 메모리 장치의 내부 테스트받는 여러 회로들이 정확히 인식할 수 있도록 할 수 있게 한다. 이러한 반도체 메모리 장치 내 다수개의 셀을 포함하고 있는 셀 영역의 테스트를 위해 테스트 실행 신호(TMRS)는 상기 테스트 모드 레지스터 세트로부터 테스트 기간 동안 주기적으로 출력된다. 또한, 어드레스 신호(ADD_CODE)는 반도체 메모리 장치 내 외부에서 입력되는 어드레스가 존재하는 경우나 셀 영역의 테스트가 진행 중인 경우에 활성화될 수 있는 신호로서 외부에서 입력되는 어드레스의 모든 비트를 논리합(OR) 하여 생성할 수도 있으며, 어드레스의 여러 비트 중 하나를 지정하거나, 둘 이상의 조합을 통해서도 만들 수 있다.
테스트 클록(SET_CLOCK)을 입력받는 각 뱅크(BANK0)는 다수개의 셀 영역 및 테스트 클록(SET_CLOCK)에 대응하여 다수개의 셀 영역을 제어하기 위한 어드레스 비트 수에 대응하는 다수개의 테스트 모드 신호(T0, T1, ..., Tn -2, Tn -1)를 순차적으로 생성하는 테스트 모드 신호 발생부(200)를 포함한다. 테스트 모드 신호(T0, T1, ..., Tn -2, Tn -1)의 개수는 종래 기술과 같이 어드레스 비트 수에 의해 결정된다. 예를 들어, 만약 어드레스 비트 수가 i라면, 테스트 모드 신호 개수 n은 2i와 같다.
도시된 바와 같이, 반도체 메모리 장치 내 각 뱅크(BANK0)는 하나의 테스트 클록(SET_CLOCK)에 대응하여 셀 영역에 대한 테스트를 진행한다. 즉, 테스트를 진행하기 위해 각 뱅크로 입력하는 신호의 수가 하나이고 하나의 신호 전달 라인만을 포함하는 것으로 반도체 메모리 장치의 구현이 가능해졌다. 따라서, 종래 기술에 따른 반도체 메모리 장치와 같이 뱅크 내의 단위 셀의 규모가 더욱 커져서 외부에서 입력되는 어드레스의 비트 수의 증가에 비례해서 테스트 모드 신호의 수와 신호 전달 라인의 수가 늘어나는 것이 아니라 어드레스의 비트 수에 상관없이 하나의 신호 전달 라인만으로 충분하게 된다.
도 3은 도 2에 도시된 반도체 메모리 장치의 테스트 회로의 동작을 설명하기 위한 파형도이다. 구체적으로, 도 3은 테스트 클록 발생부(300) 및 테스트 모드 신호 발생부(200)의 동작을 설명하고 있다.
도시된 바와 같이, 테스트 동작의 진행을 위해 테스트 실행 신호(TMRS)가 주기적으로 테스트 클록 발생부(300)에 입력되고 있다. 이때, 어드레스 신호(ADD_CODE)가 활성화 상태이면, 테스트 클록(SET_CLOCK)이 테스트 실행 신호(TMRS)의 입력에 대응하여 주기적으로 활성화되는 펄스 형태의 신호가 되어 테스트 모드 신호 발생부(200)로 출력된다. 테스트 모드 신호 발생부(200)는 테스트 클록(SET_CLOCK)의 활성화 시점에 대응하여 순차적으로 활성화되는 테스트 모드 신호(T0, T1, T2, ..., Tn-1)를 출력한다. 구체적으로, 테스트 모드 신호 발생부(200)는 테스트 클록(SET_CLOCK)이 활성화되는 수를 세어 대응하는 테스트 모드 신호를 활성화한다. 따라서, 반도체 메모리 장치는 순차적으로 활성화되는 테스트 모드 신호(T0, T1, T2, ..., Tn-1)에 대응하여 각 뱅크(BANK0) 내 다수개의 셀 영역들을 테스트할 수 있다. 또한, N번째 테스트 클록이 입력된 후 입력되는 (N+1)번째 테스트 클록에 대응해서는 첫 번째 테스트 모드 신호(T0)가 다시 활성화된다.
전술한 테스트 클록 발생부(300)와 테스트 모드 신호 발생부(200)의 동작을 통해, 본 발명에 따르는 반도체 메모리 장치는 외부에서 각각의 뱅크 내에 존재하는 다수개의 셀 영역들을 테스트하기 위한 테스트 모드 신호(T0, T1, T2, ..., Tn-1)의 전달을 위해 연결되어야 하는 다수개의 신호 전달 라인(여기서는 n개)을 대폭 줄여 각 뱅크당 테스트 클록(SET_CLOCK)을 전달하기 위한 하나의 라인으로 대처할 수 있게 되었다.
도 4는 도 2에 도시된 테스트 모드 신호 발생부(200)의 일 실시예를 설명하기 위한 회로도이다.
도시된 바와 같이, 테스트 모드 신호 발생부(200A)는 테스트 클록(SET_CLOCK)을 클록입력단으로 입력받는 다수개의 D 플립플롭들(210_0 ~ 210_n-1)로 구성된 루프를 포함하고 있다. 여기서, D 플립플롭의 개수는 테스트 모드 신호(T0, T1, ..., Tn -2, Tn -1)의 개수와 동일하다.
도 3에서 설명된 것처럼, 테스트 클록 발생기(300)에서 출력된 테스트 클록(SET_CLOCK)은 각각의 D 플립플롭(210_0 ~ 210_n-1)의 클록 입력단에 입력되어, 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)가 테스트 클록(SET_CLOCK)에 대응하여 순차적으로 활성화될 수 있도록 한다.
초기에 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-2)는 모두 논리 로우 레벨('0')으로 초기화되어 있다. N번째 테스트 모드 신호(Tn-1)는 논리 하이 레벨('1')로 만든다. 테스트 클록(SET_CLOCK)이 활성화되면, N번째 테스트 모드 신호(Tn-1)를 쉬프팅시키는 제 1 D 플립플롭(210_0)은 첫 번째 테스트 모드 신호(T0)을 논리 하이 레벨('1')로 만들고, N번째 테스트 모드 신호(Tn-1)는 (N-1)번째 테스트 모드 신호(Tn-2)가 쉬프팅되어 논리 로우 레벨('0')이 된다. 이러한 동작은, 테스트 클록(SET_CLOCK)이 활성화되어 입력될 때마다 반복된다.
전술한 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)의 초기화 값은 반도체 메모리 장치의 테스트 환경에 따라 얼마든지 조정할 수 있는 것이며, 다만 구성된 다수개의 D 플립플롭(210_0 ~ 210_n-1) 중 반드시 하나는 논리 하이 레벨('1')로 초기화되어야 한다. 만약 테스트하기 전, 특정 테스트 모드 신호를 최 초로 활성화하기 위해서는 테스트 실행 신호(TMRS)를 원하는 위치의 수만큼 인가할 수 있다. 또한, 테스트 중에 초기화를 원하는 시점에 하고 싶다면, 각각의 D 플립플롭(210_0 ~ 210_n-1)에 리셋 신호(RST)를 인가하면 된다.
도 5는 도 2에 도시된 테스트 모드 신호 발생부(200)의 다른 실시예를 설명하기 위한 회로도이다.
도시된 바와 같이, 테스트 모드 신호 발생부(200B)는 테스트 클록(SET_CLOCK)의 펄스 수를 카운트하기 위한 M 비트 카운터(250_0 ~ 250_m-1) 및 M 비트 카운터의 출력을 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)로 디코딩하기 위한 N 비트 디코더(260)를 포함한다. 여기서, 테스트 모드 신호가 N 개이면 M 비트 카운터에서 M은 log2 N 보다 같거나 크다.
카운터를 포함하고 있는 테스트 모드 신호 발생부(200B)도 마찬가지로 테스트 클록 발생기(300)에서 출력된 테스트 클록(SET_CLOCK)을 입력받아, M 비트 카운터(250_0 ~ 250_m-1)를 이용하여 펄스의 수를 센다. 펄스의 수에 대응하여 N 비트 디코더(260)는 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)가 순차적으로 활성화될 수 있도록 한다. 즉, 테스트 모드 신호 발생부(200B)가 초기화되면 M 비트 카운터(250_0 ~ 250_m-1)의 출력(B0 ~ Bm-1)은 모두 논리 로우 레벨('0')을 출력한다. 이후, 테스트 클록(SET_CLOCK)의 펄스가 입력되면 그 수를 세어 대응되는 M 자리의 2진수의 결과를 N 비트 디코더(260)로 출력한다. N 비트 디코더(260)는 입력되는 M 자리의 2진수 결과를 디코딩하여 N개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)가 순차적으로 활성화되도록 한다.
테스트 모드 신호 발생부(200B)에서 출력되는 다수개의 테스트 모드 신호(T0, T1, T2, ..., Tn-1)의 초기화 값은 역시 반도체 메모리 장치의 테스트 환경에 따라 얼마든지 조정할 수 있는 것이며, 카운터의 출력 결과를 '0'으로 만들기 위해서는 테스트 클록(SET_CLOCK)을 2m 회만큼 인가해 준다. 또한, 만일 초기화를 원하는 시점에 하고 싶다면 도시된 M 비트 카운터(250_0 ~ 250_m-1)를 구성하는 각각의 1 비트 카운터에 리셋 신호(RST)를 입력한다.
도 6a 및 6b는 도 5에 도시된 테스트 모드 신호 발생부(200B)의 동작을 설명하기 위한 파형도이다. 도 3에 도시된 바와 같이, 테스트 실행 신호(TMRS)와 어드레스 신호(ADD_CODE)가 활성화 상태가 되었을 때 테스트 클록(SET_CLOCK)이 테스트 실행 신호(TMRS)의 입력에 대응하여 주기적으로 활성화되는 펄스 형태의 신호가 되어 테스트 모드 신호 발생부(200B)로 출력된다. 여기서, 도 6a는 테스트 모드 신호의 수는 N 개로서 M 비트 카운터에서 M이 log2 N 과 같은 경우이다.
테스트 모드 신호 발생부(200) 내 포함된 다수개의 1비트 카운터(250_0 ~ 250_m-1)들은 테스트 클록(SET_CLOCK)의 활성화 시점을 센다. 테스트 클록의 활성화되어 입력될 때마다 이진 카운터의 동작과 같이 그 수를 세어 도시된 바와 같이 M 비트 카운터(250_0 ~ 250_m-1)의 출력(B0 ~ Bm-1)이 N비트 디코더(260)로 전달된다. N비트 디코더(260)는 M 비트 카운터(250_0 ~ 250_m-1)의 출력(B0 ~ Bm-1)에 대응하여 순차적으로 활성화되는 테스트 모드 신호(T0, T1, T2, ..., Tn-1)를 출력한 다. 따라서, 반도체 메모리 장치는 순차적으로 활성화되는 테스트 모드 신호(T0, T1, T2, ..., Tn-1)에 대응하여 각 뱅크(BANK0) 내 다수개의 셀 영역들을 테스트할 수 있다.
도 6b는 도 6a와 달리 테스트 모드 신호의 수는 N 개일 때, M 비트 카운터에서 M이 log2 N 보다 클 경우를 설명한다.
테스트 실행 신호(TMRS)와 어드레스 신호(ADD_CODE)가 활성화 상태가 되었을 때 테스트 클록(SET_CLOCK)이 입력되면, 테스트 모드 신호 발생부(200B)는 순차적으로 활성화되는 테스트 모드 신호(T0, T1, T2, ..., Tn-1)를 출력한다. 도시된 바와 같이, 만약 테스트 모드 신호의 수가 4 개이고, M은 log2 4보다 큰 경우에는, 5번째 테스트 클록이 입력될 때(TMRS 5th)와 같이 아무런 테스트 모드 신호(T0~T4)를 활성화하지 않는다. 즉, M은 log2 N 보다 큰 경우 테스트 모드 신호의 개수 이상으로 카운트 되는 값에 대해서는 테스트 모드 신호를 활성화하지 않는다. 이후, 초기화된 후부터 다시 첫 번째 테스트 모드 신호(T0)부터 다시 활성화한다.
전술한 테스트 클록 발생부(300)와 테스트 모드 신호 발생부(200)의 동작을 통해, 본 발명에 따르는 반도체 메모리 장치는 외부에서 각각의 뱅크 내에 존재하는 다수개의 셀 영역들을 테스트하기 위한 테스트 모드 신호(T0, T1, T2, ..., Tn-1)의 전달을 위해 연결되어야 하는 다수개의 신호 전달 라인(여기서는 n개)을 대폭 줄여 각 뱅크당 테스트 클록(SET_CLOCK)을 전달하기 위한 하나의 라인으로 대처할 수 있게 되었다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에는 각각의 뱅크 외부에 대용량의 셀 영역을 테스트를 위해 입력해야 하는 다수개의 테스트 모드 신호를 전달하기 위한 신호 전달 라인의 수를 줄일 수 있는 장점이 있다. 뱅크 외부에서 직접 다수개의 테스트 모드 신호를 전달하는 것에 비해 테스트 시간이 다소 길어질 수 있는 단점이 존재하지만, 최근 반도체 메모리 장치의 데이터 저장 용량은 매우 커지고 있고 이를 테스트하기 위한 신호 전달 라인 수가 매우 많이 증가하여 설계 및 제조 과정에서 발생하는 어려움(설계 및 제조 마진의 부족)을 극복할 수 있는 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 회로를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 테스트 회로의 동작을 설명하기 위한 파형도이다.
도 4는 도 2에 도시된 테스트 모드 신호 발생부의 일 실시예를 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 테스트 모드 신호 발생부의 다른 실시예를 설명하기 위한 회로도이다.
도 6a 및 6b는 도 5에 도시된 테스트 모드 신호 발생부의 동작을 설명하기 위한 파형도이다.

Claims (17)

  1. 테스트 실행 신호와 어드레스 신호에 대응하여 펄스 형태의 테스트 클록을 생성하기 위한 테스트 클록 생성부; 및
    상기 테스트 클록에 대응하여 순차적으로 다수개의 테스트 모드 신호를 내부에서 생성하여 다수개의 셀 영역을 테스트할 수 있는 뱅크를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 테스트 클록 생성부는
    테스트 모드 레지스터 세트(TMRS)로부터 출력되는 상기 테스트 실행 신호와 외부에서 입력되는 어드레스 신호에 대해 부정 논리곱(NAND) 동작을 실행하는 논리 게이트; 및
    상기 논리 게이트의 출력을 반전하여 상기 테스트 클록을 생성하는 인버터를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 테스트 실행 신호는 상기 테스트 모드 레지스터 세트에서 주기적으로 출력하는 내부 명령어이고, 상기 어드레스 신호는 외부에서 입력되는 N-bit 어드레스(N은 자연수)가 존재하는 동안 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 어드레스 신호는 외부에서 입력되는 어드레스의 N-bit 모두를 논리합(OR) 하여 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서,
    상기 테스트 모드 신호의 개수는 2N 이고, 어드레스의 비트 수와 상관없이 상기 테스트 클록은 항상 하나의 신호인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 뱅크는
    상기 다수개의 셀 영역; 및
    하나의 상기 테스트 클록에 대응하여 다수개의 셀 영역을 제어하기 위한 어 드레스 비트 수에 대응하는 다수개의 테스트 모드 신호를 순차적으로 생성하는 테스트 모드 신호 발생부를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 테스트 모드 신호 발생부는 상기 테스트 클록의 활성화 시점을 세어 그 수에 대응하는 테스트 모드 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 테스트 모드 신호 발생부는 상기 테스트 클록을 클록입력단으로 입력받는 다수개의 D 플립플롭들로 구성된 루프를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 D 플립플롭의 개수는 상기 테스트 모드 신호의 개수와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항에 있어서,
    상기 테스트 모드 신호 발생부는
    상기 테스트 클록의 펄스 수를 카운트하기 위한 M 비트 카운터; 및
    상기 M 비트 카운터의 출력을 상기 다수개의 테스트 모드 신호로 디코딩하기 위한 디코더를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 테스트 모드 신호가 N 개이면 상기 M 비트 카운터에서 M은 log2 N 보다 같거나 큰 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1항에 있어서,
    상기 뱅크는 상기 테스트 클록의 활성화 시점을 세어 그 수에 대응하는 뱅크 내 셀 영역을 테스트할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
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