KR102412680B1 - 반도체 기억장치 - Google Patents

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Abstract

[과제] 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피하는 것이 가능한 반도체 기억장치를 제공한다.
[해결 수단] 반도체 기억장치는, 메모리의 리프레시 동작을 복수의 간격 중 어느 하나의 간격으로 행하도록 제어하는 제어부(10)로서, 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지 메모리의 리프레시 동작을 복수의 간격 중 최단의 간격으로 행하도록 제어하는 제어부(10)를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억장치에 관한 것이다.
반도체 기억장치의 일종인 DRAM(Dynamic Random Access Memory)은, 커패시터(컨덴서)에 전하를 축적함으로써 정보를 기억하고, 전원이 공급되지 않게 되면, 기억된 정보가 소실되는 휘발성 메모리이다. 컨덴서에 축적된 전하는, 일정 시간이 경과하면 방전되므로, DRAM은, 정기적으로 전하를 충전하는 리프레시라고 하는 기억 보유 동작이 필요하게 된다(예를 들어, 특허문헌 1 내지 3).
그러나, 리프레시가 행해지는 사이에, 동일한 행 어드레스에 대해서 많은 판독 및/또는 기입 요구가 집중되면, 행 해머(Row Hammer) 문제가 발생할 가능성이 있다. 행 해머 문제란, 일정 시간 내에 동일한 행 어드레스에 대해서 많은 액세스가 집중된 경우에, 해당 행 어드레스에 대해서 물리적으로 인접하는 행 어드레스에 대응하는 데이터 비트의 전하가 방전함으로써, 데이터 파괴를 일으키는 문제이다.
반도체 기억장치에 대한 판독 기입 액세스 요구의 양상과 리프레시 간격의 관계의 일례를 도 1에 나타낸다. 도 1에 나타낸 예에서는, 일정 시간(간격(I1))이 경과할 때마다 리프레시가 행해지는 것을 상정하고 있다. 도 1(a)에 나타낸 바와 같이, 판독 기입 액세스가 빈번하게 요구되지 않을 경우에는, 메모리의 데이터 보유 특성이 손상되는 일이 없다. 그러나, 도 1(b)에 나타낸 바와 같이, 판독 기입 액세스가 빈번하게 요구되면, 메모리의 데이터 보유 특성이 손상되어(즉, 데이터 비트의 전하가 방전되어), 데이터 보유 시간이 짧아진다. 이것에 의해, 데이터 파괴가 발생할 가능성이 있다.
CN 107924697 A US 9741421 B TW 201535366 A
이러한 행 해머 문제를 해결하기 위하여, 예를 들어, 메모리의 리프레시 간격(I1)을 보다 짧게 설정하는 것이 고려된다. 그러나, 이 경우에는, 리프레시가 짧은 간격으로 빈번하게 행해지게 되므로, 반도체 기억장치의 소비 전력이 증대될 우려가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피하는 것이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은, 메모리의 리프레시 동작을 복수의 간격 중 어느 하나의 간격으로 행하도록 제어하는 제어부로서, 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지 상기 메모리의 리프레시 동작을 상기 복수의 간격 중 최단의 간격으로 행하도록 제어하는 제어부를 포함하는, 반도체 기억장치를 제공한다(발명 1).
이러한 발명(발명 1)에 따르면, 메모리에 대한 판독 또는 기입 액세스가 요구되면, 소정의 조건을 충족시킬 때까지 메모리의 리프레시 동작이 최단의 간격으로 행해지므로, 예를 들어, 판독 또는 기입 액세스가 빈번하게 요구될 경우이어도, 이것에 따라서 메모리의 리프레시 동작을 빈번하게 행하는 것이 가능하게 된다. 이것에 의해, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다. 또한, 판독 또는 기입 액세스가 요구되고 있지 않을 경우에는, 메모리의 리프레시 동작을 최단의 간격보다도 긴 간격으로 행하는 것이 가능하게 되므로, 예를 들면 리프레시 동작이 항상 최단의 간격으로 행해질 경우와 비교해서, 리프레시 동작이 행해지는 횟수를 저감시키는 것이 가능하게 된다. 이것에 의해, 반도체 기억장치의 소비 전력이 증대되는 것을 억제할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 소정의 조건은, 상기 최단의 간격으로 상기 메모리의 리프레시 동작이 소정 횟수 행해지는 것이어도 된다(발명 2).
이러한 발명(발명 2)에 따르면, 최단의 간격으로 메모리의 리프레시 동작이 소정 횟수 행해질 때까지, 메모리의 리프레시 간격을 짧게 할 수 있다.
상기 발명(발명 1 내지 2)에 있어서는, 상기 제어부는, 제어 신호에 의거해서, 상기 복수의 간격 중 어느 하나의 간격의 리프레시 트리거 신호를 출력하는 선택기와, 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 소정의 조건을 충족시킬 때까지 상기 최단의 간격의 리프레시 트리거 신호가 상기 선택기로부터 출력되도록, 상기 제어 신호를 생성해서 상기 선택기에 출력하는 회로부를 포함해도 된다(발명 3).
이러한 발명(발명 3)에 따르면, 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지 최단의 간격의 리프레시 트리거 신호가 선택기로부터 출력되는 것에 의해, 리프레시 간격을 제어할 수 있다.
상기 발명(발명 1 내지 3)에 있어서는, 상기 반도체 기억장치의 온도를 검출하는 온도 센서를 포함하고, 상기 제어부는, 상기 반도체 기억장치의 온도에 대해서 상기 복수의 간격 중 어느 하나의 간격이 대응되어 있을 경우에, 상기 복수의 간격 중 상기 온도 센서에 의해서 검출된 온도에 대응하는 간격으로 상기 메모리의 리프레시 동작을 행하도록 제어해도 된다(발명 4).
일반적으로, 반도체 기억장치는, 온도가 높아질수록, 데이터를 적절하게 보유하는데 필요한 리프레시 간격이 짧아진다. 이러한 발명(발명 4)에 따르면, 반도체 기억장치의 온도에 따라서 리프레시 간격을 짧게 또는 길게 하도록 변경하는 것이 가능하게 되므로, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있다.
상기 발명(발명 4)에 있어서는, 상기 제어부는, 상기 복수의 간격 중 상기 온도 센서에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호를 출력하는 제1 선택기와, 제어 신호에 의거해서, 상기 온도 센서에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호 또는 상기 최단의 간격의 리프레시 트리거 신호를 출력하는 제2 선택기와, 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 소정의 조건을 충족시킬 때까지 상기 최단의 간격의 리프레시 트리거 신호가 상기 제2 선택기로부터 출력되도록, 상기 제어 신호를 생성해서 상기 제2 선택기에 출력하는 회로부를 포함해도 된다(발명 5).
이러한 발명(발명 5)에 따르면, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있는 동시에, 소비 전력의 증대를 억제하고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
상기 발명(발명 4)에 있어서는, 상기 제어부는, 제어 신호에 의거해서, 상기 복수의 간격 중 상기 온도 센서에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호를 출력하는 선택기와, 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 소정의 조건을 충족시킬 때까지 상기 최단의 간격의 리프레시 트리거 신호가 상기 선택기로부터 출력되도록, 상기 제어 신호를 생성해서 상기 선택기에 출력하는 회로부를 포함해도 된다(발명 6).
이러한 발명(발명 6)에 따르면, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있는 동시에, 소비 전력의 증대를 억제하고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
상기 발명(발명 4 내지 6)에 있어서는, 상기 제어부는, 상기 온도 센서에 의해서 검출된 온도가 높아질수록 짧은 간격으로 상기 메모리의 리프레시 동작을 행하도록 제어해도 된다(발명 7).
이러한 발명(발명 7)에 따르면, 예를 들어, 반도체 기억장치의 온도가 높아질수록 짧은 간격으로 리프레시 동작이 행해지므로, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 유지할 수 있다.
본 발명의 반도체 기억장치에 따르면, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
도 1은 종래의 반도체 기억장치에 대한 판독 기입 액세스 요구의 양상과 리프레시 간격의 관계의 일례를 나타내는 도면이다.
도 2는 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타낸 블록도이다.
도 3은 제어부의 구성예를 나타내는 도면이다.
도 4는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임차트이다.
도 5는 본 발명의 제1 실시형태에 따른 반도체 기억장치에 대한 판독 기입 액세스 요구의 양상과 리프레시 간격과의 관계의 일례를 나타내는 도면이다.
도 6은 본 발명의 제2 실시형태에 따른 반도체 기억장치에 있어서의 온도와 리프레시 간격과의 관계의 일례를 나타내는 도면이다.
도 7은 본 발명의 제2 실시형태에 따른 반도체 기억장치의 제어부의 구성예를 나타내는 도면이다.
도 8은 본 발명의 제3 실시형태에 따른 반도체 기억장치의 제어부의 구성예를 나타내는 도면이다.
이하, 본 발명의 실시형태에 따른 반도체 기억장치에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또한, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것이며, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다. 예를 들면, "제1 요소" 및 "제2 요소"라는 기재가 존재할 경우, "제1 요소" 및 "제2 요소"라고 하는 2개의 요소만이 채용되는 것을 의미하는 것은 아니고, "제1 요소"가 "제2 요소"에 선행하지 않으면 안되는 것을 의미하는 것도 아니다.
(제1 실시형태)
도 2는 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타낸 블록도이다. 반도체 기억장치는 제어부(10)와 메모리(20)를 포함한다. 제어부(10) 및 메모리(20)의 각각은, 전용의 하드웨어 디바이스나 논리회로에 의해서 구성되어도 된다.
본 실시형태에 따른 반도체 기억장치는, 제어부(10) 및 메모리(20)를 구비하고, 리프레시 동작을 내부에서 제어하도록 구성된 pSRAM(pseudo-Static Random Access Memory)이어도 된다. 종래의 DRAM에서는, 예를 들어, 디스터브(disturb) 워드선 어드레스를 등록하고, 추가의 리프레시 동작으로 데이터를 회복하는 등에 의해 행 해머 문제를 해결하도록 구성된 전용의 회로가 설치되어 있는 것이 존재한다. 한편, pSRAM은, 종래의 DRAM과 비교해서 소형화가 진행되고 있기 때문에, 이러한 전용의 회로를 설치하기 위한 스페이스를 확보하는 것이 곤란하다. 또한, 만일, 이러한 전용의 회로를 pSRAM에 설치한 경우에는, pSRAM의 비용이 높아질 우려가 있다.
그래서, 본 실시형태에 따른 반도체 기억장치가 pSRAM일 경우에는, 이러한 전용의 회로를 설치하는 일 없이, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있으므로, 바람직하다.
제어부(10)는, 메모리(20)의 리프레시 동작을 복수의 간격(도 4 및 도 5에 나타낸 I1, I2) 중 어느 하나의 간격(I1)으로 행하도록 제어하고, 메모리(20)에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지, 메모리(20)의 리프레시 동작을 복수의 간격 중 최단의 간격(I2)으로 행하도록 제어한다. 제어부(10)의 상세한 구성에 대해서는 후술한다.
여기서, 소정의 조건은, 예를 들어, 복수의 간격 중 최단의 간격(여기서는, I2)으로 메모리(20)의 리프레시 동작이 소정 횟수(예를 들어, 3회 등) 행해지는 것이어도 된다. 이것에 의해, 최단의 간격으로 메모리(20)의 리프레시 동작이 소정 횟수 행해질 때까지, 메모리(20)의 리프레시 간격을 짧게 할 수 있다.
메모리(20)는, 리프레시를 필요로 하는 반도체 메모리(예를 들어, DRAM 등)이다. 또, 메모리(20)는, 반도체 기억장치의 외부에 존재하고, 반도체 기억장치와의 사이에서 신호의 송수신을 행하도록 구성되어도 된다.
도 2를 참조해서 메모리(20)의 구성예에 대해서 설명한다. 메모리(20)는, 코맨드 디코더(21)와, 행 제어부(22)와, 열 제어부(23)와, 메모리 셀 어레이(24)와, 리셋 신호 생성부(25)를 구비한다. 또, 여기에서는, 설명을 간략화하기 위하여, 예를 들면 입출력용의 인터페이스부(인터페이스 핀 등) 등의 다른 주지의 구성을 나타내고 있지 않다.
코맨드 디코더(21)는, 외부로부터 공급되는 코맨드 신호를 해독하고, 코맨드 제어 신호를 생성한다. 그리고, 코맨드 디코더(21)는, 외부로부터 공급된 코맨드가 판독 코맨드였을 경우에는, 판독 동작의 트리거 신호(CMDRD)를 행 제어부(22) 및 열 제어부(23)에 출력한다. 또한, 코맨드 디코더(21)는, 외부로부터 공급된 코맨드가 기입 코맨드였을 경우에는, 기입 동작의 트리거 신호(CMDWR)를 행 제어부(22) 및 열 제어부(23)에 출력한다.
행 제어부(22)는, 각 트리거 신호(CMDRD, CMDWR)나 후술하는 리프레시 트리거 신호(SRTRIG) 등에 따라서, 메모리 셀 어레이(24) 내의 대응하는 메모리 어레이의 활성/비활성을 제어한다. 예를 들면, 행 제어부(22)는, 판독 또는 기입 액세스나 리프레시 등을 행하기 위하여 선택된 행 워드선을 활성화시키기 위한 신호(WLON)와, 해당 행 워드선을 비활성화시키기 위한 신호(WLOFF)를 메모리 셀 어레이(24) 및 제어부(10)에 출력한다.
또, 행 제어부(22)는 센스 증폭기를 활성화시키기 위한 신호(SAEN)를 메모리 셀 어레이(24) 및 열 제어부(23)에 출력한다. 또한, 행 제어부(22)는 판독 또는 기입 액세스가 요구된 것을 나타내는 신호(RDWR)와, 리프레시 동작이 행해지는 것을 나타내는 신호(REF)를 제어부(10)에 출력한다. 또, 행 제어부(22)는, 제어부(10)로부터 출력된 리프레시 트리거 신호(SRTRIG)에 의거해서, 메모리 셀 어레이(24)의 리프레시 동작을 행한다.
열 제어부(23)는, 각 트리거 신호(CMDRD, CMDWR) 등에 따라서, 판독 또는 기입 액세스 등을 행하기 위하여 선택된 열 비트선을 활성화시키기 위한 신호(CLEN)를 메모리 셀 어레이(24)에 출력한다.
또, 메모리 셀 어레이(24)에 대한 어드레스 및 데이터 제어의 상세에 대해서는 주지의 기술과 마찬가지이므로, 본 실시형태에서는 설명을 생략한다.
리셋 신호 생성부(25)는, 반도체 기억장치 내의 논리회로 등을 초기화하기 위한 리셋 신호(RESET)를, 제어부(10), 코맨드 디코더(21) 및 행 제어부(22)에 출력한다.
본 실시형태에서는, 코맨드 디코더(21), 행 제어부(22), 열 제어부(23), 메모리 셀 어레이(24) 및 리셋 신호 생성부(25)가 메모리(20)에 설치되어 있을 경우를 일례로서 설명했지만, 예를 들어, 메모리(20)가 반도체 기억장치의 외부에 존재할 경우에는, 각 부(21 내지 25) 중 적어도 1개가, 제어부(10)와 함께 반도체 기억장치에 설치되어도 된다.
다음에, 도 3을 참조해서, 제어부(10)의 구성에 대해서 설명한다. 제어부(10)는 발진회로(100)와, 2개의 카운터(110, 120)와, 선택기(130)와, 회로부(140)를 포함한다. 또, 2개의 카운터(110, 120)에는, 리셋 신호 생성부(25)로부터 출력된 리셋 신호(RESET)가 입력되어도 된다.
발진회로(100)는, 리프레시 동작을 개시하기 위한 리프레시 트리거 신호(OSC)를 소정 간격으로 생성해서, 2개의 카운터(110, 120)에 출력한다.
카운터(110)는, 발진회로(100)로부터 출력된 리프레시 트리거 신호(OSC)의 펄스를 M(M은 1 이상의 임의의 수임)개 계수할 때마다 1개의 펄스 신호를 리프레시 트리거 신호(OSC2)로서 선택기(130)에 출력한다. 즉, 리프레시 트리거 신호(OSC2)의 간격(여기서는, I2)은 리프레시 트리거 신호(OSC)의 M배이다.
또한, 카운터(120)는, 발진회로(100)로부터 출력된 리프레시 트리거 신호(OSC)를 N(N은, 1 이상의 임의의 수이며, M보다도 큼)개 계수할 때마다 1개의 펄스 신호를 리프레시 트리거 신호(OSC1)로서 선택기(130)에 출력한다. 즉, 리프레시 트리거 신호(OSC1)의 간격(여기서는, I1)은, 리프레시 트리거 신호(OSC)의 N배이며, 리프레시 트리거 신호(OSC2)의 간격보다도 길다.
선택기(130)는, 후술하는 제어 신호(SEL)에 의거해서, 복수의 간격 중 어느 하나의 간격의 리프레시 트리거 신호(여기서는, OSC1 또는 OSC2)를, 리프레시 트리거 신호(SRTRIG)로서 행 제어부(22)에 출력한다. 본 실시형태에서는, 선택기(130)는, 제어 신호(SEL)가 하이 레벨인 경우에, 긴 간격(I1)의 리프레시 트리거 신호(OSC1)를 행 제어부(22)에 출력하고, 제어 신호(SEL)가 로 레벨(low level)인 경우에, 짧은 간격(I2)의 리프레시 트리거 신호(OSC2)를 행 제어부(22)에 출력하도록 구성되어 있다.
회로부(140)는, 메모리(20)에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지 최단의 간격의 리프레시 트리거 신호(여기서는, OSC2)가 선택기(130)로부터 출력되도록, 제어 신호(SEL)를 생성해서 선택기(130)에 출력하도록 구성되어 있다. 본 실시형태에서는, 회로부(140)는, 2개의 NOR 회로(141, 142)를 이용한 RS 플립플롭과, 인버터(143)와, 제1 시프트 레지스터(144)와, 제2 시프트 레지스터(145)와, NOR 회로(146)와, NAND 회로(147)와, NAND 회로(148)와, NAND 회로(149)를 포함한다.
RS 플립플롭의 NOR 회로(141)의 한쪽의 입력 단자에는, 행 제어부(22)로부터 출력된 신호(RDWR)가 인가된다. 또, NOR 회로(141)의 다른 쪽의 입력 단자는 NOR 회로(142)의 출력 단자에 접속되어 있다. 또한, NOR 회로(141)의 출력 단자는 인버터(143)의 입력 단자와, NOR 회로(142)의 한쪽의 입력 단자에 접속되어 있다. 또, NOR 회로(142)의 다른 쪽의 입력 단자는 NAND 회로(149)의 출력 단자에 접속되어 있다.
인버터(143)는, NOR 회로(141)로부터 출력된 신호를 논리반전시켜, 논리반전된 신호를 신호(LAT)로서 제1 시프트 레지스터(144)에 출력한다.
제1 시프트 레지스터(144)는, 인버터(143)로부터 출력된 신호(LAT)를 클록 펄스에 의해서 시프트하고, 신호(SHIFT1)로서 제2 시프트 레지스터(145) 및 NOR 회로(146)에 출력한다. 또한, 제1 시프트 레지스터(144)의 리셋 단자에는, 리셋 신호 생성부(25)로부터 출력된 리셋 신호(RESET)가 인가되어도 된다.
제2 시프트 레지스터(145)는, 제1 시프트 레지스터(144)로부터 출력된 신호(SHIFT1)를 클록 펄스에 의해서 시프트하고, 신호(SHIFT2)로서 NOR 회로(146) 및 NAND 회로(148)에 출력한다. 또한, 제2 시프트 레지스터(145)의 리셋 단자에는, 리셋 신호 생성부(25)로부터 출력된 리셋 신호(RESET)가 인가되어도 된다.
NOR 회로(146)의 한쪽의 입력 단자는, 제1 시프트 레지스터(144)의 출력 단자에 접속되어 있다. 또한, NOR 회로(146)의 다른 쪽의 입력 단자는, 제2 시프트 레지스터(145)의 출력 단자에 접속되어 있다. 또한, NOR 회로(146)에 있어서의 논리연산의 결과는, 제어 신호(SEL)로서 선택기(130)에 출력된다.
NAND 회로(147)의 한쪽의 입력 단자에는, 행 제어부(22)로부터 출력된 신호(WLON)가 인가된다. 또한, NAND 회로(147)의 다른 쪽의 입력 단자에는, 행 제어부(22)로부터 출력된 신호(REF)가 인가된다. 또한, NAND 회로(147)로부터 출력된 신호는, 제1 시프트 레지스터(144) 및 제2 시프트 레지스터(145)의 각각의 클록 단자에 인가된다.
NAND 회로(148)의 제1 입력 단자에는 행 제어부(22)로부터 출력된 신호(WLOFF)가 인가된다. 또한, NAND 회로(148)의 제2 입력 단자에는 행 제어부(22)로부터 출력된 신호(REF)가 인가된다. 또한, NAND 회로(148)의 제3 입력 단자에는, 제2 시프트 레지스터(145)로부터 출력된 신호(SHIFT2)가 인가된다.
NAND 회로(149)의 한쪽의 입력 단자에는, 리셋 신호 생성부(25)로부터 출력된 리셋 신호(RESET)가 인가된다. 또, NAND 회로(149)의 다른 쪽의 입력 단자는, NAND 회로(148)의 출력 단자에 접속되어 있다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 4를 참조해서 설명한다. 도 4는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임차트이다.
도 4에 나타낸 바와 같이, 대기 상태에서는, 하이 레벨의 제어 신호(SEL)가 선택기(130)에 입력됨으로써, 긴 간격(I1)의 리프레시 트리거 신호(OSC1)가 행 제어부(22)에 출력된다. 이것에 의해, 행 제어부(22)는, 간격(I1)으로 리프레시 동작을 행한다.
시각(t1)에 있어서, 판독 또는 기입 액세스가 요구된 것에 의해서, 하이 레벨의 신호(RDWR)가 행 제어부(22)로부터 출력되어, RS 플립플롭의 NOR 회로(141)에 입력되면, RS 플립플롭은 로 레벨의 신호를 출력한다. 이 경우, 인버터(143)는, 로 레벨로부터 하이 레벨로 논리반전된 신호(LAT)를 제1 시프트 레지스터(144)에 출력한다.
그 후, 간격(I1)의 리프레시 동작(도면에 있어서 2회째의 간격(I1)의 리프레시 동작)의 개시에 따라서, 시각(t2)에 있어서, 신호(REF) 및 신호(WLON)가 하이 레벨이 되면, NAND 회로(147)로부터 출력된 로 레벨의 신호가 제1 시프트 레지스터(144)의 클록 단자에 입력됨으로써, 제1 시프트 레지스터(144)로부터 출력되는 신호(SHIFT1)가 하이 레벨이 된다. 이때, NOR 회로(146)로부터 출력되는 제어 신호(SEL)가 로 레벨이 되고, 그 다음에 행해지는 리프레시 동작은 간격(I2)의 리프레시 동작이 된다.
다음에, 1회째의 간격(I2)의 리프레시 동작의 개시에 따라서, 시각(t3)에 있어서, 신호(REF) 및 신호(WLON)가 하이 레벨이 되면, NAND 회로(147)로부터 출력된 로 레벨의 신호가 제2 시프트 레지스터(145)의 클록 단자에 입력됨으로써, 제2 시프트 레지스터(145)로부터 출력되는 신호(SHIFT2)가 하이 레벨이 된다.
그 후, 시각(t4)에 있어서, 신호(SHIFT2)가 하이 레벨의 상태에서 신호(WLOFF)가 하이 레벨이 되면, 신호(LAT)가 로 레벨이 된다. 그리고, 이 로 레벨의 신호(LAT)가, 그 뒤의 2회의 간격(I2)의 리프레시 동작에 의해서 제2 시프트 레지스터(145)까지 시프트되게 된다.
그리고, 3회째의 간격(I2)의 리프레시 동작의 개시에 따라서, 시각(t5)에 있어서, 신호(REF) 및 신호(WLON)가 하이 레벨이 되면, 신호(SHIFT2)가 로 레벨이 되고, NOR 회로(146)로부터 출력되는 제어 신호(SEL)가 하이 레벨이 된다. 이것에 의해, 그 다음에 행해지는 리프레시 동작은 간격(I1)의 리프레시 동작이 된다.
여기서, 신호(LAT)가 로 레벨의 상태이어도, 신호(SHIFT2)가 로 레벨이 되기 전에 판독 또는 기입 액세스가 요구되면, 시각(t1)과 마찬가지로 신호(LAT)가 하이 레벨이 되고, 제1 시프트 레지스터(144)에 입력된다. 즉, 본 실시형태에서는, 판독 또는 기입 액세스가 최후에 요구되고 나서 3회의 간격(I2)의 리프레시 동작이 행해질 때까지, 제어 신호(SEL)를 로 레벨로 유지할(즉, 짧은 간격(I2)의 리프레시 트리거 신호(OSC2)가 선택기(130)로부터 행 제어부(22)에 출력될) 수 있다.
이와 같이 해서, 제어부(10)는, 메모리(20)에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때(여기에서는, 최단의 간격(I2)의 리프레시 동작이 3회 행해짐)까지, 메모리(20)의 리프레시 동작을 최단의 간격(I2)으로 행하도록 제어할 수 있다.
도 5에, 제1 실시형태에 따른 반도체 기억장치에 대한 판독 기입 액세스 요구의 양상과 리프레시 간격의 관계의 일례를 나타낸다. 도 5(a)에 나타낸 바와 같이, 판독 기입 액세스가 빈번하게 요구되지 않을 경우에는, 도 1(a)과 비교해서 리프레시 동작의 실행 횟수가 증가하지만, 리프레시 동작의 실행 횟수의 증가에 따르는 소비 전력의 증가는, 판독 또는 기입 액세스에 의한 소비 전력을 고려하면 허용 가능하다. 또한, 도 5(b)에 나타낸 바와 같이, 판독 기입 액세스가 빈번하게 요구될 경우이어도, 이러한 빈번한 판독 기입 액세스에 따라서, 최단의 간격(I2)으로 리프레시 동작이 행해지는 기간을 길게 할 수 있다. 이것에 의해, 각 행 어드레스에 대해서 리프레시가 행해지는 간격이 단축되므로, 예를 들어, 특정한 행 어드레스에 대해서 행 해머공격에 의한 판독 기입 액세스가 행해져 있을 경우이어도, 다른 행 어드레스에 대한 리프레시가 종료되어 해당 특정의 행 어드레스에 대한 리프레시가 다시 행해질 때까지의 시간을 단축할 수 있다. 따라서, 각 행 어드레스에 대해서 리프레시가 행해지는 사이에 특정한 행 어드레스에 대해서 행 해머공격에 의한 판독 기입 액세스가 행해지는 횟수도 감소되므로, 데이터 보유 특성이 손상되는 것을 억제할 수 있다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 메모리(20)에 대한 판독 또는 기입 액세스가 요구되면, 소정의 조건을 충족시킬 때까지 메모리의 리프레시 동작이 최단의 간격(I2)으로 행해지므로, 예를 들어, 판독 또는 기입 액세스가 빈번하게 요구될 경우이어도, 이것에 따라서 메모리의 리프레시 동작을 빈번하게 행하는 것이 가능하게 된다. 이것에 의해, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다. 또한, 판독 또는 기입 액세스가 요구되어 있지 않을 경우에는, 메모리의 리프레시 동작을 최단의 간격(I2)보다도 긴 간격(I1)으로 행하는 것이 가능하게 되므로, 예를 들면 리프레시 동작이 항상 최단의 간격(I2)으로 행해질 경우와 비교해서, 리프레시 동작이 행해지는 횟수를 저감시키는 것이 가능하게 된다. 이것에 의해, 반도체 기억장치의 소비 전력이 증대되는 것을 억제할 수 있다.
또한, 본 실시형태의 반도체 기억장치에 따르면, 메모리(20)에 대한 판독 또는 기입 액세스가 요구된 경우에, 소정의 조건을 충족시킬 때까지 최단의 간격(I2)의 리프레시 트리거 신호(OSC2)가 선택기(130)로부터 출력됨으로써, 리프레시 간격을 제어할 수 있다.
(제2 실시형태)
이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 반도체 기억장치의 온도에 따라서 리프레시 간격을 제어하는 점에 있어서, 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.
도 6에, 제2 실시형태에 따른 반도체 기억장치에 있어서의 온도와 리프레시 간격의 관계의 일례를 나타낸다. 일반적으로, 반도체 기억장치는, 온도가 높아질수록, 데이터를 적절하게 보유하는데에 필요한 리프레시 간격이 짧아진다고 하는 특성(RC)을 지니고 있다. 여기서, 소정의 온도(예를 들어, 20℃)에 있어서의 리프레시 간격이 특성(RC)의 리프레시 간격(여기서는, 16×N)보다도 길어지면, 리프레시가 행해지는 사이에 데이터가 소실되어버릴 우려가 있다. 따라서, 소정의 온도에 있어서의 리프레시 간격이 특성(RC)의 리프레시 간격 이하가 되도록, 반도체 기억장치의 온도에 따라서 리프레시 간격을 제어할 필요가 있다.
그래서, 본 실시형태의 반도체 기억장치는, 도 6에 나타낸 바와 같이, 다른 온도 범위(도면의 예에서는, 20℃ 미만, 20℃ 이상 55℃ 미만, 55℃ 이상 90℃ 미만)마다 다른 리프레시 간격(도면의 예에서는, 16×N, 4×N, N)을 설정하도록 구성되어 있다.
도 7은 본 실시형태에 따른 반도체 기억장치의 제어부(10)의 구성예를 나타내는 도면이다. 본 실시형태에 따른 반도체 기억장치는, 반도체 기억장치의 온도를 검출하는 온도 센서(160)를 구비하고, 제어부(10)는, 반도체 기억장치의 온도에 대해서 복수의 간격(여기서는, 16×N, 4×N, N) 중 어느 하나의 간격이 대응되어 있을 경우에, 복수의 간격 중 온도 센서(160)에 의해서 검출된 온도에 대응하는 간격으로 메모리(20)의 리프레시 동작을 행하도록 제어한다. 이것에 의해, 반도체 기억장치의 온도에 따라서 리프레시 간격을 짧게 또는 길게 하도록 변경하는 것이 가능하게 되므로, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있다.
또한, 제어부(10)는, 온도 센서(160)에 의해서 검출된 온도가 높아질수록 짧은 간격으로 메모리(20)의 리프레시 동작을 행하도록 제어해도 된다. 이것에 의해, 예를 들어, 반도체 기억장치의 온도가 높아질수록 짧은 간격으로 리프레시 동작이 행해지므로, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 유지할 수 있다.
본 실시형태에 있어서, 제어부(10)는 발진회로(100)와, 4개의 카운터(110, 120, 121, 122)와, 선택기(130)와, 회로부(140)와, 선택기(150)와, 온도 센서(160)를 포함한다. 여기에서, 선택기(150)는 본 발명에 있어서의 "제1 선택기"의 일례이며, 선택기(130)는 본 발명에 있어서의 "제2 선택기"의 일례이다.
본 실시형태에 있어서, 카운터(120)는, 발진회로(100)로부터 출력된 리프레시 트리거 신호(OSC)의 펄스를 N개 계수할 때마다 1개의 펄스 신호를 리프레시 트리거 신호(OSC1a)로서 선택기(150) 및 카운터(121)에 출력한다. 여기서, 리프레시 트리거 신호(OSC1a)의 간격(여기서는, N)은 리프레시 트리거 신호(OSC)의 N배이다.
카운터(121)는, 카운터(120)로부터 출력된 리프레시 트리거 신호(OSC1a)의 펄스를 소정수(예를 들어, 4개) 계수할 때마다 1개의 펄스 신호를 리프레시 트리거 신호(OSC1b)로서 선택기(150) 및 카운터(122)에 출력한다. 여기서, 리프레시 트리거 신호(OSC1b)의 간격(여기서는, 4×N)은, 리프레시 트리거 신호(OSC)의 4×N배이다.
카운터(122)는, 카운터(121)로부터 출력된 리프레시 트리거 신호(OSC1b)의 펄스를 소정수(예를 들어, 4개) 계수할 때마다 1개의 펄스 신호를 리프레시 트리거 신호(OSC1c)로서 선택기(150)에 출력한다. 여기에서, 리프레시 트리거 신호(OSC1c)의 간격(여기서는, 16×N)은, 리프레시 트리거 신호(OSC)의 16×N배이다.
선택기(150)는, 복수의 간격(여기서는, 16×N, 4×N, N) 중 온도 센서(160)에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호(여기서는, OSC1a, OSC1b 또는 OSC1c)를, 리프레시 트리거 신호(OSC1)로서 선택기(130)에 출력한다.
온도 센서(160)는, 반도체 기억장치의 온도를 검출하는 2개의 온도 센서(161, 162)를 구비하고 있다. 온도 센서(161)는, 검출한 온도가 소정값(여기서는, 20℃) 미만인 경우에 로 레벨의 신호(LT)를 선택기(150)에 출력하고, 검출한 온도가 소정값(여기서는, 20℃) 이상인 경우에 하이 레벨의 신호(LT)를 선택기에 출력하도록 구성되어 있다. 또한, 온도 센서(162)는, 검출한 온도가 소정값(여기서는, 55℃) 미만인 경우에 로 레벨의 신호(HT)를 선택기(150)에 출력하고, 검출한 온도가 소정값(여기서는, 55℃) 이상인 경우에 하이 레벨의 신호(HT)를 선택기에 출력하도록 구성되어 있다.
본 실시형태에 있어서, 선택기(150)는, 온도 센서(160)에 의해서 검출된 온도가 20℃ 미만인 경우(신호(LT) 및 신호(HT)가 로 레벨인 경우)에, 간격이 16×N인 리프레시 트리거 신호(OSC1c)를, 리프레시 트리거 신호(OSC1)로서 선택기(130)에 출력한다. 또한, 선택기(150)는, 온도 센서(160)에 의해서 검출된 온도가 20℃ 이상 55℃ 미만인 경우(신호(LT)가 하이 레벨이며, 신호(HT)가 로 레벨인 경우)에, 간격이 4×N인 리프레시 트리거 신호(OSC1b)를, 리프레시 트리거 신호(OSC1)로서 선택기(130)에 출력한다. 또한, 선택기(150)는, 온도 센서(160)에 의해서 검출된 온도가 55℃ 이상인 경우(신호(LT) 및 신호(HT)가 하이 레벨인 경우)에, 간격이 N인 리프레시 트리거 신호(OSC1a)를, 리프레시 트리거 신호(OSC1)로서 선택기(130)에 출력한다.
또, 선택기(130)는, 전술한 제1 실시형태와 마찬가지로, 회로부(140)로부터 출력된 제어 신호(SEL)가 하이 레벨인 경우에, 리프레시 트리거 신호(OSC1)를, 리프레시 트리거 신호(SRTRIG)로서 행 제어부(22)에 출력한다. 한편, 선택기(130)는, 회로부(140)로부터 출력된 제어 신호(SEL)가 로 레벨인 경우(즉, 메모리(20)에 대한 판독 또는 기입 액세스가 요구되어, 소정의 조건을 충족시킬 때까지의 사이)에, 리프레시 트리거 신호(OSC2)를, 리프레시 트리거 신호(SRTRIG)로서 행 제어부(22)에 출력한다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있는 동시에, 소비 전력의 증대를 억제하고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
(제3 실시형태)
이하, 본 발명의 제3 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 메모리(20)에 대한 판독 또는 기입 액세스가 요구된 경우에, 온도 센서에 의해서 검출된 온도에 대응하는 간격 중 최단의 간격의 리프레시 트리거 신호가 선택기(150)로부터 출력되도록 제어하는 점에 있어서, 상기 각 실시형태와 다르다. 이하, 상기 각 실시형태와 다른 구성에 대해서 설명한다.
도 8은 본 실시형태에 따른 반도체 기억장치의 제어부(10)의 구성예를 나타내는 도면이다. 본 실시형태에 있어서, 제어부(10)는 발진회로(100)와, 3개의 카운터(120, 121, 122)와, 회로부(140)와, 선택기(150)와, 온도 센서(160)를 포함한다. 본 실시형태에서는, 선택기(150)는, 회로부(140)로부터 출력된 제어 신호(SEL)가 인가되도록 구성되어 있다.
본 실시형태에 있어서, 선택기(150)는, 제어 신호(SEL)에 의거해서, 복수의 간격 중 온도 센서(160)에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호를 출력한다.
구체적으로 설명하면, 선택기(150)는, 회로부(140)로부터 출력된 제어 신호(SEL)가 하이 레벨인 경우에, 복수의 간격(여기서는, 16×N, 4×N, N) 중 온도 센서(160)에 의해서 검출된 온도에 대응하는 간격의 리프레시 트리거 신호(여기서는, OSC1a, OSC1b 또는 OSC1c)를, 리프레시 트리거 신호(SRTRIG)로서 행 제어부(22)에 출력한다.
또한, 선택기(150)는, 회로부(140)로부터 출력된 제어 신호(SEL)가 로 레벨인 경우(즉, 메모리(20)에 대한 판독 또는 기입 액세스가 요구되어, 소정의 조건을 충족시킬 때까지의 사이)에, 복수의 간격(여기서는, 16×N, 4×N, N) 중 최단의 간격(여기서는, N)의 리프레시 트리거 신호(여기서는, OSC1a)를, 리프레시 트리거 신호(SRTRIG)로서 행 제어부(22)에 출력한다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 반도체 기억장치의 온도에 따라서 데이터를 적절하게 보유할 수 있는 동시에, 소비 전력의 증대를 억제하고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
이상 설명한 각 실시형태는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것이며, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 각 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들면, 전술한 각 실시형태에서는, 소정의 조건이, 최단의 간격으로 메모리(20)의 리프레시 동작이 소정 횟수 행해지는 것일 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 소정의 조건은, 판독 또는 기입 액세스가 요구되고 나서 소정 시간이 경과하는 것이어도 되고, 소정의 발진회로(발진회로(100)이어도 되고, 다른 발진회로이어도 됨)로부터 출력된 펄스를 계수하는 소정의 카운터에 의해서 계수된 값이 소정값에 도달하는 것이어도 된다.
또한, 전술한 각 실시형태에서는, 판독 또는 기입 액세스가 요구되면, 메모리(20)의 리프레시 동작이 최단의 간격으로 3회 행해질 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 판독 또는 기입 액세스가 요구되면, 메모리(20)의 리프레시 동작이 최단의 간격으로 1회 또는 2회 행해져도 되고, 4회 이상의 임의의 횟수만 행해져도 된다. 이 경우, 예를 들어, 최단의 간격에서의 리프레시 동작의 실행 횟수에 따라서, 회로부(140)의 시프트 레지스터의 수가 변경되어도 되고, 최단의 간격에서의 리프레시 동작의 실행 횟수를 계수하는 카운터가 시프트 레지스터 대신에 설치되어도 된다.
또, 전술한 제2 실시형태 및 제3 실시형태에서는, 3개의 다른 온도 범위마다 리프레시 간격이 설정될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 2개 또는 4개 이상의 다른 온도 범위마다 리프레시 간격이 설정되어도 된다. 이 경우, 온도 범위의 수에 따라서 임의의 수의 온도 센서가 설치되어도 된다.
또한, 전술한 각 실시형태에 있어서의 제어부(10) 및 회로부(140)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 각종 구성이 채용되어도 된다.
10: 제어부 20: 메모리
130: 선택기 140: 회로부
150: 선택기 160: 온도 센서
SEL: 제어 신호 I1: 제1 간격
I2: 제2 간격
OSC1: 제1 간격의 리프레시 트리거 신호
OSC2: 제2 간격의 리프레시 트리거 신호

Claims (7)

  1. 반도체 기억장치로서,
    메모리 상에서 수행되는 복수의 소정의 리프레시 동작을 제어하는 제어부;를 포함하고,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구되지 않은 경우에, 상기 제어부는 상기 소정의 리프레시 동작을 상기 메모리 상에서 제1 간격으로 행하도록 제어하고,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 제어부는 소정의 조건이 충족될 때까지 상기 소정의 리프레시 동작을 상기 메모리 상에서 제2 간격으로 행하도록 제어를 변경하고,
    상기 소정의 조건이 충족된 후, 상기 제어부는 상기 메모리에 대한 추가의 판독 또는 기입 액세스가 상기 소정의 조건이 충족되기 전에 요구되지 않으면, 상기 소정의 리프레시 동작을 상기 메모리 상에서 상기 제1 간격으로 행하도록 제어를 변경하고,
    상기 제2 간격은 상기 제1 간격보다 더 짧고,
    상기 소정의 조건은, 상기 소정의 리프레시 동작이 상기 메모리 상에서 상기 제2 간격으로 소정 횟수 행해지는 것인, 반도체 기억장치.
  2. 제1항에 있어서,
    상기 반도체 기억장치의 온도를 검출하는 온도 센서를 더 포함하되,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구되지 않은 경우에,
    상기 반도체 기억장치의 온도가 제1 온도 이상인 것으로 검출되면, 상기 제어부는 상기 소정의 리프레시 동작을 상기 메모리 상에서 상기 제1 간격으로 행하도록 제어하고,
    상기 반도체 기억장치의 온도가 상기 제1 온도 미만이고 제2 온도 이상인 것으로 검출되면, 상기 제어부는 상기 소정의 리프레시 동작을 상기 메모리 상에서 제3 간격으로 행하도록 제어하고,
    상기 반도체 기억장치의 온도가 상기 제2 온도 미만인 것으로 검출되면, 상기 제어부는 상기 소정의 리프레시 동작을 상기 메모리 상에서 제4 간격으로 행하도록 제어하고,
    상기 제1 온도는 상기 제2 온도보다 크고,
    상기 제3 간격은 상기 제1 간격보다 길고,
    상기 제4 간격은 상기 제3 간격보다 긴, 반도체 기억장치.
  3. 제2항에 있어서,
    상기 제어부는,
    상기 반도체 기억장치의 온도에 의거해서, 상기 제1 간격, 상기 제3 간격 및 상기 제4 간격 중 어느 하나를 갖는 제1 리프레시 트리거 신호를 선택하여 출력하는 제1 선택기와,
    제어 신호에 의거해서, 상기 제1 리프레시 트리거 신호, 또는 상기 제2 간격을 갖는 제2 리프레시 트리거 신호를 선택하여 출력하는 제2 선택기와,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 소정의 조건이 충족될 때까지 상기 제2 리프레시 트리거 신호가 상기 제2 선택기로부터 출력되도록, 상기 제어 신호를 생성해서 상기 제2 선택기에 출력하는 회로부를 포함하는, 반도체 기억장치.
  4. 제2항에 있어서,
    상기 제어부는,
    제어 신호와 상기 반도체 기억장치의 온도에 의거해서, 상기 제1 간격을 갖는 제1 리프레시 트리거 신호, 상기 제2 간격을 갖는 제2 리프레시 트리거 신호, 및 상기 제3 간격을 갖는 제3 리프레시 트리거 신호 중 어느 하나를 선택하여 출력하는 선택기와,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 제어 신호를 생성해서 상기 선택기에 출력하는 회로부를 포함하고,
    상기 제어 신호가 수신되지 않은 경우, 상기 선택기는 상기 반도체 기억장치의 온도에 의거해서 상기 제1 리프레시 트리거 신호, 상기 제2 리프레시 트리거 신호 및 상기 제3 리프레시 트리거 신호 중 어느 하나를 선택하여 출력하고,
    상기 제어 신호가 수신된 경우, 상기 선택기는 상기 소정의 조건이 충족될 때까지 상기 제2 리프레시 트리거 신호를 선택하여 출력하는, 반도체 기억장치.
  5. 반도체 기억장치로서,
    메모리 상에서 수행되는 복수의 소정의 리프레시 동작을 제어하는 제어부;를 포함하고,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구되지 않은 경우에, 상기 제어부는 상기 소정의 리프레시 동작을 상기 메모리 상에서 제1 간격으로 행하도록 제어하고,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 제어부는 소정의 조건을 충족시킬 때까지 상기 소정의 리프레시 동작을 상기 메모리 상에서 제2 간격으로 행하도록 제어를 변경하고,
    상기 소정의 조건이 충족된 후, 상기 제어부는 상기 메모리에 대한 추가의 판독 또는 기입 액세스가 상기 소정의 조건이 충족되기 전에 요구되지 않으면, 상기 소정의 리프레시 동작을 상기 메모리 상에서 상기 제1 간격으로 행하도록 제어를 변경하고,
    상기 제2 간격은 상기 제1 간격보다 더 짧고,
    상기 소정의 조건은, 상기 소정의 리프레시 동작이 상기 메모리 상에서 상기 제2 간격으로 소정 횟수 행해지는 것이고,
    상기 제어부는,
    제어 신호에 의거해서, 상기 제1 간격을 갖는 제1 리프레시 트리거 신호, 또는 상기 제2 간격을 갖는 제2 리프레시 트리거 신호를 선택하여 출력하는 선택기와,
    상기 메모리 상에서 상기 소정의 리프레시 동작이 수행되는 동안 상기 메모리에 대한 판독 또는 기입 액세스가 요구된 경우에, 상기 소정의 조건이 충족될 때까지 상기 제2 리프레시 트리거 신호가 상기 선택기로부터 출력되도록, 상기 제어 신호를 생성해서 상기 선택기에 출력하는 회로부를 포함하는, 반도체 기억장치.
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