JP6975298B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することの可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリのリフレッシュ動作を複数の間隔のうち何れかの間隔で行うように制御する制御部１０であって、メモリに対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまでメモリのリフレッシュ動作を複数の間隔のうち最短の間隔で行うように制御する制御部１０を備える。【選択図】図３

Description

本発明は、半導体記憶装置に関する。
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。コンデンサに蓄えられた電荷は、一定時間が経過すると放電するため、ＤＲＡＭは、定期的に電荷をチャージするリフレッシュという記憶保持動作が必要になる（例えば、特許文献１〜３）。
ところで、リフレッシュが行われる間に、同一のロウ（Row）アドレスに対して多くの読み出し及び／又は書き込み要求が集中すると、ロウハンマー（Row Hammer）問題が発生する可能性がある。ロウハンマー問題とは、一定時間内に同一のロウアドレスに対して多くのアクセスが集中した場合に、当該ロウアドレスに対して物理的に隣接するロウアドレスに対応するデータビットの電荷が放電することによって、データ破壊を引き起こす問題である。
半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を図１に示す。図１に示す例では、一定時間（間隔Ｉ１）が経過する毎にリフレッシュが行われることを想定している。図１（ａ）に示すように、読み書きアクセスが頻繁に要求されない場合には、メモリのデータ保持特性が損なわれることがない。しかしながら、図１（ｂ）に示すように、読み書きアクセスが頻繁に要求されると、メモリのデータ保持特性が損なわれ（つまり、データビットの電荷が放電し）、データ保持時間が短くなる。これにより、データ破壊が発生する可能性がある。
中国特許公開公報第１０７９２４６９７号 米国特許公報第９７４１４２１号 台湾特許公開公報第２０１５３５３６６号
かかるロウハンマー問題を解決するために、例えば、メモリのリフレッシュ間隔（Ｉ１）をより短く設定することが考えられる。しかしながら、この場合には、リフレッシュが短い間隔で頻繁に行われるようになることから、半導体記憶装置の消費電力が増大する虞があった。
本発明は上記課題に鑑みてなされたものであり、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することの可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明は、メモリのリフレッシュ動作を複数の間隔のうち何れかの間隔で行うように制御する制御部であって、前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで前記メモリのリフレッシュ動作を前記複数の間隔のうち最短の間隔で行うように制御する制御部を備える、半導体記憶装置を提供する（発明１）。
かかる発明（発明１）によれば、メモリに対する読み出し又は書き込みアクセスが要求されると、所定の条件を満たすまでメモリのリフレッシュ動作が最短の間隔で行われるので、例えば、読み出し又は書き込みアクセスが頻繁に要求される場合であっても、これに応じてメモリのリフレッシュ動作を頻繁に行うことが可能になる。これにより、ロウハンマー問題によるデータ破壊を回避することができる。また、読み出し又は書き込みアクセスが要求されていない場合には、メモリのリフレッシュ動作を最短の間隔よりも長い間隔で行うことが可能になるので、例えばリフレッシュ動作が常に最短の間隔で行われる場合と比較して、リフレッシュ動作が行われる回数を低減することが可能になる。これにより、半導体記憶装置の消費電力が増大するのを抑制することができる。
上記発明（発明１）においては、前記所定の条件は、前記最短の間隔で前記メモリのリフレッシュ動作が所定回数行われることであってもよい（発明２）。
かかる発明（発明２）によれば、最短の間隔でメモリのリフレッシュ動作が所定回数行われるまで、メモリのリフレッシュ間隔を短くすることができる。
上記発明（発明１〜２）においては、前記制御部は、制御信号に基づいて、前記複数の間隔のうち何れかの間隔のリフレッシュトリガ信号を出力するセレクタと、前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記セレクタから出力されるように、前記制御信号を生成して前記セレクタに出力する回路部と、を備えてもよい（発明３）。
かかる発明（発明３）によれば、メモリに対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで最短の間隔のリフレッシュトリガ信号がセレクタから出力されることによって、リフレッシュ間隔を制御することができる。
上記発明（発明１〜３）においては、前記半導体記憶装置の温度を検出する温度センサを備え、前記制御部は、前記半導体記憶装置の温度に対して前記複数の間隔のうち何れかの間隔が対応付けられている場合に、前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔で前記メモリのリフレッシュ動作を行うように制御してもよい（発明４）。
一般に、半導体記憶装置は、温度が高くなるほど、データを適切に保持するのに必要なリフレッシュ間隔が短くなる。かかる発明（発明４）によれば、半導体記憶装置の温度に応じてリフレッシュ間隔を短く又は長くするように変更することが可能になるので、半導体記憶装置の温度に応じてデータを適切に保持することができる。
上記発明（発明４）においては、前記制御部は、前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号を出力する第１セレクタと、制御信号に基づいて、前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号、又は、前記最短の間隔のリフレッシュトリガ信号を出力する第２セレクタと、前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記第２セレクタから出力されるように、前記制御信号を生成して前記第２セレクタに出力する回路部と、を備えてもよい（発明５）。
かかる発明（発明５）によれば、半導体記憶装置の温度に応じてデータを適切に保持することができるとともに、消費電力の増大を抑制し、ロウハンマー問題によるデータ破壊を回避することができる。
上記発明（発明４）においては、前記制御部は、制御信号に基づいて、前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号を出力するセレクタと、前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記セレクタから出力されるように、前記制御信号を生成して前記セレクタに出力する回路部と、を備えてもよい（発明６）。
かかる発明（発明６）によれば、半導体記憶装置の温度に応じてデータを適切に保持することができるとともに、消費電力の増大を抑制し、ロウハンマー問題によるデータ破壊を回避することができる。
上記発明（発明４〜６）においては、前記制御部は、前記温度センサによって検出された温度が高くなるほどより短い間隔で前記メモリのリフレッシュ動作を行うように制御してもよい（発明７）。
かかる発明（発明７）によれば、例えば、半導体記憶装置の温度が高くなるほどより短い間隔でリフレッシュ動作が行われるので、半導体記憶装置の温度に応じてデータを適切に維持することができる。
本発明の半導体記憶装置によれば、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することができる。
従来の半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を示す図である。 本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。 制御部の構成例を示す図である。 半導体記憶装置内の各部の信号の電圧の推移を示すタイムチャートである。 本発明の第１実施形態に係る半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を示す図である。 本発明の第２実施形態に係る半導体記憶装置における温度とリフレッシュ間隔との関係の一例を示す図である。 本発明の第２実施形態に係る半導体記憶装置の制御部の構成例を示す図である。 本発明の第３実施形態に係る半導体記憶装置の制御部の構成例を示す図である。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。半導体記憶装置は、制御部１０と、メモリ２０と、を備える。制御部１０及びメモリ２０の各々は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
本実施形態に係る半導体記憶装置は、制御部１０及びメモリ２０を備え、リフレッシュ動作を内部で制御するように構成されたｐＳＲＡＭ（pseudo-Static Random Access Memory）であってもよい。従来のＤＲＡＭでは、例えば、ディスターブワード線アドレスを登録し、追加のリフレッシュ動作でデータを回復する等によってロウハンマー問題を解決するように構成された専用の回路が設けられているものが存在する。一方、ｐＳＲＡＭは、従来のＤＲＡＭと比較して小型化が進んでいるため、このような専用の回路を設けるためのスペースを確保することが困難である。また、仮に、このような専用の回路をｐＳＲＡＭに設けた場合には、ｐＳＲＡＭのコストが嵩む虞がある。
そこで、本実施形態に係る半導体記憶装置がｐＳＲＡＭである場合には、このような専用の回路を設けることなく、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することができるので、好適である。
制御部１０は、メモリ２０のリフレッシュ動作を複数の間隔（図４及び図５に示すＩ１，Ｉ２）のうち何れかの間隔（Ｉ１）で行うように制御し、メモリ２０に対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで、メモリ２０のリフレッシュ動作を複数の間隔のうち最短の間隔（Ｉ２）で行うように制御する。制御部１０の詳細な構成については後述する。
ここで、所定の条件は、例えば、複数の間隔のうち最短の間隔（ここでは、Ｉ２）でメモリ２０のリフレッシュ動作が所定回数（例えば、３回等）行われることであってもよい。これにより、最短の間隔でメモリ２０のリフレッシュ動作が所定回数行われるまで、メモリ２０のリフレッシュ間隔を短くすることができる。
メモリ２０は、リフレッシュを必要とする半導体メモリ（例えば、ＤＲＡＭ等）である。なお、メモリ２０は、半導体記憶装置の外部に存在し、半導体記憶装置との間で信号の送受信を行うように構成されてもよい。
図２を参照してメモリ２０の構成例について説明する。メモリ２０は、コマンドデコーダ２１と、ロウ制御部２２と、カラム制御部２３と、メモリセルアレイ２４と、リセット信号生成部２５と、を備える。なお、ここでは、説明を簡略化するために、例えば入出力用のインタフェース部（インタフェースピン等）等の他の周知の構成が示されていない。
コマンドデコーダ２１は、外部から供給されるコマンド信号を解読し、コマンド制御信号を生成する。そして、コマンドデコーダ２１は、外部から供給されたコマンドが読み出しコマンドであった場合には、読み出し動作のトリガ信号ＣＭＤＲＤをロウ制御部２２及びカラム制御部２３に出力する。また、コマンドデコーダ２１は、外部から供給されたコマンドが書き込みコマンドであった場合には、書き込み動作のトリガ信号ＣＭＤＷＲをロウ制御部２２及びカラム制御部２３に出力する。
ロウ制御部２２は、各トリガ信号ＣＭＤＲＤ，ＣＭＤＷＲや後述するリフレッシュトリガ信号ＳＲＴＲＩＧ等に応じて、メモリセルアレイ２４内の対応するメモリアレイの活性／非活性を制御する。例えば、ロウ制御部２２は、読み出し又は書き込みアクセスやリフレッシュ等を行うために選択されたロウワード線を活性化するための信号ＷＬＯＮと、当該ロウワード線を非活性化するための信号ＷＬＯＦＦと、をメモリセルアレイ２４及び制御部１０に出力する。
また、ロウ制御部２２は、センスアンプを活性化するための信号ＳＡＥＮをメモリセルアレイ２４及びカラム制御部２３に出力する。さらに、ロウ制御部２２は、読み出し又は書き込みアクセスが要求されたことを示す信号ＲＤＷＲと、リフレッシュ動作が行われることを示す信号ＲＥＦと、を制御部１０に出力する。さらにまた、ロウ制御部２２は、制御部１０から出力されたリフレッシュトリガ信号ＳＲＴＲＩＧに基づいて、メモリセルアレイ２４のリフレッシュ動作を行う。
カラム制御部２３は、各トリガ信号ＣＭＤＲＤ，ＣＭＤＷＲ等に応じて、読み出し又は書き込みアクセス等を行うために選択されたカラムビット線を活性化するための信号ＣＬＥＮをメモリセルアレイ２４に出力する。
なお、メモリセルアレイ２４に対するアドレス及びデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
リセット信号生成部２５は、半導体記憶装置内の論理回路等を初期化するためのリセット信号ＲＥＳＥＴを、制御部１０、コマンドデコーダ２１及びロウ制御部２２に出力する。
本実施形態では、コマンドデコーダ２１、ロウ制御部２２、カラム制御部２３、メモリセルアレイ２４及びリセット信号生成部２５がメモリ２０に設けられている場合を一例として説明したが、例えば、メモリ２０が半導体記憶装置の外部に存在する場合には、各部２１〜２５のうち少なくとも１つが、制御部１０と共に半導体記憶装置に設けられてもよい。
次に、図３を参照して、制御部１０の構成について説明する。制御部１０は、発振回路１００と、２つのカウンタ１１０，１２０と、セレクタ１３０と、回路部１４０と、を備える。なお、２つのカウンタ１１０，１２０には、リセット信号生成部２５から出力されたリセット信号ＲＥＳＥＴが入力されてもよい。
発振回路１００は、リフレッシュ動作を開始するためのリフレッシュトリガ信号ＯＳＣを所定間隔で生成して、２つのカウンタ１１０，１２０に出力する。
カウンタ１１０は、発振回路１００から出力されたリフレッシュトリガ信号ＯＳＣのパルスをＭ（Ｍは、１以上の任意の数である）個カウントする毎に１つのパルス信号をリフレッシュトリガ信号ＯＳＣ２としてセレクタ１３０に出力する。すなわち、リフレッシュトリガ信号ＯＳＣ２の間隔（ここでは、Ｉ２）は、リフレッシュトリガ信号ＯＳＣのＭ倍である。
また、カウンタ１２０は、発振回路１００から出力されたリフレッシュトリガ信号ＯＳＣをＮ（Ｎは、１以上の任意の数であり、Ｍよりも大きい）個カウントする毎に１つのパルス信号をリフレッシュトリガ信号ＯＳＣ１としてセレクタ１３０に出力する。すなわち、リフレッシュトリガ信号ＯＳＣ１の間隔（ここでは、Ｉ１）は、リフレッシュトリガ信号ＯＳＣのＮ倍であり、リフレッシュトリガ信号ＯＳＣ２の間隔よりも長い。
セレクタ１３０は、後述する制御信号ＳＥＬに基づいて、複数の間隔のうち何れかの間隔のリフレッシュトリガ信号（ここでは、ＯＳＣ１又はＯＳＣ２）を、リフレッシュトリガ信号ＳＲＴＲＩＧとしてロウ制御部２２に出力する。本実施形態では、セレクタ１３０は、制御信号ＳＥＬがハイレベルの場合に、長い間隔（Ｉ１）のリフレッシュトリガ信号ＯＳＣ１をロウ制御部２２に出力し、制御信号ＳＥＬがローレベルの場合に、短い間隔（Ｉ２）のリフレッシュトリガ信号ＯＳＣ２をロウ制御部２２に出力するように構成されている。
回路部１４０は、メモリ２０に対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで最短の間隔のリフレッシュトリガ信号（ここでは、ＯＳＣ２）がセレクタ１３０から出力されるように、制御信号ＳＥＬを生成してセレクタ１３０に出力するように構成されている。本実施形態では、回路部１４０は、２つのＮＯＲ回路１４１，１４２を用いたＲＳフリップフロップと、インバータ１４３と、第１シフトレジスタ１４４と、第２シフトレジスタ１４５と、ＮＯＲ回路１４６と、ＮＡＮＤ回路１４７と、ＮＡＮＤ回路１４８と、ＮＡＮＤ回路１４９と、を備える。
ＲＳフリップフロップのＮＯＲ回路１４１の一方の入力端子には、ロウ制御部２２から出力された信号ＲＤＷＲが印加される。また、ＮＯＲ回路１４１の他方の入力端子は、ＮＯＲ回路１４２の出力端子に接続されている。さらに、ＮＯＲ回路１４１の出力端子は、インバータ１４３の入力端子と、ＮＯＲ回路１４２の一方の入力端子と、に接続されている。さらにまた、ＮＯＲ回路１４２の他方の入力端子は、ＮＡＮＤ回路１４９の出力端子に接続されている。
インバータ１４３は、ＮＯＲ回路１４１から出力された信号を論理反転し、論理反転した信号を信号ＬＡＴとして第１シフトレジスタ１４４に出力する。
第１シフトレジスタ１４４は、インバータ１４３から出力された信号ＬＡＴをクロックパルスによってシフトし、信号ＳＨＩＦＴ１として第２シフトレジスタ１４５及びＮＯＲ回路１４６に出力する。また、第１シフトレジスタ１４４のリセット端子には、リセット信号生成部２５から出力されたリセット信号ＲＥＳＥＴが印加されてもよい。
第２シフトレジスタ１４５は、第１シフトレジスタ１４４から出力された信号ＳＨＩＦＴ１をクロックパルスによってシフトし、信号ＳＨＩＦＴ２としてＮＯＲ回路１４６及びＮＡＮＤ回路１４８に出力する。また、第２シフトレジスタ１４５のリセット端子には、リセット信号生成部２５から出力されたリセット信号ＲＥＳＥＴが印加されてもよい。
ＮＯＲ回路１４６の一方の入力端子は、第１シフトレジスタ１４４の出力端子に接続されている。また、ＮＯＲ回路１４６の他方の入力端子は、第２シフトレジスタ１４５の出力端子に接続されている。さらに、ＮＯＲ回路１４６における論理演算の結果は、制御信号ＳＥＬとしてセレクタ１３０に出力される。
ＮＡＮＤ回路１４７の一方の入力端子には、ロウ制御部２２から出力された信号ＷＬＯＮが印加される。また、ＮＡＮＤ回路１４７の他方の入力端子には、ロウ制御部２２から出力された信号ＲＥＦが印加される。さらに、ＮＡＮＤ回路１４７から出力された信号は、第１シフトレジスタ１４４及び第２シフトレジスタ１４５の各々のクロック端子に印加される。
ＮＡＮＤ回路１４８の第１入力端子には、ロウ制御部２２から出力された信号ＷＬＯＦＦが印加される。また、ＮＡＮＤ回路１４８の第２入力端子には、ロウ制御部２２から出力された信号ＲＥＦが印加される。さらに、ＮＡＮＤ回路１４８の第３入力端子には、第２シフトレジスタ１４５から出力された信号ＳＨＩＦＴ２が印加される。
ＮＡＮＤ回路１４９の一方の入力端子には、リセット信号生成部２５から出力されたリセット信号ＲＥＳＥＴが印加される。また、ＮＡＮＤ回路１４９の他方の入力端子は、ＮＡＮＤ回路１４８の出力端子に接続されている。
次に、本実施形態の半導体記憶装置の動作について図４を参照して説明する。図４は、半導体記憶装置内の各部の信号の電圧の推移を示すタイムチャートである。
図４に示すように、待機状態では、ハイレベルの制御信号ＳＥＬがセレクタ１３０に入力されることによって、長い間隔（Ｉ１）のリフレッシュトリガ信号ＯＳＣ１がロウ制御部２２に出力される。これにより、ロウ制御部２２は、間隔Ｉ１でリフレッシュ動作を行う。
時刻ｔ１において、読み出し又は書き込みアクセスが要求されたことによって、ハイレベルの信号ＲＤＷＲがロウ制御部２２から出力され、ＲＳフリップフロップのＮＯＲ回路１４１に入力されると、ＲＳフリップフロップは、ローレベルの信号を出力する。この場合、インバータ１４３は、ローレベルからハイレベルに論理反転した信号ＬＡＴを第１シフトレジスタ１４４に出力する。
その後、間隔Ｉ１のリフレッシュ動作（図において２回目の間隔Ｉ１のリフレッシュ動作）の開始に伴って、時刻ｔ２において、信号ＲＥＦ及び信号ＷＬＯＮがハイレベルになると、ＮＡＮＤ回路１４７から出力されたローレベルの信号が第１シフトレジスタ１４４のクロック端子に入力されることによって、第１シフトレジスタ１４４から出力される信号ＳＨＩＦＴ１がハイレベルになる。このとき、ＮＯＲ回路１４６から出力される制御信号ＳＥＬがローレベルになり、次に行われるリフレッシュ動作は、間隔Ｉ２のリフレッシュ動作となる。
次に、１回目の間隔Ｉ２のリフレッシュ動作の開始に伴って、時刻ｔ３において、信号ＲＥＦ及び信号ＷＬＯＮがハイレベルになると、ＮＡＮＤ回路１４７から出力されたローレベルの信号が第２シフトレジスタ１４５のクロック端子に入力されることによって、第２シフトレジスタ１４５から出力される信号ＳＨＩＦＴ２がハイレベルになる。
その後、時刻ｔ４において、信号ＳＨＩＦＴ２がハイレベルの状態で信号ＷＬＯＦＦがハイレベルになると、信号ＬＡＴがローレベルになる。そして、このローレベルの信号ＬＡＴが、後の２回の間隔Ｉ２のリフレッシュ動作によって第２シフトレジスタ１４５までシフトされることになる。
そして、３回目の間隔Ｉ２のリフレッシュ動作の開始に伴って、時刻ｔ５において、信号ＲＥＦ及び信号ＷＬＯＮがハイレベルになると、信号ＳＨＩＦＴ２がローレベルになり、ＮＯＲ回路１４６から出力される制御信号ＳＥＬがハイレベルになる。これにより、次に行われるリフレッシュ動作は、間隔Ｉ１のリフレッシュ動作となる。
ここで、信号ＬＡＴがローレベルの状態であっても、信号ＳＨＩＦＴ２がローレベルになる前に読み出し又は書き込みアクセスが要求されると、時刻ｔ１と同様に信号ＬＡＴがハイレベルになり、第１シフトレジスタ１４４に入力される。すなわち、本実施形態では、読み出し又は書き込みアクセスが最後に要求されてから３回の間隔Ｉ２のリフレッシュ動作が行われるまで、制御信号ＳＥＬをローレベルに維持する（つまり、短い間隔（Ｉ２）のリフレッシュトリガ信号ＯＳＣ２がセレクタ１３０からロウ制御部２２に出力される）ことができる。
このようにして、制御部１０は、メモリ２０に対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たす（ここでは、最短の間隔Ｉ２のリフレッシュ動作が３回行われる）まで、メモリ２０のリフレッシュ動作を最短の間隔（Ｉ２）で行うように制御することができる。
図５に、第１実施形態に係る半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を示す。図５（ａ）に示すように、読み書きアクセスが頻繁に要求されない場合には、図１（ａ）と比較してリフレッシュ動作の実行回数が増加するが、リフレッシュ動作の実行回数の増加に伴う消費電力の増加は、読み出し又は書き込みアクセスによる消費電力を考慮すれば許容可能である。また、図５（ｂ）に示すように、読み書きアクセスが頻繁に要求される場合であっても、このような頻繁な読み書きアクセスに応じて、最短の間隔（Ｉ２）でリフレッシュ動作が行われる期間を長くすることができる。これにより、各ロウアドレスに対してリフレッシュが行われる間隔が短縮されるので、例えば、特定のロウアドレスに対してロウハンマー攻撃による読み書きアクセスが行われている場合であっても、他のロウアドレスに対するリフレッシュが終了して当該特定のロウアドレスに対するリフレッシュが再度行われるまでの時間を短縮することができる。したがって、各ロウアドレスに対してリフレッシュが行われる間に特定のロウアドレスに対してロウハンマー攻撃による読み書きアクセスが行われる回数も減少するので、データ保持特性が損なわれるのを抑制することができる。
上述したように、本実施形態の半導体記憶装置によれば、メモリ２０に対する読み出し又は書き込みアクセスが要求されると、所定の条件を満たすまでメモリのリフレッシュ動作が最短の間隔Ｉ２で行われるので、例えば、読み出し又は書き込みアクセスが頻繁に要求される場合であっても、これに応じてメモリのリフレッシュ動作を頻繁に行うことが可能になる。これにより、ロウハンマー問題によるデータ破壊を回避することができる。また、読み出し又は書き込みアクセスが要求されていない場合には、メモリのリフレッシュ動作を最短の間隔Ｉ２よりも長い間隔Ｉ１で行うことが可能になるので、例えばリフレッシュ動作が常に最短の間隔Ｉ２で行われる場合と比較して、リフレッシュ動作が行われる回数を低減することが可能になる。これにより、半導体記憶装置の消費電力が増大するのを抑制することができる。
また、本実施形態の半導体記憶装置によれば、メモリ２０に対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで最短の間隔Ｉ２のリフレッシュトリガ信号ＯＳＣ２がセレクタ１３０から出力されることによって、リフレッシュ間隔を制御することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の半導体記憶装置は、半導体記憶装置の温度に応じてリフレッシュ間隔を制御する点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
図６に、第２実施形態に係る半導体記憶装置における温度とリフレッシュ間隔との関係の一例を示す。一般に、半導体記憶装置は、温度が高くなるほど、データを適切に保持するのに必要なリフレッシュ間隔が短くなるという特性ＲＣを有している。ここで、所定の温度（例えば、２０℃）におけるリフレッシュ間隔が特性ＲＣのリフレッシュ間隔（ここでは、１６×Ｎ）よりも長くなると、リフレッシュが行われる間にデータが失われる虞がある。したがって、所定の温度におけるリフレッシュ間隔が特性ＲＣのリフレッシュ間隔以下になるように、半導体記憶装置の温度に応じてリフレッシュ間隔を制御する必要がある。
そこで、本実施形態の半導体記憶装置は、図６に示すように、異なる温度範囲（図の例では、２０℃未満、２０℃以上５５℃未満、５５℃以上９０℃未満）毎に異なるリフレッシュ間隔（図の例では、１６×Ｎ、４×Ｎ、Ｎ）を設定するように構成されている。
図７は、本実施形態に係る半導体記憶装置の制御部１０の構成例を示す図である。本実施形態に係る半導体記憶装置は、半導体記憶装置の温度を検出する温度センサ１６０を備え、制御部１０は、半導体記憶装置の温度に対して複数の間隔（ここでは、１６×Ｎ、４×Ｎ、Ｎ）のうち何れかの間隔が対応付けられている場合に、複数の間隔のうち温度センサ１６０によって検出された温度に対応する間隔でメモリ２０のリフレッシュ動作を行うように制御する。これにより、半導体記憶装置の温度に応じてリフレッシュ間隔を短く又は長くするように変更することが可能になるので、半導体記憶装置の温度に応じてデータを適切に保持することができる。
また、制御部１０は、温度センサ１６０によって検出された温度が高くなるほどより短い間隔でメモリ２０のリフレッシュ動作を行うように制御してもよい。これにより、例えば、半導体記憶装置の温度が高くなるほどより短い間隔でリフレッシュ動作が行われるので、半導体記憶装置の温度に応じてデータを適切に維持することができる。
本実施形態において、制御部１０は、発振回路１００と、４つのカウンタ１１０，１２０，１２１，１２２と、セレクタ１３０と、回路部１４０と、セレクタ１５０と、温度センサ１６０と、を備える。ここで、セレクタ１５０は、本発明における「第１セレクタ」の一例であり、セレクタ１３０は、本発明における「第２セレクタ」の一例である。
本実施形態において、カウンタ１２０は、発振回路１００から出力されたリフレッシュトリガ信号ＯＳＣのパルスをＮ個カウントする毎に１つのパルス信号をリフレッシュトリガ信号ＯＳＣ１ａとしてセレクタ１５０及びカウンタ１２１に出力する。ここで、リフレッシュトリガ信号ＯＳＣ１ａの間隔（ここでは、Ｎ）は、リフレッシュトリガ信号ＯＳＣのＮ倍である。
カウンタ１２１は、カウンタ１２０から出力されたリフレッシュトリガ信号ＯＳＣ１ａのパルスを所定数（例えば、４つ）カウントする毎に１つのパルス信号をリフレッシュトリガ信号ＯＳＣ１ｂとしてセレクタ１５０及びカウンタ１２２に出力する。ここで、リフレッシュトリガ信号ＯＳＣ１ｂの間隔（ここでは、４×Ｎ）は、リフレッシュトリガ信号ＯＳＣの４×Ｎ倍である。
カウンタ１２２は、カウンタ１２１から出力されたリフレッシュトリガ信号ＯＳＣ１ｂのパルスを所定数（例えば、４つ）カウントする毎に１つのパルス信号をリフレッシュトリガ信号ＯＳＣ１ｃとしてセレクタ１５０に出力する。ここで、リフレッシュトリガ信号ＯＳＣ１ｃの間隔（ここでは、１６×Ｎ）は、リフレッシュトリガ信号ＯＳＣの１６×Ｎ倍である。
セレクタ１５０は、複数の間隔（ここでは、１６×Ｎ、４×Ｎ、Ｎ）のうち温度センサ１６０によって検出された温度に対応する間隔のリフレッシュトリガ信号（ここでは、ＯＳＣ１ａ，ＯＳＣ１ｂ又はＯＳＣ１ｃ）を、リフレッシュトリガ信号ＯＳＣ１としてセレクタ１３０に出力する。
温度センサ１６０は、半導体記憶装置の温度を検出する２つの温度センサ１６１，１６２を備えている。温度センサ１６１は、検出した温度が所定値（ここでは、２０℃）未満の場合にローレベルの信号ＬＴをセレクタ１５０に出力し、検出した温度が所定値（ここでは、２０℃）以上の場合にハイレベルの信号ＬＴをセレクタに出力するように構成されている。また、温度センサ１６２は、検出した温度が所定値（ここでは、５５℃）未満の場合にローレベルの信号ＨＴをセレクタ１５０に出力し、検出した温度が所定値（ここでは、５５℃）以上の場合にハイレベルの信号ＨＴをセレクタに出力するように構成されている。
本実施形態において、セレクタ１５０は、温度センサ１６０によって検出された温度が２０℃未満の場合（信号ＬＴ及び信号ＨＴがローレベルの場合）に、間隔が１６×Ｎのリフレッシュトリガ信号ＯＳＣ１ｃを、リフレッシュトリガ信号ＯＳＣ１としてセレクタ１３０に出力する。また、セレクタ１５０は、温度センサ１６０によって検出された温度が２０℃以上５５℃未満の場合（信号ＬＴがハイレベルであって、信号ＨＴがローレベルの場合）に、間隔が４×Ｎのリフレッシュトリガ信号ＯＳＣ１ｂを、リフレッシュトリガ信号ＯＳＣ１としてセレクタ１３０に出力する。さらに、セレクタ１５０は、温度センサ１６０によって検出された温度が５５℃以上の場合（信号ＬＴ及び信号ＨＴがハイレベルの場合）に、間隔がＮのリフレッシュトリガ信号ＯＳＣ１ａを、リフレッシュトリガ信号ＯＳＣ１としてセレクタ１３０に出力する。
また、セレクタ１３０は、上述した第１実施形態と同様に、回路部１４０から出力された制御信号ＳＥＬがハイレベルの場合に、リフレッシュトリガ信号ＯＳＣ１を、リフレッシュトリガ信号ＳＲＴＲＩＧとしてロウ制御部２２に出力する。一方、セレクタ１３０は、回路部１４０から出力された制御信号ＳＥＬがローレベルの場合（つまり、メモリ２０に対する読み出し又は書き込みアクセスが要求され、所定の条件を満たすまでの間）に、リフレッシュトリガ信号ＯＳＣ２を、リフレッシュトリガ信号ＳＲＴＲＩＧとしてロウ制御部２２に出力する。
上述したように、本実施形態の半導体記憶装置によれば、半導体記憶装置の温度に応じてデータを適切に保持することができるとともに、消費電力の増大を抑制し、ロウハンマー問題によるデータ破壊を回避することができる。
（第３実施形態）
以下、本発明の第３実施形態について説明する。本実施形態の半導体記憶装置は、メモリ２０に対する読み出し又は書き込みアクセスが要求された場合に、温度センサによって検出された温度に対応する間隔のうち最短の間隔のリフレッシュトリガ信号がセレクタ１５０から出力されるように制御する点において、上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
図８は、本実施形態に係る半導体記憶装置の制御部１０の構成例を示す図である。本実施形態において、制御部１０は、発振回路１００と、３つのカウンタ１２０，１２１，１２２と、回路部１４０と、セレクタ１５０と、温度センサ１６０と、を備える。本実施形態では、セレクタ１５０は、回路部１４０から出力された制御信号ＳＥＬが印加されるように構成されている。
本実施形態において、セレクタ１５０は、制御信号ＳＥＬに基づいて、複数の間隔のうち温度センサ１６０によって検出された温度に対応する間隔のリフレッシュトリガ信号を出力する。
具体的に説明すると、セレクタ１５０は、回路部１４０から出力された制御信号ＳＥＬがハイレベルの場合に、複数の間隔（ここでは、１６×Ｎ、４×Ｎ、Ｎ）のうち温度センサ１６０によって検出された温度に対応する間隔のリフレッシュトリガ信号（ここでは、ＯＳＣ１ａ，ＯＳＣ１ｂ又はＯＳＣ１ｃ）を、リフレッシュトリガ信号ＳＲＴＲＩＧとしてロウ制御部２２に出力する。
また、セレクタ１５０は、回路部１４０から出力された制御信号ＳＥＬがローレベルの場合（つまり、メモリ２０に対する読み出し又は書き込みアクセスが要求され、所定の条件を満たすまでの間）に、複数の間隔（ここでは、１６×Ｎ、４×Ｎ、Ｎ）のうち最短の間隔（ここでは、Ｎ）のリフレッシュトリガ信号（ここでは、ＯＳＣ１ａ）を、リフレッシュトリガ信号ＳＲＴＲＩＧとしてロウ制御部２２に出力する。
上述したように、本実施形態の半導体記憶装置によれば、半導体記憶装置の温度に応じてデータを適切に保持することができるとともに、消費電力の増大を抑制し、ロウハンマー問題によるデータ破壊を回避することができる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した各実施形態では、所定の条件が、最短の間隔でメモリ２０のリフレッシュ動作が所定回数行われることである場合を一例として説明したが、本発明はこの場合に限定されない。例えば、所定の条件は、読み出し又は書き込みアクセスが要求されてから所定時間が経過することであってもよいし、所定の発振回路（発振回路１００であってもよいし、他の発振回路であってもよい）から出力されたパルスをカウントする所定のカウンタによってカウントされた値が所定値に達することであってもよい。
また、上述した各実施形態では、読み出し又は書き込みアクセスが要求されると、メモリ２０のリフレッシュ動作が最短の間隔で３回行われる場合を一例として説明したが、本発明はこの場合に限定されない。例えば、読み出し又は書き込みアクセスが要求されると、メモリ２０のリフレッシュ動作が最短の間隔で１回又は２回行われてもよいし、４回以上の任意の回数だけ行われてもよい。この場合、例えば、最短の間隔でのリフレッシュ動作の実行回数に応じて、回路部１４０のシフトレジスタの数が変更されてもよいし、最短の間隔でのリフレッシュ動作の実行回数をカウントするカウンタがシフトレジスタの代わりに設けられてもよい。
さらに、上述した第２実施形態及び第３実施形態では、３つの異なる温度範囲毎にリフレッシュ間隔が設定される場合を一例として説明したが、本発明はこの場合に限定されない。例えば、２つ又は４つ以上の異なる温度範囲毎にリフレッシュ間隔が設定されてもよい。この場合、温度範囲の数に応じて任意の数の温度センサが設けられてもよい。
さらにまた、上述した各実施形態における制御部１０及び回路部１４０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…制御部
２０…メモリ
１３０…セレクタ
１４０…回路部
１５０…セレクタ
１６０…温度センサ
ＳＥＬ…制御信号
Ｉ１…第１間隔
Ｉ２…第２間隔
ＯＳＣ１…第１間隔のリフレッシュトリガ信号
ＯＳＣ２…第２間隔のリフレッシュトリガ信号

Claims (7)

  1. メモリの複数のリフレッシュ動作を複数の間隔のうち何れかの間隔で行うように制御する制御部であって、前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、所定の条件を満たすまで前記メモリの前記複数のリフレッシュ動作を前記複数の間隔のうち最短の間隔で行うように制御し、前記所定の条件を満たした後に、前記メモリの前記複数のリフレッシュ動作を前記最短の間隔よりも長い間隔で行うように制御する制御部を備える、
    半導体記憶装置。
  2. 前記所定の条件は、前記最短の間隔で前記メモリの前記複数のリフレッシュ動作が所定回数行われることである、請求項１に記載の半導体記憶装置。
  3. 前記制御部は、
    制御信号に基づいて、前記複数の間隔のうち何れかの間隔のリフレッシュトリガ信号を出力するセレクタと、
    前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記セレクタから出力されるように、前記制御信号を生成して前記セレクタに出力する回路部と、を備える、請求項１又は２に記載の半導体記憶装置。
  4. 前記半導体記憶装置の温度を検出する温度センサを備え、
    前記制御部は、前記半導体記憶装置の温度に対して前記複数の間隔のうち何れかの間隔が対応付けられている場合に、前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔で前記メモリの前記複数のリフレッシュ動作を行うように制御する、請求項１〜３の何れかに記載の半導体記憶装置。
  5. 前記制御部は、
    前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号を出力する第１セレクタと、
    制御信号に基づいて、前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号、又は、前記最短の間隔のリフレッシュトリガ信号を出力する第２セレクタと、
    前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記第２セレクタから出力されるように、前記制御信号を生成して前記第２セレクタに出力する回路部と、を備える、請求項４に記載の半導体記憶装置。
  6. 前記制御部は、
    制御信号に基づいて、前記複数の間隔のうち前記温度センサによって検出された温度に対応する間隔のリフレッシュトリガ信号を出力するセレクタと、
    前記メモリに対する読み出し又は書き込みアクセスが要求された場合に、前記所定の条件を満たすまで前記最短の間隔のリフレッシュトリガ信号が前記セレクタから出力されるように、前記制御信号を生成して前記セレクタに出力する回路部と、を備える、請求項４に記載の半導体記憶装置。
  7. 前記制御部は、前記温度センサによって検出された温度が高くなるほどより短い間隔で前記メモリの前記複数のリフレッシュ動作を行うように制御する、請求項４〜６の何れかに記載の半導体記憶装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11798609B2 (en) * 2021-08-06 2023-10-24 Winbond Electronics Corp. Semiconductor memory device including control unit controlling time interval of refresh operation on memory to shorten interval between memory refresh operations corresponding to read/write access requirement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340077A1 (en) * 2014-05-21 2015-11-26 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US20160125931A1 (en) * 2014-11-03 2016-05-05 Samsung Electronics Co., Ltd. Semiconductor memory device that performs a refresh operation
JP2016212934A (ja) * 2015-05-01 2016-12-15 マイクロン テクノロジー， インク． 半導体装置及びその制御方法
US20180061476A1 (en) * 2016-08-23 2018-03-01 SK Hynix Inc. Refresh control circuit for target refresh operation of semiconductor memory device, and operating method thereof
US20180342283A1 (en) * 2017-05-24 2018-11-29 Samsung Electronics Co., Ltd. Memory device performing care operation for disturbed row and operating method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7032071B2 (en) 2002-05-21 2006-04-18 Sun Microsystems, Inc. Method, system, and program for using buffers to provide property value information for a device
US20050036380A1 (en) 2003-08-14 2005-02-17 Yuan-Mou Su Method and system of adjusting DRAM refresh interval
US9589606B2 (en) 2014-01-15 2017-03-07 Samsung Electronics Co., Ltd. Handling maximum activation count limit and target row refresh in DDR4 SDRAM
WO2015152857A1 (en) 2014-03-29 2015-10-08 Empire Technology Development Llc Energy-efficient dynamic dram cache sizing
US20170110178A1 (en) 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
KR102354987B1 (ko) 2015-10-22 2022-01-24 삼성전자주식회사 온도에 따라 셀프 리프레쉬 사이클을 제어하는 리프레쉬 방법
KR102432701B1 (ko) 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
US9741421B1 (en) 2016-04-05 2017-08-22 Micron Technology, Inc. Refresh circuitry
US11250902B2 (en) * 2019-09-26 2022-02-15 Intel Corporation Method and apparatus to reduce power consumption for refresh of memory devices on a memory module
US10957376B1 (en) * 2019-12-18 2021-03-23 Winbond Electronics Corp. Refresh testing circuit and method
US11139016B1 (en) * 2020-04-07 2021-10-05 Micron Technology, Inc. Read refresh operation
KR20210149445A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 모듈 및 메모리 모듈의 동작 방법
CN114121074B (zh) * 2020-08-31 2023-09-01 长鑫存储技术有限公司 存储阵列自刷新频率测试方法与存储阵列测试设备

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340077A1 (en) * 2014-05-21 2015-11-26 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
JP2015219938A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US20160125931A1 (en) * 2014-11-03 2016-05-05 Samsung Electronics Co., Ltd. Semiconductor memory device that performs a refresh operation
JP2016212934A (ja) * 2015-05-01 2016-12-15 マイクロン テクノロジー， インク． 半導体装置及びその制御方法
US20180061476A1 (en) * 2016-08-23 2018-03-01 SK Hynix Inc. Refresh control circuit for target refresh operation of semiconductor memory device, and operating method thereof
US20180342283A1 (en) * 2017-05-24 2018-11-29 Samsung Electronics Co., Ltd. Memory device performing care operation for disturbed row and operating method thereof
JP2018198107A (ja) * 2017-05-24 2018-12-13 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． ディスターブ・ロウをケアするメモリ装置及びその動作方法

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