JPH05291915A - パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 - Google Patents
パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置Info
- Publication number
- JPH05291915A JPH05291915A JP8860092A JP8860092A JPH05291915A JP H05291915 A JPH05291915 A JP H05291915A JP 8860092 A JP8860092 A JP 8860092A JP 8860092 A JP8860092 A JP 8860092A JP H05291915 A JPH05291915 A JP H05291915A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- power
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】この発明は、ＬＳＩチップ面積の増大を最小限
に抑えて、かつ充分に長いリセット期間を確保できるパ
ワ−オンリセットシステムを提供しようとするものであ
る。 【構成】電源投入後、この電源の電位変化によりワンシ
ョットパルス信号を生成するワンショットパルス生成手
段(10)と、前記ワンショットパルス信号によりセットさ
れるフリップフロップ(12)と、前記フリップフロップ(1
2)からのフリップフロップ出力をイネ−ブル信号として
動作し、所定の時間を計るタイマ手段(14)とを具備す
る。そして、前記タイマ手段(14)の出力が前記フリップ
フロップ(12)のリセット信号とされ、前記フリップフロ
ップ出力がシステムリセット信号として使用されること
を特徴としている。
に抑えて、かつ充分に長いリセット期間を確保できるパ
ワ−オンリセットシステムを提供しようとするものであ
る。 【構成】電源投入後、この電源の電位変化によりワンシ
ョットパルス信号を生成するワンショットパルス生成手
段(10)と、前記ワンショットパルス信号によりセットさ
れるフリップフロップ(12)と、前記フリップフロップ(1
2)からのフリップフロップ出力をイネ−ブル信号として
動作し、所定の時間を計るタイマ手段(14)とを具備す
る。そして、前記タイマ手段(14)の出力が前記フリップ
フロップ(12)のリセット信号とされ、前記フリップフロ
ップ出力がシステムリセット信号として使用されること
を特徴としている。
Description
【０００１】
【産業上の利用分野】この発明はＬＳＩの電源投入時に
システムリセット信号を生成するためのパワ−オンリセ
ットシステムに関する。
システムリセット信号を生成するためのパワ−オンリセ
ットシステムに関する。
【０００２】
【従来の技術】図８は従来の代表的なパワ−オンリセッ
ト回路を示す図で、図９はその回路のタイミングチャ−
トである。
ト回路を示す図で、図９はその回路のタイミングチャ−
トである。
【０００３】図８に示すように、電源電位ＶＣＣと接地
ＧＮＤとの間には、抵抗素子ｒとキャパシタｃとが直列
に接続されており、これらの相互接続点ノ−ドＡにはイ
ンバ−タ１００の入力端が接続されている。
ＧＮＤとの間には、抵抗素子ｒとキャパシタｃとが直列
に接続されており、これらの相互接続点ノ−ドＡにはイ
ンバ−タ１００の入力端が接続されている。
【０００４】上記構成のパワ−オンリセット回路では、
電源を投入すると、ノ−ドＡが抵抗素子ｒを介して電源
レベルに充電されていく。その充電時間は抵抗素子ｒの
レジスタンスとキャパシタｃの容量との積（時定数）に
よって決定されるものである。システムリセット信号
は、インバ−タ１００の出力端に接続されるノ−ドＢの
電位で決定される。
電源を投入すると、ノ−ドＡが抵抗素子ｒを介して電源
レベルに充電されていく。その充電時間は抵抗素子ｒの
レジスタンスとキャパシタｃの容量との積（時定数）に
よって決定されるものである。システムリセット信号
は、インバ−タ１００の出力端に接続されるノ−ドＢの
電位で決定される。
【０００５】この様子は、図９のタイミングチャ−トに
示されるように電源ＶＣＣの電位が上昇するに伴いノ−
ドＡの電位が立ち上がる。このノ−ドＡの電位がインバ
−タ１００のしきい値に至るまでは、その出力、即ちノ
−ドＢの電位は“Ｈ”レベルとなる。その後、ノ−ドＡ
の電位がインバ−タ１００のしきい値を越えると、ノ−
ドＢの電位は反転し“Ｌ”レベルとなる。尚、ノ−ドＢ
が“Ｈ”レベルとなっている期間を以下、リセット期間
と呼ぶ。
示されるように電源ＶＣＣの電位が上昇するに伴いノ−
ドＡの電位が立ち上がる。このノ−ドＡの電位がインバ
−タ１００のしきい値に至るまでは、その出力、即ちノ
−ドＢの電位は“Ｈ”レベルとなる。その後、ノ−ドＡ
の電位がインバ−タ１００のしきい値を越えると、ノ−
ドＢの電位は反転し“Ｌ”レベルとなる。尚、ノ−ドＢ
が“Ｈ”レベルとなっている期間を以下、リセット期間
と呼ぶ。
【０００６】さて、上記構成のパワ−オンリセット回路
において、リセット期間を充分に長く取るためには、ノ
−ドＡの立ち上がりを緩慢とする必要がある。このため
に、レジスタンスあるいはキャパシタンスを大きくして
時定数を大きくする必要がある。しかし、上記のような
ＲＣ回路の時定数を大きくするには、抵抗素子ｒやキャ
パシタｃの面積を大きくせねばならず、ＬＳＩチップ面
積が大きくなってしまう。このような面積の増加はリセ
ット期間の長さに比例する。
において、リセット期間を充分に長く取るためには、ノ
−ドＡの立ち上がりを緩慢とする必要がある。このため
に、レジスタンスあるいはキャパシタンスを大きくして
時定数を大きくする必要がある。しかし、上記のような
ＲＣ回路の時定数を大きくするには、抵抗素子ｒやキャ
パシタｃの面積を大きくせねばならず、ＬＳＩチップ面
積が大きくなってしまう。このような面積の増加はリセ
ット期間の長さに比例する。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
パワ−オンリセット回路では、そのリセット期間を充分
に長く確保しようとするとＬＳＩチップ面積の増大を招
くという問題があった。この発明は上記のような点に鑑
みて為されたもので、その目的は、ＬＳＩチップ面積の
増大を最小限に抑え、かつ充分に長いリセット期間を確
保できるパワ−オンリセットシステムを提供することに
ある。
パワ−オンリセット回路では、そのリセット期間を充分
に長く確保しようとするとＬＳＩチップ面積の増大を招
くという問題があった。この発明は上記のような点に鑑
みて為されたもので、その目的は、ＬＳＩチップ面積の
増大を最小限に抑え、かつ充分に長いリセット期間を確
保できるパワ−オンリセットシステムを提供することに
ある。
【０００８】
【課題を解決するための手段】この発明のパワ−オンリ
セットシステムは、電源投入後、この電源の電位変化に
よりワンショットパルス信号を生成するワンショットパ
ルス生成手段と、このワンショットパルス生成手段の出
力端にセット端を接続したフリップフロップと、このフ
リップフロップの出力端に接続され、前記フリップフロ
ップの出力をイネ−ブル信号として動作する、所定の時
間を計測するタイマ手段と、このタイマ手段の出力端と
前記フリップフロップのリセット端とを互いに接続し、
前記タイマ手段の出力信号を前記リセット端子に伝達す
る信号伝達手段と、前記フリップフロップの出力端と前
記タイマ手段との相互間に接続されたシステムリセット
信号抽出端と、を具備することを特徴とする。
セットシステムは、電源投入後、この電源の電位変化に
よりワンショットパルス信号を生成するワンショットパ
ルス生成手段と、このワンショットパルス生成手段の出
力端にセット端を接続したフリップフロップと、このフ
リップフロップの出力端に接続され、前記フリップフロ
ップの出力をイネ−ブル信号として動作する、所定の時
間を計測するタイマ手段と、このタイマ手段の出力端と
前記フリップフロップのリセット端とを互いに接続し、
前記タイマ手段の出力信号を前記リセット端子に伝達す
る信号伝達手段と、前記フリップフロップの出力端と前
記タイマ手段との相互間に接続されたシステムリセット
信号抽出端と、を具備することを特徴とする。
【０００９】又、前記タイマ手段は、発振信号を生成す
る発振手段と、前記発振手段からの発振信号をカウント
するカウント手段と、により構成されることを特徴とす
る。又、前記カウント手段は、前記ワンショットパルス
生成手段の出力によりリセットされることを特徴とす
る。又、前記カウント手段は分周カウンタであることを
特徴とする。又、前記発振手段は、リングオシレ−タ、
水晶発振回路及びＣＲ発振回路のいずれかであることを
特徴とする。又、前記発振手段及びカウント手段は、同
一のチップ内で他の目的に使用されているものと併用さ
れることを特徴とする。又、前記他の目的とは、昇圧回
路を駆動すること、及びプログラムの期間を設定するこ
との少なくともいずれかであることを特徴とする。
る発振手段と、前記発振手段からの発振信号をカウント
するカウント手段と、により構成されることを特徴とす
る。又、前記カウント手段は、前記ワンショットパルス
生成手段の出力によりリセットされることを特徴とす
る。又、前記カウント手段は分周カウンタであることを
特徴とする。又、前記発振手段は、リングオシレ−タ、
水晶発振回路及びＣＲ発振回路のいずれかであることを
特徴とする。又、前記発振手段及びカウント手段は、同
一のチップ内で他の目的に使用されているものと併用さ
れることを特徴とする。又、前記他の目的とは、昇圧回
路を駆動すること、及びプログラムの期間を設定するこ
との少なくともいずれかであることを特徴とする。
【００１０】さらに、そのパワ−オンシステムを具備す
る半導体記憶装置は、電源投入後、この電源の電位変化
によりワンショットパルス信号を生成するワンショット
パルス生成手段と、このワンショットパルス生成手段の
出力端にセット端を接続したフリップフロップと、この
フリップフロップの出力端に接続された発振信号を生成
する発振手段と、この発振手段の出力端に接続された前
記発振信号をカウントするカウント手段と、前記発振手
段の出力端に接続された電位を昇圧する昇圧手段と、前
記カウント手段の出力端に接続され、メモリセルへのデ
−タ書き込みプログラムを制御するプログラム制御手段
と、前記カウント手段の出力端と前記フリップフロップ
とのリセット端とを互いに接続し、前記カウント手段の
出力信号を前記リセット端に伝達する信号伝達手段と、
前記昇圧手段の出力端に接続され、デコ−ダとメモリセ
ルとの相互間に挿入されたデコ−ド信号の信号レベルを
変換するレベル変換手段と、前記発振手段の出力端と前
記昇圧手段との相互間に接続され、前記制御手段で生成
される制御信号を受けて前記発振信号を前記昇圧手段に
供給するように構成された第１の論理ゲ−トと、前記フ
リップフロップの出力端と前記発振手段との相互間に接
続され、前記制御信号を受けて前記発振手段にイネ−ブ
ル信号を供給するように構成された第２の論理ゲ−ト
と、前記フリップフロップの出力端と前記第２のゲ−ト
との相互間に接続されたシステムリセット信号抽出端
と、を具備することを特徴とするを具備することを特徴
とする。
る半導体記憶装置は、電源投入後、この電源の電位変化
によりワンショットパルス信号を生成するワンショット
パルス生成手段と、このワンショットパルス生成手段の
出力端にセット端を接続したフリップフロップと、この
フリップフロップの出力端に接続された発振信号を生成
する発振手段と、この発振手段の出力端に接続された前
記発振信号をカウントするカウント手段と、前記発振手
段の出力端に接続された電位を昇圧する昇圧手段と、前
記カウント手段の出力端に接続され、メモリセルへのデ
−タ書き込みプログラムを制御するプログラム制御手段
と、前記カウント手段の出力端と前記フリップフロップ
とのリセット端とを互いに接続し、前記カウント手段の
出力信号を前記リセット端に伝達する信号伝達手段と、
前記昇圧手段の出力端に接続され、デコ−ダとメモリセ
ルとの相互間に挿入されたデコ−ド信号の信号レベルを
変換するレベル変換手段と、前記発振手段の出力端と前
記昇圧手段との相互間に接続され、前記制御手段で生成
される制御信号を受けて前記発振信号を前記昇圧手段に
供給するように構成された第１の論理ゲ−トと、前記フ
リップフロップの出力端と前記発振手段との相互間に接
続され、前記制御信号を受けて前記発振手段にイネ−ブ
ル信号を供給するように構成された第２の論理ゲ−ト
と、前記フリップフロップの出力端と前記第２のゲ−ト
との相互間に接続されたシステムリセット信号抽出端
と、を具備することを特徴とするを具備することを特徴
とする。
【００１１】
【作用】上記のようなパワ−オンリセットシステムにあ
っては、電源投入後、ワンショットパルス生成手段によ
りワンショットパルス信号が生成され、これをトリガと
してフリップフロップがセットされる。フリップフロッ
プの出力を受けてタイマ手段は活性とされ、時間の計測
を開始する。タイマ手段は、所定時間経過後、そのタイ
マ出力をフリップフロップのリセット信号として出力す
る。この結果、フリップフロップの出力は反転し、これ
を受けタイマ手段が非活性とされる。システムリセット
信号は上記フリップフロップの出力より抽出され、フリ
ップフロップのセット〜リセットの期間と同等のシステ
ムリセット期間が得られるようになる。これにより、従
来のようにＲＣ回路の時定数を大きくしなくても、長い
リセット期間を得ることができる。
っては、電源投入後、ワンショットパルス生成手段によ
りワンショットパルス信号が生成され、これをトリガと
してフリップフロップがセットされる。フリップフロッ
プの出力を受けてタイマ手段は活性とされ、時間の計測
を開始する。タイマ手段は、所定時間経過後、そのタイ
マ出力をフリップフロップのリセット信号として出力す
る。この結果、フリップフロップの出力は反転し、これ
を受けタイマ手段が非活性とされる。システムリセット
信号は上記フリップフロップの出力より抽出され、フリ
ップフロップのセット〜リセットの期間と同等のシステ
ムリセット期間が得られるようになる。これにより、従
来のようにＲＣ回路の時定数を大きくしなくても、長い
リセット期間を得ることができる。
【００１２】又、タイマ手段は、例えば発振手段と、こ
の発振手段からの発振出力をカウントするカウント手段
とにより構成される。その時間の計測方法は、発振信号
が所定数カウントされることにより得られる。更に、カ
ウント手段を分周カウンタとし、発振信号を分周してこ
の分周された発振信号をカウントすることも可能であ
る。又、前記発振手段にはリングオシレ−タ、水晶発振
回路及びＣＲ発振回路のうちいずれでも使用することが
できる。
の発振手段からの発振出力をカウントするカウント手段
とにより構成される。その時間の計測方法は、発振信号
が所定数カウントされることにより得られる。更に、カ
ウント手段を分周カウンタとし、発振信号を分周してこ
の分周された発振信号をカウントすることも可能であ
る。又、前記発振手段にはリングオシレ−タ、水晶発振
回路及びＣＲ発振回路のうちいずれでも使用することが
できる。
【００１３】又、前記発振手段、カウンタ手段は同一の
チップ内で他の目的に使用されているものと併用するこ
とが可能である。これにより、この発明のパワ−オンリ
セット回路を得るために、新たな発振手段及び分周手段
を付加する必要がない。この結果、チップ面積の増加を
最小限に抑えることができる。又、上述した目的とは、
例えば昇圧回路を駆動すること、及びプログラムの期間
を設定すること等である。
チップ内で他の目的に使用されているものと併用するこ
とが可能である。これにより、この発明のパワ−オンリ
セット回路を得るために、新たな発振手段及び分周手段
を付加する必要がない。この結果、チップ面積の増加を
最小限に抑えることができる。又、上述した目的とは、
例えば昇圧回路を駆動すること、及びプログラムの期間
を設定すること等である。
【００１４】さらに発振手段およびカウント手段を持つ
半導体記憶装置にあっては、フリップフロップ等、数ゲ
−トの回路を組み込むだけで、上記のようなパワ−オン
リセットシステムを具備することができる。
半導体記憶装置にあっては、フリップフロップ等、数ゲ
−トの回路を組み込むだけで、上記のようなパワ−オン
リセットシステムを具備することができる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例に係わるパワ−
オンリセットシステムを示すブロック図で、図２はその
回路のタイミングチャ−トである。
り説明する。図１はこの発明の一実施例に係わるパワ−
オンリセットシステムを示すブロック図で、図２はその
回路のタイミングチャ−トである。
【００１６】図１に示すように、電源電位ＶＣＣと接地
ＧＮＤとの間にはワンショットパルス発生器１０が挿入
されている。このワンショットパルス発生器１０は、例
えば抵抗素子ｒとキャパシタｃとが直列に接続されたＲ
Ｃ回路と、これらの相互接続点ノ−ドＡにインバ−タ１
００を接続した組み合わせ回路で構成される。ワンショ
ットパルス発生器１０の出力端はフリップフロップ１２
（以下、ＦＦ１２と略す）のセット入力端Ｓに接続され
るとともに、ノ−ドＢにより分岐されタイマ１４のリセ
ット入力端Ｒに接続されている。ＦＦ１２の出力はタイ
マ１４のイネ−ブル入力端Ｅに接続されるとともに、ノ
−ドＤにより分岐されシステムリセット信号を取り出す
ための抽出端子ＳＲに接続されている。タイマ１４の出
力はＦＦ１２のリセット入力端Ｒに接続されている。次
に、上記構成のパワ−オンリセットシステムの動作につ
いて、図２のタイミングチャ−トを参照しながら説明す
る。
ＧＮＤとの間にはワンショットパルス発生器１０が挿入
されている。このワンショットパルス発生器１０は、例
えば抵抗素子ｒとキャパシタｃとが直列に接続されたＲ
Ｃ回路と、これらの相互接続点ノ−ドＡにインバ−タ１
００を接続した組み合わせ回路で構成される。ワンショ
ットパルス発生器１０の出力端はフリップフロップ１２
（以下、ＦＦ１２と略す）のセット入力端Ｓに接続され
るとともに、ノ−ドＢにより分岐されタイマ１４のリセ
ット入力端Ｒに接続されている。ＦＦ１２の出力はタイ
マ１４のイネ−ブル入力端Ｅに接続されるとともに、ノ
−ドＤにより分岐されシステムリセット信号を取り出す
ための抽出端子ＳＲに接続されている。タイマ１４の出
力はＦＦ１２のリセット入力端Ｒに接続されている。次
に、上記構成のパワ−オンリセットシステムの動作につ
いて、図２のタイミングチャ−トを参照しながら説明す
る。
【００１７】先ず、ＬＳＩに電源が投入されると、ＶＣ
Ｃの電位変化に基き、ノ−ドＢにワンショットパルスが
出力される。これによりＦＦ１２がセットされるととも
にタイマ１４がリセットされる。セットされたＦＦ１２
は出力し、ノ−ドＤが“Ｈ”レベルにされる。これを受
けて、タイマ１４はリセットを解除するとともに所定の
時間を計りだす。所定の時間が経過すると、タイマ１４
が出力し、出力ノ−ドＦが“Ｈ”レベルにされる。この
“Ｈ”レベルの信号はリセット信号としてＦＦ１２のリ
セット端Ｒに供給される。ＦＦ１２はこれを受けてノ−
ドＤを反転させ、“Ｌ”レベルとする。システムリセッ
ト信号はノ−ドＤより抽出され、ＦＦ１２のセット〜リ
セットの期間が、システムのリセット期間として使用さ
れる。
Ｃの電位変化に基き、ノ−ドＢにワンショットパルスが
出力される。これによりＦＦ１２がセットされるととも
にタイマ１４がリセットされる。セットされたＦＦ１２
は出力し、ノ−ドＤが“Ｈ”レベルにされる。これを受
けて、タイマ１４はリセットを解除するとともに所定の
時間を計りだす。所定の時間が経過すると、タイマ１４
が出力し、出力ノ−ドＦが“Ｈ”レベルにされる。この
“Ｈ”レベルの信号はリセット信号としてＦＦ１２のリ
セット端Ｒに供給される。ＦＦ１２はこれを受けてノ−
ドＤを反転させ、“Ｌ”レベルとする。システムリセッ
ト信号はノ−ドＤより抽出され、ＦＦ１２のセット〜リ
セットの期間が、システムのリセット期間として使用さ
れる。
【００１８】上記構成のパワ−オンリセットシステムに
よれば、リセット期間を決定する信号としてＲＣ回路の
ワンショットパルスを使用せず、このワンショットパル
ス信号はＦＦ１２のセット信号として使用する。ＦＦ１
２の出力は、タイマ１４により所定の時間が計られた
後、タイマの出力によりリセットされる。このように、
ＦＦ１２のセット〜リセットの期間がシステムのリセッ
ト期間として使用されるので、長いリセット期間を確保
することができる。しかもこのリセット期間は、タイマ
１４の計測時間を変えることより、その期間を任意に選
ぶこともできる。図３は、タイマ１４の構成例を示すブ
ロック図である。
よれば、リセット期間を決定する信号としてＲＣ回路の
ワンショットパルスを使用せず、このワンショットパル
ス信号はＦＦ１２のセット信号として使用する。ＦＦ１
２の出力は、タイマ１４により所定の時間が計られた
後、タイマの出力によりリセットされる。このように、
ＦＦ１２のセット〜リセットの期間がシステムのリセッ
ト期間として使用されるので、長いリセット期間を確保
することができる。しかもこのリセット期間は、タイマ
１４の計測時間を変えることより、その期間を任意に選
ぶこともできる。図３は、タイマ１４の構成例を示すブ
ロック図である。
【００１９】図３に示すように、図示せぬＦＦ１２から
の出力は発振器１６の入力端Ｅに接続されている。発振
器１６はＦＦ１２の出力を受けて発振を開始する。発振
器１６の出力端はカウンタ１８の入力端に接続されてい
る。カウンタ１８は図示せぬワンショットパルス発生器
１０の出力によりリセットされ、この後に発振器１６の
発振出力を受け、これをカウントする。所定カウント数
に達した後、カウンタ１８は出力する。この出力は図示
せぬＦＦ１２のリセット入力端Ｒに供給され、そして、
ＦＦ１２の出力は反転する。発振器１６はこの反転した
信号を受け、その発振を終了する。図４は、タイマ１４
の構成をより詳細にしたブロック図である。図４に示す
ように、発振器１６の具体例は例えばリングオシレ−タ
であり、カウンタ１８の具体例は例えば分周カウンタで
ある。尚、発振器１６にはリングオシレ−タの他、図５
に示すＣＲ発振回路を用いても良く、さらに図６に示す
ように水晶発振器を用いても良い。
の出力は発振器１６の入力端Ｅに接続されている。発振
器１６はＦＦ１２の出力を受けて発振を開始する。発振
器１６の出力端はカウンタ１８の入力端に接続されてい
る。カウンタ１８は図示せぬワンショットパルス発生器
１０の出力によりリセットされ、この後に発振器１６の
発振出力を受け、これをカウントする。所定カウント数
に達した後、カウンタ１８は出力する。この出力は図示
せぬＦＦ１２のリセット入力端Ｒに供給され、そして、
ＦＦ１２の出力は反転する。発振器１６はこの反転した
信号を受け、その発振を終了する。図４は、タイマ１４
の構成をより詳細にしたブロック図である。図４に示す
ように、発振器１６の具体例は例えばリングオシレ−タ
であり、カウンタ１８の具体例は例えば分周カウンタで
ある。尚、発振器１６にはリングオシレ−タの他、図５
に示すＣＲ発振回路を用いても良く、さらに図６に示す
ように水晶発振器を用いても良い。
【００２０】これらのような構成としたタイマ１４の計
測時間の調節は、例えば発振器１６の発振周波数を変更
する、あるいはカウンタ１８のカウント数を変更する、
あるいは分周カウンタであれば、その分周段数を変更す
る等ででき、任意なリセット期間を選ぶことができる。
図７は、この発明に係わるパワ−オンリセットシステム
を具備した不揮発性半導体メモリのブロック図である。
測時間の調節は、例えば発振器１６の発振周波数を変更
する、あるいはカウンタ１８のカウント数を変更する、
あるいは分周カウンタであれば、その分周段数を変更す
る等ででき、任意なリセット期間を選ぶことができる。
図７は、この発明に係わるパワ−オンリセットシステム
を具備した不揮発性半導体メモリのブロック図である。
【００２１】図７に示す構成の装置であると、電源投入
時にワンショットパルス生成手段１０により生成された
“Ｈ”レベルの信号Ｓ１はＦＦ１２のセット端Ｓおよび
カウンタ１８のリセット端Ｒにそれぞれ入力される。セ
ットされたＦＦ１２は“Ｈ”レベルの信号Ｓ２をＯＲゲ
−トに供給する。ＯＲゲ−トは信号Ｓ２を受けてイネ−
ブル信号Ｓ３を発振器１６の入力端Ｅに供給する。発振
器１６はイネ−ブル信号Ｓ３を受け発振を開始する。発
振信号Ｓ４はカウンタ１８に供給され、その発振を例え
ば所定数分周し、分周信号Ｓ５を生成する。分周信号Ｓ
５はＦＦ１２のリセット端Ｒに入力され、信号Ｓ２を
“Ｌ”レベルとし、発振器１６は発振を停止する。この
信号Ｓ２によりシステムリセット信号が得られる。
時にワンショットパルス生成手段１０により生成された
“Ｈ”レベルの信号Ｓ１はＦＦ１２のセット端Ｓおよび
カウンタ１８のリセット端Ｒにそれぞれ入力される。セ
ットされたＦＦ１２は“Ｈ”レベルの信号Ｓ２をＯＲゲ
−トに供給する。ＯＲゲ−トは信号Ｓ２を受けてイネ−
ブル信号Ｓ３を発振器１６の入力端Ｅに供給する。発振
器１６はイネ−ブル信号Ｓ３を受け発振を開始する。発
振信号Ｓ４はカウンタ１８に供給され、その発振を例え
ば所定数分周し、分周信号Ｓ５を生成する。分周信号Ｓ
５はＦＦ１２のリセット端Ｒに入力され、信号Ｓ２を
“Ｌ”レベルとし、発振器１６は発振を停止する。この
信号Ｓ２によりシステムリセット信号が得られる。
【００２２】ここで、メモリセルへデ−タ書き込みを開
始する時、プログラム制御回路の出力信号であるプログ
ラムＥＮ信号Ｓ６が“Ｈ”レベルとなり、前記ＯＲゲ−
トを介して発振器１６に供給される。発振器１６は信号
Ｓ３を受け、発振を開始する。発振信号Ｓ４はカウンタ
１８に供給され、分周信号Ｓ５を生成する。所定時間を
カウントして信号Ｓ５が“Ｌ”レベルより“Ｈ”レベル
になるのを受けてプログラム制御回路はプログラムＥＮ
信号Ｓ６を“Ｌ”レベルとしデ−タ書き込みを終了す
る。またプログラムＥＮ信号Ｓ６が“Ｈ”レベルの期間
は発振信号Ｓ４がＡＮＤゲ−トを介して昇圧回路のクロ
ック供給端ＣＫに供給されている。昇圧回路はＡＮＤゲ
−トを介して取り込まれた発振信号Ｓ４を回路内のクロ
ック信号として使用する。このクロック信号は、例えば
昇圧回路からの昇圧電位信号Ｓ７の生成のため、あるい
は制御等に用いられる。昇圧回路で生成された昇圧電位
信号Ｓ７は、デコ−ダと、ＥＰＲＯＭあるいはＥＥＰＲ
ＯＭ等の不揮発性メモリセルとの間に設けられたレベル
シフト回路に供給される。デコ−ダからのデコ−ド信号
はレベルシフト回路でレベルシフトされ、シフトされた
デコ−ド信号はメモリセルの例えばワ−ド線等に供給さ
れる。これによりメモリセルにデ−タが書き込まれる。
始する時、プログラム制御回路の出力信号であるプログ
ラムＥＮ信号Ｓ６が“Ｈ”レベルとなり、前記ＯＲゲ−
トを介して発振器１６に供給される。発振器１６は信号
Ｓ３を受け、発振を開始する。発振信号Ｓ４はカウンタ
１８に供給され、分周信号Ｓ５を生成する。所定時間を
カウントして信号Ｓ５が“Ｌ”レベルより“Ｈ”レベル
になるのを受けてプログラム制御回路はプログラムＥＮ
信号Ｓ６を“Ｌ”レベルとしデ−タ書き込みを終了す
る。またプログラムＥＮ信号Ｓ６が“Ｈ”レベルの期間
は発振信号Ｓ４がＡＮＤゲ−トを介して昇圧回路のクロ
ック供給端ＣＫに供給されている。昇圧回路はＡＮＤゲ
−トを介して取り込まれた発振信号Ｓ４を回路内のクロ
ック信号として使用する。このクロック信号は、例えば
昇圧回路からの昇圧電位信号Ｓ７の生成のため、あるい
は制御等に用いられる。昇圧回路で生成された昇圧電位
信号Ｓ７は、デコ−ダと、ＥＰＲＯＭあるいはＥＥＰＲ
ＯＭ等の不揮発性メモリセルとの間に設けられたレベル
シフト回路に供給される。デコ−ダからのデコ−ド信号
はレベルシフト回路でレベルシフトされ、シフトされた
デコ−ド信号はメモリセルの例えばワ−ド線等に供給さ
れる。これによりメモリセルにデ−タが書き込まれる。
【００２３】このようにチップ内部に発振器１６等を持
つ不揮発性半導体メモリ等においては、その発振器１６
等を利用してこの発明に係わるパワ−オンリセット回路
を形成することができる。この場合、図８に示した従来
の回路に比較して、例えばＦＦ１２等の数ゲ−トのトラ
ンジスタを追加するだけで済み、チップ面積の無駄な増
加を招かずに上記のようなパワ−オンリセットシステム
を構成できる。
つ不揮発性半導体メモリ等においては、その発振器１６
等を利用してこの発明に係わるパワ−オンリセット回路
を形成することができる。この場合、図８に示した従来
の回路に比較して、例えばＦＦ１２等の数ゲ−トのトラ
ンジスタを追加するだけで済み、チップ面積の無駄な増
加を招かずに上記のようなパワ−オンリセットシステム
を構成できる。
【００２４】又、ＥＰＲＯＭ、ＥＥＰＲＯＭ等では、電
源投入時に約１[msec]と長いリセット期間を必要として
おり、上記のようにチップ面積の増大なく搭載できるこ
と共に、この発明を適用するのに最適である。尚、この
発明は上記実施例に限定されるものではなく、その主旨
を逸脱しない範囲で種々変更が可能である。
源投入時に約１[msec]と長いリセット期間を必要として
おり、上記のようにチップ面積の増大なく搭載できるこ
と共に、この発明を適用するのに最適である。尚、この
発明は上記実施例に限定されるものではなく、その主旨
を逸脱しない範囲で種々変更が可能である。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
ＬＳＩチップ面積の増大を最小限に抑え、かつ充分に長
いリセット期間を確保できるパワ−オンリセットシステ
ムを提供できる。
ＬＳＩチップ面積の増大を最小限に抑え、かつ充分に長
いリセット期間を確保できるパワ−オンリセットシステ
ムを提供できる。
【図１】この発明の一実施例に係わるパワ−オンリセッ
トシステムを示すブロック図。
トシステムを示すブロック図。
【図２】図１に示した回路のタイミングチャ−ト。
【図３】図１に示したタイマの構成例を示すブロック
図。
図。
【図４】図１に示したタイマの構成をより詳細にしたブ
ロック図。
ロック図。
【図５】図３に示した発振器のその他の例を示す第１の
図。
図。
【図６】図３に示した発振器のその他の例を示す第２の
図。
図。
【図７】この発明に係わるパワ−オンリセットシステム
を具備した不揮発性半導体メモリのブロック図。
を具備した不揮発性半導体メモリのブロック図。
【図８】従来のパワ−オンリセット回路を示す図。
【図９】図８に示した回路のタイミングチャ−ト。
10…ワンショットパルス発生器、12…フリップフロッ
プ、14…タイマ、16…発振器、18…カウンタ。
プ、14…タイマ、16…発振器、18…カウンタ。
Claims (8)
- 【請求項１】 電源投入後、この電源の電位変化により
ワンショットパルス信号を生成するワンショットパルス
生成手段と、 前記ワンショットパルス生成手段の出力端にセット端を
接続したフリップフロップと、 前記フリップフロップの出力端に接続され、前記フリッ
プフロップの出力をイネ−ブル信号として動作する、所
定の時間を計測するタイマ手段と、 前記タイマ手段の出力端と前記フリップフロップのリセ
ット端とを互いに接続し、前記タイマ手段の出力信号を
前記リセット端子に伝達する信号伝達手段と、 前記フリップフロップの出力端と前記タイマ手段との相
互間に接続されたシステムリセット信号抽出端と、 を具備することを特徴とするパワ−オンリセットシステ
ム。 - 【請求項２】 前記タイマ手段は、発振信号を生成する
発振手段と、前記発振手段からの発振信号をカウントす
るカウント手段と、により構成されることを特徴とする
請求項１に記載のパワ−オンリセットシステム。 - 【請求項３】 前記カウント手段は、前記ワンショット
パルス生成手段の出力によりリセットされることを特徴
とする請求項２に記載のパワ−オンリセットシステム。 - 【請求項４】 前記カウント手段は分周カウンタである
ことを特徴とする請求項２に記載のパワ−オンリセット
システム。 - 【請求項５】 前記発振手段は、リングオシレ−タ、水
晶発振回路及びＣＲ発振回路のいずれかであることを特
徴とする請求項２に記載のパワ−オンリセットシステ
ム。 - 【請求項６】 前記発振手段及びカウント手段は、同一
のチップ内で他の目的に使用されているものと併用され
ることを特徴とする請求項２に記載のパワ−オンリセッ
トシステム。 - 【請求項７】 前記他の目的とは、昇圧回路を駆動する
こと、及びプログラムの期間を設定することの少なくと
もいずれかであることを特徴とする請求項６に記載のパ
ワ−オンリセットシステム。 - 【請求項８】 電源投入後、この電源の電位変化により
ワンショットパルス信号を生成するワンショットパルス
生成手段と、 前記ワンショットパルス生成手段の出力端にセット端を
接続したフリップフロップと、 前記フリップフロップの出力端に接続された発振信号を
生成する発振手段と、 前記発振手段の出力端に接続された前記発振信号をカウ
ントするカウント手段と、 前記発振手段の出力端に接続された電位を昇圧する昇圧
手段と、 前記カウント手段の出力端に接続され、メモリセルへの
デ−タ書き込みプログラムを制御するプログラム制御手
段と、 前記カウント手段の出力端と前記フリップフロップとの
リセット端とを互いに接続し、前記カウント手段の出力
信号を前記リセット端に伝達する信号伝達手段と、 前記昇圧手段の出力端に接続され、デコ−ダとメモリセ
ルとの相互間に挿入されたデコ−ド信号の信号レベルを
変換するレベル変換手段と、 前記発振手段の出力端と前記昇圧手段との相互間に接続
され、前記制御手段で生成される制御信号を受けて前記
発振信号を前記昇圧手段に供給するように構成された第
１の論理ゲ−トと、 前記フリップフロップの出力端と前記発振手段との相互
間に接続され、前記制御信号を受けて前記発振手段にイ
ネ−ブル信号を供給するように構成された第２の論理ゲ
−トと、 前記フリップフロップの出力端と前記第２のゲ−トとの
相互間に接続されたシステムリセット信号抽出端と、 を具備することを特徴とするパワ−オンリセットシステ
ムを具備する半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8860092A JP3023238B2 (ja) | 1992-04-09 | 1992-04-09 | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 |
| US08/044,172 US5343085A (en) | 1992-04-09 | 1993-04-08 | Power-on reset system and a semiconductor memory device incorporating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8860092A JP3023238B2 (ja) | 1992-04-09 | 1992-04-09 | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291915A true JPH05291915A (ja) | 1993-11-05 |
| JP3023238B2 JP3023238B2 (ja) | 2000-03-21 |
Family
ID=13947327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8860092A Expired - Lifetime JP3023238B2 (ja) | 1992-04-09 | 1992-04-09 | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343085A (ja) |
| JP (1) | JP3023238B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211710B1 (en) * | 1998-12-30 | 2001-04-03 | Texas Instruments India Limited | Circuit for generating a power-up configuration pulse |
| JP2004236306A (ja) * | 2003-01-10 | 2004-08-19 | Stmicroelectronics Inc | 運動感受性パワースイッチング集積回路を包含する電子装置及び関連する方法 |
| KR100468680B1 (ko) * | 1997-08-22 | 2005-03-16 | 삼성전자주식회사 | 시스템리셋제어장치및방법 |
| JP2006179139A (ja) * | 2004-12-24 | 2006-07-06 | Renesas Technology Corp | 半導体装置 |
| JP2009065499A (ja) * | 2007-09-07 | 2009-03-26 | Oki Electric Ind Co Ltd | パワーオンリセット回路 |
| WO2016098593A1 (ja) * | 2014-12-16 | 2016-06-23 | ソニー株式会社 | 電源監視回路、パワーオンリセット回路、および半導体装置 |
| JP2019129426A (ja) * | 2018-01-25 | 2019-08-01 | ラピスセミコンダクタ株式会社 | 半導体装置及びリセット信号の生成方法 |
| CN111404527A (zh) * | 2020-03-23 | 2020-07-10 | 上海钧正网络科技有限公司 | 一种系统异常自动上下电的控制电路及方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446403A (en) * | 1994-02-04 | 1995-08-29 | Zenith Data Systems Corporation | Power on reset signal circuit with clock inhibit and delayed reset |
| JP3125562B2 (ja) * | 1994-03-10 | 2001-01-22 | 富士電機株式会社 | クロック発生回路 |
| US5537055A (en) * | 1994-06-30 | 1996-07-16 | Pmc-Sierra, Inc. | Method for protecting an ASIC by resetting it after a predetermined time period |
| US5467037A (en) * | 1994-11-21 | 1995-11-14 | International Business Machines Corporation | Reset generation circuit to reset self resetting CMOS circuits |
| US5520058A (en) * | 1995-04-05 | 1996-05-28 | Cole-Parmer Instrument Company | Magnetic reluctance flowmeter |
| US5510741A (en) * | 1995-08-30 | 1996-04-23 | National Semiconductor Corporation | Reset and clock circuit for providing valid power up reset signal prior to distribution of clock signal |
| DE19534785C1 (de) * | 1995-09-19 | 1997-01-16 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Freigabesignals für eine taktsteuerbare Schaltung |
| US5933032A (en) * | 1995-12-29 | 1999-08-03 | Cypress Semiconductor Corp. | Apparatus and method for generating a pulse signal |
| EP0788114B1 (en) * | 1996-02-02 | 2002-11-13 | STMicroelectronics S.r.l. | Zero consumption power-on-reset |
| FR2752993B1 (fr) * | 1996-08-27 | 1998-12-04 | Sgs Thomson Microelectronics | Dispositif de protection de donnees memorisees utilisant un circuit de temporisation |
| KR100253076B1 (ko) * | 1997-05-02 | 2000-05-01 | 윤종용 | 순차 로직들을 위한 파워-온 리셋 회로(power-on reset circuit for sequential logics) |
| US6115836A (en) * | 1997-09-17 | 2000-09-05 | Cypress Semiconductor Corporation | Scan path circuitry for programming a variable clock pulse width |
| US5940345A (en) * | 1997-12-12 | 1999-08-17 | Cypress Semiconductor Corp. | Combinational logic feedback circuit to ensure correct power-on-reset of a four-bit synchronous shift register |
| US6085327A (en) * | 1998-04-10 | 2000-07-04 | Tritech Microelectronics, Ltd. | Area-efficient integrated self-timing power start-up reset circuit with delay of the start-up reset until the system clock is stabilized |
| US6218874B1 (en) | 1999-06-08 | 2001-04-17 | Cypress Semiconductor Corp. | One-shot pulse synchronizer |
| US6556057B2 (en) * | 2001-04-30 | 2003-04-29 | Stmicroelectronics, Inc. | Noise suppression circuitry and method |
| JP4007027B2 (ja) * | 2002-03-19 | 2007-11-14 | 日本電気株式会社 | パワーオンリセット回路 |
| US7015732B1 (en) * | 2004-01-05 | 2006-03-21 | National Semiconductor Corporation | Power-on reset circuit with low standby current and self-adaptive reset pulse width |
| KR100966895B1 (ko) * | 2004-01-06 | 2010-06-30 | 삼성전자주식회사 | 불휘발성 메모리의 테스트 장치 및 방법 |
| US8493109B2 (en) | 2010-03-31 | 2013-07-23 | Qualcomm Incorporated | System and method to control a power on reset signal |
| KR20170035734A (ko) * | 2015-09-23 | 2017-03-31 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3532993A (en) * | 1968-04-18 | 1970-10-06 | Electronic Associates | Variable period,plural input,set-reset one shot circuit |
| DE2019804C3 (de) * | 1970-04-23 | 1981-12-17 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare monostabile Kippschaltung |
| US4001608A (en) * | 1975-05-12 | 1977-01-04 | Rca Corporation | Ecl switching circuit for producing noncomplementary, time coincident signals |
| US4134027A (en) * | 1977-07-20 | 1979-01-09 | P.R. Mallory & Co., Inc. | Control system capable of accommodating a plurality of momentary switching devices |
| US4825407A (en) * | 1984-07-26 | 1989-04-25 | Miles Inc. | Method and circuit for controlling single chip microcomputer |
| US5086237A (en) * | 1988-08-06 | 1992-02-04 | Nec Corporation | Re-triggerable monostable multivibrator capable of generating a predetermined width of pulse with additional logic gate and D flip-flop with reset |
-
1992
- 1992-04-09 JP JP8860092A patent/JP3023238B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-08 US US08/044,172 patent/US5343085A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468680B1 (ko) * | 1997-08-22 | 2005-03-16 | 삼성전자주식회사 | 시스템리셋제어장치및방법 |
| US6211710B1 (en) * | 1998-12-30 | 2001-04-03 | Texas Instruments India Limited | Circuit for generating a power-up configuration pulse |
| JP2004236306A (ja) * | 2003-01-10 | 2004-08-19 | Stmicroelectronics Inc | 運動感受性パワースイッチング集積回路を包含する電子装置及び関連する方法 |
| JP2006179139A (ja) * | 2004-12-24 | 2006-07-06 | Renesas Technology Corp | 半導体装置 |
| JP2009065499A (ja) * | 2007-09-07 | 2009-03-26 | Oki Electric Ind Co Ltd | パワーオンリセット回路 |
| WO2016098593A1 (ja) * | 2014-12-16 | 2016-06-23 | ソニー株式会社 | 電源監視回路、パワーオンリセット回路、および半導体装置 |
| US10355692B2 (en) | 2014-12-16 | 2019-07-16 | Sony Corporation | Power source monitoring circuit, power on reset circuit, and semiconductor device |
| JP2019129426A (ja) * | 2018-01-25 | 2019-08-01 | ラピスセミコンダクタ株式会社 | 半導体装置及びリセット信号の生成方法 |
| CN111404527A (zh) * | 2020-03-23 | 2020-07-10 | 上海钧正网络科技有限公司 | 一种系统异常自动上下电的控制电路及方法 |
| CN111404527B (zh) * | 2020-03-23 | 2023-08-18 | 上海钧正网络科技有限公司 | 一种系统异常自动上下电的控制电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3023238B2 (ja) | 2000-03-21 |
| US5343085A (en) | 1994-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05291915A (ja) | パワ−オンリセットシステムおよびこのパワ−オンリセットシステムを具備する半導体記憶装置 | |
| JP5084118B2 (ja) | 半導体装置のクロック発振器 | |
| US6018264A (en) | Pumping circuit with amplitude limited to prevent an over pumping for semiconductor device | |
| TWI243384B (en) | Pumping voltage generator | |
| US4757214A (en) | Pulse generator circuit | |
| JPH05217368A (ja) | 半導体メモリ装置 | |
| JP2002109883A (ja) | リセット装置、半導体集積回路装置および半導体記憶装置 | |
| US6259286B1 (en) | Method and apparatus for a power-on-reset system | |
| KR100521385B1 (ko) | 고전압 발생 회로 및 그것을 포함한 반도체 메모리 장치 | |
| JP2002134695A (ja) | 半導体装置 | |
| JP2000268019A (ja) | 不揮発性メモリ回路を内蔵した半導体集積回路 | |
| JPH117783A (ja) | 半導体集積回路装置 | |
| JP3350411B2 (ja) | 半導体記憶装置の出力回路 | |
| JP4082792B2 (ja) | チャージポンプ回路 | |
| JPH1145574A (ja) | 半導体記憶装置 | |
| KR100808578B1 (ko) | 셀프 리프레쉬 모드를 갖는 반도체 메모리 장치 | |
| KR100458473B1 (ko) | 파워 온 리셋 회로 | |
| JP3105510B2 (ja) | 半導体集積回路 | |
| JP2001237684A (ja) | パワーオンリセット回路 | |
| KR910005608B1 (ko) | Mos 타이머 회로 | |
| JP3456303B2 (ja) | 半導体集積回路 | |
| JPS5943766B2 (ja) | 半導体集積回路 | |
| JP2580629B2 (ja) | メモリ装置 | |
| KR100535044B1 (ko) | 전압 펌프 회로 | |
| JPH05175812A (ja) | スタートアップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 13 |