JP2002109883A

JP2002109883A - リセット装置、半導体集積回路装置および半導体記憶装置

Info

Publication number: JP2002109883A
Application number: JP2000297663A
Authority: JP
Inventors: Shigekazu Takada; 栄和高田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-09-28
Filing date: 2000-09-28
Publication date: 2002-04-12
Anticipated expiration: 2020-09-28
Also published as: DE60101436D1; TW533412B; CN1213369C; EP1193872B1; US6573543B2; EP1193872A1; KR20020026136A; KR100430858B1; US20030062552A1; JP4233205B2; CN1346092A; DE60101436T2

Abstract

(57)【要約】【課題】安定に切換え動作させるためのパラメータ制御
に依らず、消費電流を抑えると共に、低電圧でも安定し
て動作する。【解決手段】強誘電体キャパシタＦＣを用いて電源電圧
を検出する電圧検出回路２と、強誘電体キャパシタＦＣ
の分極状態を決定する分極状態設定回路３と、検出した
電源電圧に応じてリセット信号を出力するリセット信号
出力回路４と、このリセット信号を解除するリセット信
号解除回路５と、リセット信号の解除後に、強誘電体キ
ャパシタＦＣの分極状態を初期状態に戻す分極状態初期
化回路６とを備えている。強誘電体キャパシタＦＣは、
電源電圧の立ち上がり時に分極反転し、それに伴うポテ
ンシャル変移によりリセット信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電源電圧の
立ち上がりを検出してリセット信号を出力した後にそれ
を解除するリセット装置および、これを応用した半導体
集積回路装置および半導体記憶装置に関する。

【０００２】

【従来の技術】従来、システムを初期化するリセットの
方法には、リセット専用の端子からシステムの動作と非
同期に必要に応じて初期化が可能な所謂ハードウェアリ
セット、電源投入時に自動的にシステムを初期化するリ
セット信号を生成するパワーオンリセットおよび、外部
から入力されるコマンドを解釈してリセット信号を生成
することによりシステムを初期化するソフトウェアリセ
ットなどがある。このうち、従来のリセット装置のパワ
ーオンリセット動作について、以下に詳細に説明する。
リセット装置は、電源の投入を判断する必要から、何ら
かの方法で電源電圧を検出する電源電圧検出回路と、電
源電圧の検出に基づいてリセット信号を出力した後にこ
れを解除するリセット信号出力回路とを有している。

【０００３】このリセット装置の最も単純な回路例を図
４に示している。図４において、リセット装置１００
は、キャパシタＣと抵抗Ｒを直列に接続した電源電圧検
出回路１０１と、ＰチャネルＭＯＳトランジスタ（以下
ＰチャネルＴｒという）およびＮチャネルＭＯＳトラン
ジスタ（以下ＮチャネルＴｒという）からなるインバー
タ１０２，１０３が直列接続されたリセット信号出力回
路１０４とを有している。

【０００４】上記構成により、電源が立ち上がったとき
に、電源電圧検出回路１０１のキャパシタＣが抵抗Ｒを
介して所定の時定数ＲＣで充電される。この充電電流に
よって抵抗Ｒに発生する電圧が、ノードＮ１０５を介し
てＰチャネルＴｒとＮチャネルＴｒからなる第１段目の
インバータ１０２に与えられる。このとき、キャパシタ
Ｃは急速には充電されず、ノードＮ１０５は論理’Ｌｏ
ｗ’状態で、リセット信号出力回路１０４から出力され
るリセット信号もアクティブな論理’Ｌｏｗ’の状態に
ある。

【０００５】次に、ノードＮ１０５の電位が、キャパシ
タＣへの充電につれて、ＰチャネルＴｒとＮチャネルＴ
ｒの閾値や駆動能力によって主に定まるゲート閾値を超
えたとき、第１段目のインバータ１０２の出力が反転し
て論理’Ｌｏｗ’に、さらに第２段目のインバータ１０
３の出力が反転して論理’Ｈｉｇｈ’になることによっ
て、リセット信号出力回路１０４から出力されるリセッ
ト信号が解除される。このリセット信号が解除されるま
での時間は、電源電圧が十分に立ち上がり、システムに
要求されるリセット時間が確保されるようにキャパシタ
Ｃと抵抗Ｒの時定数値（Ｃ×Ｒ）が適宜選択されてい
る。

【０００６】ところが、電源投入時の電源電圧の立ち上
がりが時定数ＲＣに追随するほど緩やかな場合には、ノ
ードＮ１０５の電位は、インバータ１０２を構成するＴ
ｒのゲート閾値に達せず、リセット信号出力回路１０４
からのリセット信号を解除しない場合が起こり得る。

【０００７】これを回避するために、図５に示すよう
に、電源電圧の立ち上がりが遅い場合と速い場合とで専
用の各電源電圧検出回路をそれぞれ設けたリセット装置
が用いられている。図５において、リセット装置２００
は、電源電圧の立ち上がりが遅い場合に動作する電源電
圧検出回路部２０１と、電源電圧の立ち上がりが速い場
合に動作する電源電圧検出回路部２０２と、電源電圧検
出回路部２０１，２０２からの各入力信号に応じてリセ
ット信号の出力および解除を行うリセット信号出力回路
２０３とを有している。

【０００８】電源電圧検出回路部２０１は、次に示す構
成を有している。即ち、電源とＧＮＤとの間に抵抗Ｒ
１，Ｒ２が直列に接続され、その分割点（接続点）であ
るノードＮ１はキャパシタＣ１の一端とＮチャネルＴｒ
Ｍ１のゲートに接続され、キャパシタＣ１の他端は電源
に、ＮチャネルＴｒＭ１のソースはＧＮＤに、そのドレ
インはプルアップ抵抗Ｒ３を介して電源に接続され、Ｎ
チャネルＴｒＭ１とプルアップ抵抗Ｒ３の接続点である
ノードＮ２は、ＰチャネルＴｒＭ２とＮチャネルＴｒＭ
３からなるインバータの入力端に接続されている。

【０００９】電源電圧検出回路部２０２は、次に示す構
成を有している。即ち、ＰチャネルＴｒＭ４、抵抗Ｒ
４、ゲートが各々電源に接続されたＮチャネルＴｒＭ
５，Ｍ６がこの順に直列に接続され、ＮチャネルＴｒＭ
５と抵抗Ｒ４との接続点であるノードＮ３には、キャパ
シタＣ２さらには、ＰチャネルＴｒタＭ７，Ｍ８からな
るインバータの入力端が接続されている。また、Ｐチャ
ネルＴｒＭ４のゲートにはリセット信号がフィードバッ
クされて入力するようになっている。

【００１０】リセット信号出力回路２０３は負論理ＯＲ
回路で構成されており、電源電圧検出回路部２０１，２
０２からの各出力が入力するＮＡＮＤ回路（以下ＮＡＮ
Ｄ１という）と、ＮＡＮＤ１からの出力が入力されリセ
ット信号を出力または解除するインバータ（Ｐチャネル
ＴｒＭ９とＮチャネルＴｒＭ１０）とを有している。

【００１１】なお、上記ＮチャネルＴｒＭ８，Ｍ１０は
低い閾値を持つＴｒであり、ここでは、図示したような
特別な表記を用いるものとする。

【００１２】この構成により、電源投入直後はノードＮ
２が抵抗Ｒ３を介してプルアップされ、論理’Ｈｉｇ
ｈ’状態にあるので、ＰチャネルＴｒＭ２とＮチャネル
ＴｒＭ３からなるインバータからの出力（電源電圧検出
回路部２０１からの出力）は論理’Ｌｏｗ’状態とな
る。これによって、ＮＡＮＤ１からの出力は、電源電圧
検出回路部２０２からの入力が’Ｈｉｇｈ’状態であっ
ても’Ｌｏｗ’状態であっても論理’Ｈｉｇｈ’状態と
なる。したがって、ＰチャネルＴｒＭ９とＮチャネルＴ
ｒＭ１０からなるインバータからの出力（リセット信号
出力回路２０３からの出力）であるリセット信号は、ア
クティブな論理’Ｌｏｗ’状態（リセット信号の出力状
態）になる。

【００１３】その後、電源電圧が緩やかに立ち上がった
場合、キャパシタＣ１に十分な充電電流が流れなくと
も、直列接続された抵抗Ｒ１，Ｒ２で抵抗分割された電
源電圧より低い電位がノードＮ１を介してＮチャネルＴ
ｒＭ１のゲートに入力され、ノードＮ１の電位がＮチャ
ネルＴｒＭ１の閾値を超えた時点で、ＮチャネルＴｒＭ
１が活性化する。これにより、ノードＮ２は、電源投入
直後の論理’Ｈｉｇｈ’状態から論理’Ｌｏｗ’状態に
遷移する。このため、ＰチャネルＴｒＭ２とＮチャネル
ＴｒＭ３からなるインバータで論理反転され、電源電圧
検出回路部２０１から論理’Ｈｉｇｈ’がＮＡＮＤ１に
出力される。このとき、ノードＮ３が’Ｌｏｗ’状態で
あるから、電源電圧検出回路部２０２からの出力は’Ｈ
ｉｇｈ’になっているので、ＮＡＮＤ１からは’Ｌｏ
ｗ’の出力が、ＰチャネルＴｒＭ９とＮチャネルＴｒＭ
１０からなるインバータに入力される。したがって、リ
セット信号出力回路２０３から出力されるリセット信号
は、電源投入直後のアクティブな論理’Ｌｏｗ’状態か
ら論理’Ｈｉｇｈ’状態に遷移して解除される。

【００１４】この場合、電源電圧検出回路部２０２で
は、電源電圧の立ち上がりがキャパシタＣ２を充電する
のに十分なほど緩やかなため、ノードＮ３は、各々ゲー
トが電源に接続されて活性化されているＴｒＭ５，Ｍ６
を介して、論理’Ｌｏｗ’の状態にある。したがって、
電源電圧検出回路部２０２からの出力は、ＰチャネルＴ
ｒＭ７とＮチャネルＴｒＭ８からなるインバータにて論
理反転されて論理’Ｈｉｇｈ’状態にあり、それがリセ
ット信号出力回路２０３に入力されている。したがっ
て、リセット信号出力回路２０３からのリセット信号
は、論理’Ｈｉｇｈ’状態であるから、電源電圧検出回
路部２０１からの出力（論理’Ｈｉｇｈ’状態）がリセ
ット信号としてそのまま出力されているのと同じ有効な
状態になっている。

【００１５】逆に、電源電圧の立ち上がりが急峻な場
合、電源電圧検出回路部２０１において、キャパシタＣ
１を介してノードＮ１を電源電圧まで突き上げることに
より、電源電圧の立ち上がりとほぼ同時に、ＴｒＭ１が
活性化し、ノードＮ２が論理’Ｌｏｗ’となるため、電
源電圧検出回路部２０１からはリセット信号をアクティ
ブにする論理’Ｌｏｗ’は出力されない。

【００１６】つまり、電源電圧が急峻に立ち上がった場
合、電源電圧検出回路部２０２では、キャパシタＣ２を
介してノードＮ３が電源電圧に突き上げられ、ＴｒＭ８
を活性化する。このとき、ＴｒＭ５，Ｍ６が直列に接続
されており、抵抗値が高いため、ノードＮ３の電圧は立
ち上がりやすい。また、ＴｒＭ８は低い閾値を持つた
め、この活性化の応答は速く、電源電圧の立ち上がりと
ほぼ同時にＴｒＭ７，Ｍ８からなるインバータの出力は
論理’Ｌｏｗ’となってＮＡＮＤ１に入力される。した
がって、ＮＡＮＤ１からの出力は、電源電圧検出回路部
２０１からの入力が、論理’Ｌｏｗ’であっても論理’
Ｈｉｇｈ’であっても論理’Ｈｉｇｈ’となるのである
から、リセット信号はアクティブな論理’Ｌｏｗ’とし
て出力される。電源電圧が急峻に立ち上がった場合に
は、電源電圧検出回路部２０２からの出力が、電源電圧
検出回路部２０１からの出力よりも有効となる。

【００１７】その後、キャパシタＣ２は電源の立ち上が
りにより活性化されているＮチャネルトランジスタＭ
５，Ｍ６を介して放電されて、ノードＮ３が論理’Ｌｏ
ｗ’に遷移して検出回路部２０２からの出力は論理’Ｈ
ｉｇｈ’となる。したがって、リセット信号出力回路２
０３（負論理ＯＲ回路）から出力されるリセット信号
は、アクティブな論理’Ｌｏｗ’から論理’Ｈｉｇｈ’
に解除される。

【００１８】このリセット信号がアクティブな論理’Ｌ
ｏｗ’になったとき、ＰチャネルＴｒＭ４のゲートにフ
ィードバックされ、ＰチャネルＴｒＭ４が活性化する。
このとき、ＴｒＭ５，Ｍ６に抵抗Ｒ４を介して電流が流
れることになって、キャパシタＣ２に蓄積された電荷の
放電を阻止する方向に働くため、リセット信号が解除さ
れるまでの時間を確保することができる。

【００１９】キャパシタＣ２の充電が完了すると、ノー
ドＮ３が論理’Ｌｏｗ’となり、これにより、検出回路
部２０２からの出力が論理’Ｈｉｇｈ’となって、リセ
ット信号が論理’Ｈｉｇｈ’となるため、ＴｒＭ４が非
活性となって、電源とＧＮＤとの間に直列接続されたＴ
ｒＭ４、抵抗Ｒ４、ＴｒＭ５，Ｍ６の直流パスが断たれ
ることにより、以降直流電流は遮断される。

【００２０】

【発明が解決しようとする課題】しかしながら、図５に
示す従来技術では、電源電圧検出回路部２０１で電源と
ＧＮＤとの間に抵抗Ｒ１，Ｒ２の直列回路が接続されて
いるため、電源電圧が立ち上がった後も直流パスがで
き、電流が流れ続けるという事態が起こって消費電流が
大きくなってしまう虞がある。

【００２１】また、電源電圧の立ち上がりが遅い場合と
速い場合とで、電源電圧検出回路部２０１，２０２を切
換えなくてはならないが、その切換えは、各電源電圧検
出回路部２０１，２０２を構成するキャパシタの容量
値、抵抗値およびＴｒ特性に依存するため、それらのば
らつきを考慮すると、安定に切換え動作させるためのパ
ラメータ制御が困難であった。

【００２２】さらに、近年、電池駆動を前提とした機器
の増加により、消費電力の低減が強く望まれており、低
消費電力化に大きく寄与する低い電源電圧でシステムが
動作することが必須となってきており、低電圧でも安定
して動作するパワーオンリセット回路が要求されてい
る。

【００２３】本発明は、上記従来の事情に鑑みて為され
たもので、安定に切換え動作させるためのパラメータ制
御に依らず、消費電流を抑えると共に、低電圧でも安定
して動作することができるリセット装置および、これを
用いた半導体集積回路装置および半導体記憶装置を提供
することを目的とする。

【００２４】

【課題を解決するための手段】本発明のリセット装置
は、電源電圧の立ち上がりを検出してリセット信号を出
力した後にこれを解除するリセット装置において、電源
電圧を検出する電圧検出回路に電圧検出用の強誘電体容
量手段が設けられたものであり、それによって上記目的
が達成される。

【００２５】この構成により、電圧検出回路に設けられ
た強誘電体容量手段は、そのヒステリシス特性から残留
分極を持ち、常誘電体キャパシタのように時間に依存し
た充放電が発生しないため回路動作時の電流消費や、従
来の技術で示したような直流パスが不要になるため、定
常的な電流消費がなくなり消費電流を低減することが可
能となる。また、強誘電体容量手段を構成する強誘電体
材料とその膜厚の選択により、分極反転電圧を低くする
ことが可能であり、低電圧でも安定して動作させること
が可能となる。さらに、強誘電体材料に発生する分極は
それにかかる電界により誘起される自発分極であり、常
誘電体キャパシタのように外部からの電荷の注入や放出
を伴わないため、分極反転は高速であり、それが電界、
即ち外部より供給される電圧のみによって制御されるた
め、電圧の立ち上がり時間に依存せず、また、制御の容
易な電圧検出回路が実現でき、ひいては動作が安定なリ
セット回路を実現することが可能となる。

【００２６】また、好ましくは、本発明のリセット装置
において、強誘電体容量手段の分極特性を利用してリセ
ット信号を生成するリセット信号出力手段と、リセット
信号を解除するリセット信号解除手段とを有する。

【００２７】この構成により、強誘電体容量手段の分極
特性を利用して容易かつ迅速にリセット信号を生成した
後にこれを解除することが可能となる。

【００２８】さらに、好ましくは、本発明のリセット装
置において、強誘電体容量手段の分極状態を決定する初
期分極状態設定手段を有する。

【００２９】この構成により、初期分極状態設定手段を
用いれば、キャパシタの初期分極状態が容易かつ任意に
決定することが可能となる。

【００３０】さらに、好ましくは、本発明のリセット装
置において、リセット信号の解除後に、強誘電体容量手
段の分極状態を初期状態に戻す分極状態初期化手段を有
する。

【００３１】この構成により、電源電圧が立ち上がって
リセット信号を解除した後に、分極状態初期化手段によ
り、強誘電体容量手段の分極状態を初期状態に容易かつ
自動的に戻すことが可能となる。

【００３２】さらに、好ましくは、本発明のリセット装
置における電圧検出回路は電源電圧の立ち上がりを強誘
電体容量手段の分極反転で検出するものであり、分極反
転に伴うポテンシャル変移によりリセット信号を生成す
る。

【００３３】この構成により、電源電圧の立ち上がりを
受けて、強誘電体容量手段の分極を反転させ、そのとき
に発生する電荷によりリセット信号を容易かつ迅速に生
成することが可能となる。

【００３４】さらに、好ましくは、本発明のリセット装
置における電圧検出回路は、第１インバータの入力端が
常誘電体容量手段およびプルダウン用抵抗を介して接地
され、その出力端が強誘電体容量手段の一端に接続され
ている。

【００３５】この構成により、電圧検出回路が強誘電体
容量手段を利用することにより簡単な構成となる。

【００３６】さらに、好ましくは、本発明のリセット装
置におけるリセット信号出力手段は、強誘電体容量手段
の他端が、第１インバータの出力端に制御端子が接続さ
れた第１パストランジスタを介してリセット信号駆動用
トランジスタの制御端子に接続され、リセット信号駆動
用トランジスタの駆動端子の一方が、一端が電源に接続
されたプルアップ用抵抗の他端に接続され、その駆動端
子の他方が接地されている。

【００３７】この構成により、強誘電体容量手段を利用
した電圧検出回路に対応するリセット信号出力手段が簡
単な構成で実現可能となる。

【００３８】さらに、好ましくは、本発明のリセット装
置におけるリセット信号解除手段は、プルアップ用抵抗
とリセット信号駆動用トランジスタの接続点が第２イン
バータの入力端に接続され、第２インバータの入力端が
第２パストランジスタの制御端子に接続され、第２イン
バータの出力端が該第２パストランジスタの駆動端子の
一方に接続され、第２パストランジスタの駆動端子の他
方が遅延回路を介して第１インバータの入力端に接続さ
れ、第１インバータの入力端がリセット信号解除用トラ
ンジスタの制御端子に接続され、リセット信号解除用ト
ランジスタの駆動端子の一方がリセット信号駆動用トラ
ンジスタの制御端子に接続され、リセット信号解除用ト
ランジスタの駆動端子の他方が接地されている。

【００３９】この構成により、リセット信号を出力した
後にリセット信号を解除するリセット信号解除手段が簡
単な構成で実現可能となる。

【００４０】さらに、好ましくは、本発明のリセット装
置における初期分極状態設定手段は、強誘電体容量手段
の一方端にプルダウン用トランジスタが接続され、強誘
電体容量手段の他方端にプルアップ用トランジスタが接
続されている。

【００４１】この構成により、初期分極状態設定手段が
簡単な構成で実現可能となる。

【００４２】さらに、好ましくは、本発明のリセット装
置における分極状態初期化手段は、第１インバータの入
力端に入力端が接続され、その出力端から強誘電体容量
手段の他方端に分極状態初期化用パルスを発生するパル
ス発生回路を有する。

【００４３】この構成により、分極状態初期化手段が簡
単な構成で実現可能となる。

【００４４】さらに、好ましくは、本発明の半導体集積
回路装置は、請求項１〜１０の何れかに記載のリセット
装置の回路構成を半導体集積化する。

【００４５】この構成により、請求項１〜１０の何れか
に記載のリセット装置を半導体集積回路装置に容易に採
用することが可能となる。

【００４６】さらに、好ましくは、本発明の半導体記憶
装置は、請求項１１記載の半導体集積回路装置を用い
る。

【００４７】この構成により、請求項１１記載の半導体
集積回路装置を半導体記憶装置に容易に採用することが
可能となる。

【００４８】

【発明の実施の形態】以下、本発明のリセット装置をパ
ワーオンリセット装置に適用した場合の実施形態につい
て図面を参照しながら詳細に説明する。

【００４９】図１は、本発明の一実施形態のパワーオン
リセット装置の構成例を示す回路図である。図１におい
て、パワーオンリセット装置１は、強誘電体容量手段と
しての強誘電体キャパシタＦＣを用いて電源電圧を検出
する電圧検出回路２と、強誘電体キャパシタＦＣの分極
状態を決定する分極状態設定回路３（初期分極状態設定
手段）と、電源電圧の立ち上がりを検出してリセット信
号を生成するリセット信号出力回路４と、このリセット
信号を解除するリセット信号解除手段５と、リセット信
号の解除後に、強誘電体キャパシタＦＣの分極状態を初
期状態に戻す分極状態初期化回路６とを備えている。

【００５０】電圧検出回路２は、次に示す構成を有して
いる。即ち、電源投入時にノードＮ２０を論理’ＬＯ
Ｗ’にプルダウンするプルダウン用抵抗Ｒ２１と常誘電
体キャパシタＣ２２の一端がＧＮＤに接続され、これら
のもう一端は、ノードＮ２０を介してＰチャネルＴｒ２
３とＮチャネルＴｒ２４からなる第１インバータのゲー
ト（制御端子）に接続されている。また、この第１イン
バータの出力側のノードＮ２６は、強誘電体キャパシタ
ＦＣの一端に接続されており、強誘電体キャパシタＦＣ
の他端であるノードＮ２７は、信号伝達をゲートする第
１パストランジスタのＴｒ２８のソース（駆動端子）に
接続されている。

【００５１】分極状態設定回路３は、次に示す構成を有
している。即ち、ノードＮ２６にはソースがＧＮＤに接
続されたプルダウン用ＮチャネルＴｒ３１が接続され、
また、ノードＮ２７にはソースが電源に接続されたプル
アップ用ＰチャネルＴｒ３２が接続されており、強誘電
体キャパシタＦＣの初期状態を設定するものである。こ
のＴｒ３１のゲートには強誘電体キャパシタＦＣの初期
化を制御する分極状態設定信号ＩＮＩＴが入力されると
共に、Ｔｒ３２のゲートには強誘電体キャパシタＦＣの
初期化を制御する分極状態設定信号ＩＮＩＴ＃が入力さ
れるようになっている。

【００５２】リセット信号出力回路４は、次に示す構成
を有している。即ち、Ｔｒ２８のドレイン（駆動端子）
側には、一端がＧＮＤに接続されたリセット信号駆動用
トランジスタのＮチャネルＴｒ４１のゲートが接続され
ている。Ｔｒ４１のドレインには、一端が電源に接続さ
れたプルアップ用抵抗Ｒ４２の他端が接続されている。
Ｔｒ４１とプルアップ用抵抗Ｒ４２の接続点にはノード
Ｎ４３が接続されており、ノードＮ４３にリセット信号
が出力されるようになっている。

【００５３】また、リセット信号解除回路５は、更に次
に示す構成を有している。ノードＮ４３には、第２イン
バータのインバータＩＮＶ５１とインバータ５２の直列
回路が接続されており、ノードＮ４３に出力されたリセ
ット信号はインバータＩＮＶ５１，５２を介して出力さ
れるようになっている。インバータＩＮＶ５１の出力側
のノードＮ５３はその信号を伝達する第２パストランジ
スタのＴｒ５４のソースに接続され、そのドレインは、
直列に接続されたインバータの個数分信号を遅延させる
遅延回路５５に接続され、さらに、そのゲートは、イン
バータＩＮＶ５１の入力側のノードＮ４３に接続されて
いる。また、この遅延回路５５の出力端は前述のノード
Ｎ２０に接続されている。ノードＮ２０には、ソースが
ＧＮＤに接続されたリセット信号解除用トランジスタの
ＮチャネルＴｒ５６のゲートが接続され、そのドレイン
がＮチャネルＴｒ４１のゲートおよびＴｒ２８のドレイ
ンに接続されている。この遅延回路５５の出力がリセッ
ト解除信号として作用するようになっている。遅延回路
５５には信号遅延用のインバータが４つ直列に接続され
ているが、必要な遅延時間に応じてその個数はその入力
と出力間で論理反転を伴わない偶数個に適宜選択される
ものである。

【００５４】分極状態初期化回路６はパルス発生回路６
１を有しており、パルス発生回路６１の入力端はノード
Ｎ２０に接続され、その出力端はノードＮ２７に接続さ
れており、ノードＮ２０に直列に接続されたインバータ
の信号遅延時間分のパルスを発生してノードＮ２７に出
力するものである。このパルス発生回路６１は、信号遅
延用のインバータが３つ直列に接続されているが、必要
なパルス幅に応じてその個数はその入力側と出力側との
間で論理反転を伴う奇数個に適宜選択されるものであ
る。

【００５５】ここで、強誘電体キャパシタＦＣの分極特
性について詳細に説明する。強誘電体キャパシタＦＣを
構成する強誘電体材料は、図２の強誘電体のヒステリシ
スカーブに示すように、その与えられた電界（ここで
は、強誘電体材料の両端に印加した電圧Ｅで示す）によ
って発生する電荷量Ｑはヒステリシス特性を持つ。この
強誘電体材料を用いたキャパシタＦＣの製造直後の状
態、即ちまだ一度も電界が印加されていない状態（電圧
Ｅ＝０）では分極しておらず、発生する電荷量も０であ
る（Ａ点）。次に、この強誘電体キャパシタＦＣに電界
をかけると（電圧Ｅ＞０）、強誘電体材料は分極し、電
界に比例して電荷Ｑが発生する。その後、電界を増やし
続けても分極が増加しなくなり、この分極量を飽和分極
値と呼ぶ（Ｂ点）。このＢ点から印加電界を減らして０
（電圧Ｅ＝０）になっても分極量は０にならず、ある電
荷Ｑを保持し、これを残留分極値と呼ぶ（Ｃ点）。さら
に、印加する電界を逆に負にすると、分極が反転するが
Ｂ点と同様それ以上分極量が負側に増加しない負の飽和
分極値に達する（Ｄ点）。Ｄ点から再度正方向に電界を
かけ０（電圧Ｅ＝０）に達しても、ある電荷Ｑを保持
し、Ｃ点と同様これを残留分極と呼ぶ（Ｅ点）。

【００５６】このように、強誘電体キャパシタＦＣはヒ
ステリシス特性を有するため、分極を反転させて残留分
極を利用することで不揮発に情報を保持することができ
る。この強誘電体材料を用いたキャパシタＦＣは、分極
の状態遷移に要する時間が短く応答が速いという特徴を
持っている。また、分極の反転に要する電界をＥｃとす
ると、このとき、キャパシタＦＣの両端に印加する電圧
Ｖｃは、強誘電体材料の厚さをｄとした場合、Ｖｃ＝Ｅ
ｃ・ｄとなる。分極の反転に要する電界Ｅｃは強誘電体
材料に依存する値であり、また、ｄは強誘電体キャパシ
タＦＣの構造に依存する値であるため、キャパシタＦＣ
の両端に印加する電圧Ｖｃの値はそれらの選択による
が、ＰＺＴ（チタン酸ジルコン酸鉛）系材料膜を用いた
場合で２．５Ｖ、層状の強誘電体膜、所謂Ｙ１系の材料
を用いた場合で１．７Ｖ程度が可能であり、低電源電圧
でも安定した動作が可能である。強誘電体材料の厚さｄ
を薄くすると、キャパシタＦＣの両端に印加する電圧Ｖ
ｃをさらに低下させることが可能であるので、反転電圧
の低電圧化は、薄膜の形成が容易な半導体製品への応用
に適している。

【００５７】上記構成により、以下その動作を説明す
る。まず、分極状態設定回路３により強誘電体キャパシ
タＦＣの分極状態を決定する場合について説明する。即
ち、まだ一度も電界が印加されていない強誘電体キャパ
シタＦＣが製造された直後の状態は、図２に示すように
分極していないＡ点にあり、強誘電体キャパシタＦＣを
回路素子の一つとして動作させるには、強誘電体材料の
初期状態を決める必要がある．このため、ＩＮＩＴ信号
をＴｒ３１のゲートに、ＩＮＩＴ＃信号をＴｒ３２のゲ
ートに入力する必要がある。つまり、初期状態を決める
ために、ＩＮＩＴ信号に論理’Ｈｉｇｈ’の信号を、Ｉ
ＮＩＴ＃信号に論理’Ｌｏｗ’信号を与えて、強誘電体
キャパシタＦＣの両端の電位、即ちノードＮ２６とノー
ドＮ２７の電位を各々ＧＮＤレベルおよび電源電圧レベ
ルにする。このとき、電源とＧＮＤとの間の電位差は上
記の電圧Ｖｃ以上であるものとする。これにより、ノー
ドＮ２７が高電位であるので、図３の状態（ａ）に示す
ように分極して初期状態が決まる。この初期設定は強誘
電体キャパシタＦＣの製造後に、一度だけ行えばよく、
メーカ側で行うかユーザ側で行うかは特に問わないが、
この強誘電体キャパシタＦＣを用いたパワーオンリセッ
ト回路１の出荷テスト時に行うのが妥当である。以降、
ＩＮＩＴ信号およびＩＮＩＴ＃信号は再びＴｒ３１およ
びＴｒ３２が活性化しないように、各々論理’Ｌｏｗ’
と論理’Ｈｉｇｈ’にそれぞれ固定しておく。このＩＮ
ＩＴ信号およびＩＮＩＴ＃信号は、外部から入力しても
よいし、例えばワンショットパルスを発生するワンショ
ットパルス発生回路を用いてもよく、特にその手段は問
わない。ただし、一度しかこの信号を用いる必要がない
ので、できるだけ簡略な手段が望ましい。

【００５８】次に、分極状態設定回路３による強誘電体
キャパシタＦＣの初期分極状態の設定後、通常使用状態
における電源投入が行われる。電源電圧投入直後は抵抗
Ｒ２１でプルダウンされているため、常誘電体キャパシ
タＣ２２は充電されず、ノードＮ２０はＧＮＤ電位レベ
ルである。このことから、Ｔｒ２４は非活性で、Ｔｒ２
３は活性化されるため、強誘電体キャパシタＦＣの一端
であるノードＮ２６には電源電圧が供給される。このと
き、強誘電体キャパシタＦＣの他端であるノードＮ２７
には電源投入によるプルアップパスがないため、ノード
Ｎ２６にかかる電源電圧が上記の反転電圧Ｖｃを超える
と容易に分極反転を起こし、図３の状態（ｂ）に移行す
る。このとき、ノードＮ２７は、強誘電体キャパシタＦ
Ｃの分極反転により誘起された電荷によりポテンシャル
が上昇し、論理’Ｈｉｇｈ’の状態に達する。ノードＮ
２６は電源電圧にあり、これに接続されているトランジ
スタＴｒ２８のゲート電位がその閾値を超えると、Ｔｒ
２８は活性化し、論理’Ｈｉｇｈ’レベルの電位がＴｒ
４１のゲートに伝わる。なお、このときは、ノードＮ２
０が論理’Ｌｏｗ’であるので、これに接続されるＮチ
ャネルＴｒ５６は非活性であり、Ｔｒ５６がＴｒ４１の
論理レベルに影響は与えることはない。これにより、Ｔ
ｒ４１が活性化され、抵抗Ｒ４２を介してプルアップさ
れていたノードＮ４３の電位は論理’Ｌｏｗ’状態にな
る。このとき、抵抗Ｒ４２の抵抗値は、Ｔｒ４１が活性
化されたときのオン抵抗値との抵抗分割比によってノー
ドＮ４３が論理’Ｌｏｗ’となるように、設定されてい
るものとする。ノードＮ４３が論理’Ｌｏｗ’となるこ
とによって、インバータＩＮＶ５１，５２を通して、リ
セット信号は、論理’Ｌｏｗ’のアクティブ状態となっ
て出力される。

【００５９】このとき、ノードＮ４３は、論理’Ｌｏ
ｗ’、ノードＮ５３は論理’Ｈｉｇｈ’であり、ノード
Ｎ４３に接続された第２パストランジスタのＴｒ５４の
ゲートが論理’Ｈｉｇｈ’になるため、そのソースに接
続されたノードＮ５３の論理’Ｈｉｇｈ’レベルがドレ
インを介して遅延回路５５に伝達される。遅延回路５５
に入力された論理’Ｈｉｇｈ’レベルは遅延回路５５で
設定された遅延時間後、その出力側のノードＮ２０に伝
達され、ノードＮ２０を、電源投入直後の論理’Ｌｏ
ｗ’レベルから論理’Ｈｉｇｈ’状態に遷移させる。こ
れにより、さらに常誘電体キャパシタＣ２２を充電する
のに要する時間だけ遅延の後に、ノードＮ２０が論理’
Ｈｉｇｈ’に達すると、ＮチャネルＴｒ２４が活性化
し、ノードＮ２６は論理’Ｌｏｗ’状態となる。ノード
Ｎ２６が論理’Ｌｏｗ’になることから、パストランジ
スタのＴｒ２８が非活性となり、ノードＮ２７とＴｒ４
１のゲートとの信号パスを断つ。これと同時に、ノード
Ｎ２０の論理’Ｈｉｇｈ’レベルがＴｒ５６のゲートに
入力されてＴｒ５６が活性化することにより、Ｔｒ４１
のゲートが論理’Ｌｏｗ’状態となり、Ｔｒ４１は非活
性となる。Ｔｒ４１が非活性となることにより、ノード
Ｎ４３は抵抗Ｒ４２にプルアップされて論理’Ｈｉｇ
ｈ’となり、それがインバータＩＮＶ５１，５２を介し
てリセット信号を論理’Ｈｉｇｈ’状態にすることによ
り、リセット信号を解除する。即ち、電源投入後、論
理’Ｌｏｗ’のアクティブ状態のリセット信号は、遅延
回路５５の遅延時間と常誘電体キャパシタＣ２２の充電
時間だけ出力され、その遅延時間と充電時間後に、論
理’Ｈｉｇｈ’状態になって解除される。

【００６０】さらに、リセット信号が解除された後は、
次の電源投入時に備えて強誘電体キャパシタＦＣの分極
を初期状態に自動的に戻す必要がある。リセット解除信
号となる遅延回路５５からの出力により、ノードＮ２０
が論理’Ｈｉｇｈ’になると、ノードＮ２０が入力され
るパルス発生器６１が動作する。パルス発生器６１は、
論理’Ｈｉｇｈ’の信号が入力されると、内蔵するイン
バータの段数分の遅延時間をパルス幅に持つ論理’Ｈｉ
ｇｈ’のパルスを発生する。このとき、強誘電体キャパ
シタＦＣの一端であるノードＮ２６は論理’Ｌｏｗ’状
態であり、その他端のノードＮ２７はパルス発生回路６
１からの論理’Ｈｉｇｈ’のパルスが入力されるため、
強誘電体キャパシタＦＣが分極反転し、図３の状態
（ａ）に初期化される。この初期化状態は、システム全
体の電源が遮断されても残留分極により保持される。

【００６１】さらに、強誘電体キャパシタＦＣの分極が
初期状態を保持しているため、次回以降に電源が投入さ
れた後も上記と同じ動作によりリセット信号を出力した
後に解除し、強誘電体キャパシタＦＣの分極を初期状態
に自動的に戻すことにより、更なる電源投入時に備える
ことができる。

【００６２】以上により、本実施形態によれば、パワー
オンリセット回路１に強誘電体キャパシタＦＣを採用す
ることによって、電源投入時の電源電圧の立ち上がりを
分極反転として検出して、リセット信号を生成すること
ができる。強誘電体キャパシタＦＣの分極は、低電圧で
も安定に反転するため、電源電圧が低いシステムでも安
定してリセット信号を生成することができ、上記実施形
態のように定常的に電流が貫通する直流パスも必要がな
いことから、低消費電力を要求されるシステムにおいて
も安定した動作を行うことができる。つまり、低電源電
圧でも安定して動作させるには分極反転電圧を低くすれ
ばよい。

【００６３】また、強誘電体キャパシタＦＣの分極反転
電圧のみで電圧の立ち上がりを検出するため、従来技術
のように電源電圧の立ち上がりの速さに依存した回路構
成をとる必要がなくなり、回路構成を簡略化することが
できる。

【００６４】さらに、徒来技術のように、個々のＴｒ特
性や容量値、抵抗値という典型的なアナログ的パラメー
タにその動作が敏感に依存することがないため、設計上
それらの制御が容易であり、またそれらが製造上または
温度などの他の要因でばらついてもリセット信号の生成
動作に大きな影響を受けることがない。

【００６５】なお、本実施形態では、パワーオンリセッ
ト回路１の回路構成を半導体集積化して半導体集積回路
装置とすることは、特に、説明しなかったが、強誘電体
キャパシタＦＣの分極反転電圧は、前述した通り、使用
する強誘電体材料自身にも依存するが、その膜厚が薄い
ほど低くすることができて、薄膜形成が可能な半導体製
品への応用に適している。

【００６６】また、本実施形態では、上記半導体集積回
路装置を用いて半導体記憶装置を構成することは、特
に、詳細に説明しなかったが、半導体記憶装置の一つに
強誘電体キャパシタＦＣを用いた不揮発メモリ、所謂強
誘電体メモリがあり、強誘電体キャパシタＦＣを共に利
用しているため、半導体プロセスの整合性から、本発明
のパワーオンリセット回路１は半導体記憶装置に用いて
好適である。また、近年、注目されている非接触ＩＣカ
ードなどへの応用が進んでいる強誘電体メモリ内蔵マイ
クロコンピュータのパワーオンリセット回路にも好適に
応用できることは言うまでもないことである。

【００６７】

【発明の効果】以上により、請求項１によれば、電圧検
出回路に設けられた強誘電体容量手段は、そのヒステリ
シス特性から残留分極を持ち、常誘電体キャパシタのよ
うに時間に依存した充放電が発生しないため、回路動作
時の電流消費や、従来の技術で示したような直流パスが
不要にすることができ、これによって、定常的な電流消
費をなくすことができて消費電流を低減することができ
る。また、強誘電体容量手段を構成する強誘電体材料と
その膜厚の選択により、分極反転電圧を低くすることが
できて、低電圧でも安定して動作させることができる。
さらに、強誘電体材料に発生する分極はそれにかかる電
界により誘起される自発分極であり、常誘電体キャパシ
タのように外部からの電荷の注入や放出を伴わないた
め、分極反転は高速であり、それが電界、即ち外部より
供給される電圧のみによって制御されるため、電圧の立
ち上がり時間に依存せず、また、制御の容易な電圧検出
回路が実現でき、ひいては動作が安定なリセット回路を
実現することができる。

【００６８】また、請求項２によれば、強誘電体容量手
段の分極特性を利用して容易にリセット信号を生成する
ことができる。

【００６９】さらに、請求項３によれば、初期分極状態
設定手段により、キャパシタの初期分極状態が容易かつ
任意に決定することができる。

【００７０】さらに、請求項４によれば、電源電圧が立
ち上がってリセット信号を解除した後に、分極状態初期
化手段により、強誘電体容量手段の分極状態を初期状態
に容易かつ自動的に戻すことができる。

【００７１】さらに、請求項５によれば、電源電圧の立
ち上がりを受けて、強誘電体容量手段の分極を反転さ
せ、そのときに発生する電荷により迅速且つ容易にリセ
ット信号を生成することができる。

【００７２】さらに、請求項６によれば、強誘電体容量
手段を利用することにより電圧検出回路を簡単な構成と
することができる。

【００７３】さらに、請求項７によれば、強誘電体容量
手段を利用した電圧検出回路に対応するリセット信号出
力手段を簡単な構成で実現することができる。

【００７４】さらに、請求項８によれば、リセット信号
を出力した後にリセット信号を解除するリセット信号解
除手段を簡単な構成で実現することができる。

【００７５】さらに、請求項９によれば、初期分極状態
設定手段を簡単な構成で実現することができる。

【００７６】さらに、請求項１０によれば、分極状態初
期化手段を簡単な構成で実現することができる。

【００７７】さらに、請求項１１によれば、請求項１〜
１０の何れかに記載のリセット装置を半導体集積回路装
置に容易に採用することができる。

【００７８】さらに、請求項１２によれば、請求項１１
記載の半導体集積回路装置を半導体記憶装置に容易に採
用することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態のパワーオンリセット装置
の構成例を示す回路図である。

【図２】図１の強誘電体キャパシタＦＣのヒステリシス
特性図である。

【図３】（ａ）は強誘電体キャパシタＦＣの初期設定状
態を示す図、（ｂ）は強誘電体キャパシタＦＣが分極反
転した状態を示す図である。

【図４】従来のパワーオンリセット回路の第１構成例を
示す回路図である。

【図５】従来のパワーオンリセット回路の第２構成例を
示す回路図である。

【符号の説明】１パワーオンリセット装置２電圧検出回路ＦＣ強誘電体キャパシタ（強誘電体容量手段）Ｒ２１プルダウン用抵抗Ｃ２２常誘電体キャパシタＴｒ２８第１パストランジスタ３分極状態設定回路（初期分極状態設定手段）Ｔｒ３１プルダウン用トランジスタＴｒ３２プルアップ用トランジスタＩＮＩＴ，ＩＮＩＴ＃分極状態設定信号４リセット信号出力回路（リセット信号出力手段）Ｔｒ４１リセット信号駆動用トランジスタＲ４２プルアップ用抵抗５リセット信号解除回路（リセット信号解除手段）ＩＮＶ５１第２インバータＴｒ５４第２パストランジスタ５５遅延回路Ｔｒ５６リセット信号解除用トランジスタ６分極状態初期化回路（分極状態初期化手段）６１パルス発生回路

Claims

【特許請求の範囲】

【請求項１】電源電圧の立ち上がりを検出してリセッ
ト信号を出力した後にこれを解除するリセット装置にお
いて、電源電圧を検出する電圧検出回路に電圧検出用の
強誘電体容量手段が設けられたリセット装置。
【請求項２】前記強誘電体容量手段の分極特性を利用
してリセット信号を生成するリセット信号出力手段と、
該リセット信号を解除するリセット信号解除手段とを有
する請求項１記載のリセット装置。
【請求項３】前記強誘電体容量手段の分極状態を決定
する初期分極状態設定手段を有する請求項１または２記
載のリセット装置。
【請求項４】前記リセット信号の解除後に、前記強誘
電体容量手段の分極状態を初期状態に戻す分極状態初期
化手段を有する請求項２または３記載のリセット装置。
【請求項５】前記電圧検出回路は電源電圧の立ち上が
りを前記強誘電体容量手段の分極反転で検出するもので
あり、該分極反転に伴うポテンシャル変移により前記リ
セット信号を生成するようにした請求項１記載のリセッ
ト装置。
【請求項６】前記電圧検出回路は、第１インバータの
入力端が常誘電体容量手段およびプルダウン用抵抗を介
して接地され、その出力端が前記強誘電体容量手段の一
端に接続された請求項１または５記載のリセット装置。
【請求項７】前記リセット信号出力手段は、前記強誘
電体容量手段の他端が、前記第１インバータの出力端に
制御端子が接続された第１パストランジスタを介してリ
セット信号駆動用トランジスタの制御端子に接続され、
該リセット信号駆動用トランジスタの駆動端子の一方
が、一端が電源に接続されたプルアップ用抵抗の他端に
接続され、その駆動端子の他方が接地された請求項２記
載のリセット装置。
【請求項８】前記リセット信号解除手段は、前記プル
アップ用抵抗とリセット信号駆動用トランジスタの接続
点が第２インバータの入力端に接続され、該第２インバ
ータの入力端が第２パストランジスタの制御端子に接続
され、該第２インバータの出力端が該第２パストランジ
スタの駆動端子の一方に接続され、該第２パストランジ
スタの駆動端子の他方が遅延回路を介して前記第１イン
バータの入力端に接続され、該第１インバータの入力端
がリセット信号解除用トランジスタの制御端子に接続さ
れ、該リセット信号解除用トランジスタの駆動端子の一
方が該リセット信号駆動用トランジスタの制御端子に接
続され、該リセット信号解除用トランジスタの駆動端子
の他方が接地された請求項２または７記載のリセット装
置。
【請求項９】前記初期分極状態設定手段は、前記強誘
電体容量手段の一方端にプルダウン用トランジスタが接
続され、該強誘電体容量手段の他方端にプルアップ用ト
ランジスタが接続された請求項３記載のリセット装置。
【請求項１０】前記分極状態初期化手段は、前記第１
インバータの入力端に入力端が接続され、その出力端か
ら前記強誘電体容量手段の他方端に分極状態初期化用パ
ルスを発生するパルス発生回路を有した請求項４記載の
リセット装置。
【請求項１１】請求項１〜１０の何れかに記載のリセ
ット装置の回路構成を半導体集積化した半導体集積回路
装置。
【請求項１２】請求項１１記載の半導体集積回路装置
を用いた半導体記憶装置。