TW533412B - Reset apparatus, semiconductor IC apparatus, and semiconductor memory apparatus - Google Patents
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Description
533412 A7 B7 五、發明説明(1 ) 1.發明範圍: 本發明關於一重設構件(或裝置),用於檢測例如一電源 電壓的上升,以便開始輸出一重設信號且接著釋放該重設 信號,及一半導體積體電路裝置(或構件)及一半導體記憶 裝置(或構件)包括該重設裝置。 2 .相關技藝説明 一般用於重設一系統初始化的技術包括,例如,(i)所謂 硬體重設,由此該系統容許專門用於重設且和系統操作同 步的終端所初始化,(i i)電源起動重設,由此一初始化系 統的重設信號當該電源開啓時自動產生,及(i i i)軟體重 設,由此該系統經表示一外部裝置輸入指令所產生的一重 設信號所初始化。現在將敘述在一般重設裝置所使用中的 電源重設。 該重設裝置包括一電源電壓檢測電路,利用一些方法來 檢測一電源電壓,爲了決定是否該電源爲開啓,及一重設 信號輸出電路,用於起動輸出一重設信號,且接著基於該 電源電壓的檢測,釋放該重設信號。 圖4表示此一般重設裝置電路結構的簡單範例。參考圖 4,一重設裝置100包括含一電容C(電介質電容器)及一串 聯電阻R的電源電壓檢測電路101,及含一第一級反相器 102及一串聯的第二反相器103的重設信號輸出電路104。 該反相器102及103各包括一p-通道金屬氧化物半導體電晶 體(此後,稱之爲” p -通道電晶體)及一 η -通道金屬氧化物半 導體電晶體(此後,稱之爲”η-通道電晶體)。 -4 · 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 玎
533412 A7 B7 五、發明説明(2 ) 由於上述結構,當該電源電壓上升時,該電源電壓檢測 電路101的電容器C係透過電阻R以一預定時間常數RC充 電。由充電電流在電阻R所產生的電壓係供給至該第一級 反相器102,該反相器包括該p -通道電晶體及η -通道電晶 體,且通過一節點Ν 105。在此點,該電容器C不會迅速地 充電壓。該節點105係出於一邏輯”低”狀態,及由該重設 信號輸出電路104所輸出的重設狀態也爲一動作邏輯”低” 狀態。 接著,當該節點Ν 105的電位如電容器C逐漸充電而增加 及超過一閘極臨界電壓時,該閘極臨界電壓主要地由第一 級反相器102之ρ-通道電晶體與η -通道電晶體的臨界電壓 及驅動能力所決定,該第一級反相器102轉換至一邏輯”低 ”狀態。該邏輯”低”輸出傳送至該第二級反相器103,及轉 換至一邏輯”高”狀態。藉此,釋放由該重設信號輸出電路 104所輸出的重設信號。適當地選擇電容器C及電阻器R的 時間常數値RC(CxR),使得該電源電壓以一非常高地位準 用於系統所需十分長的重設時間。該重設時間係由當該重 設信號的輸出開始直到該重設信號釋放時的一時間週期。 然而,當該電源開啓且當電源電壓上升非常緩慢,使得 該電容器C僅在對應該時間常數RC的期間終了完全地充 電,其將有不希望的可能爲該節點N 105的節點不會達到該 反相器102的閘極臨界電壓,最後,由該重設信號輸出電 路104的重設電壓可釋放。 爲了避免此一不便,使用一如圖5所示的重設信號裝置 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 玎 ⑩線 533412 A7 B7 五、發明説明(3 ) 200,其包括一電源電壓檢測電路專門用於當該電源電壓 緩慢地上升時的情形,及另一電源電壓檢測電路用來當該 電源電壓迅速地上升的情形。參考圖5,該重設裝置200包 括一當該電源電壓緩慢地上升時操作的電源電壓檢測電路 201、一當該電源電壓迅速地上升時操作的電源電壓檢測 電路202,及一根據由該電源電壓檢測電路201及202所輸 入信號,用於開始輸出一重設信號及釋放該重設信號的重 設信號輸出電路203。
該電源電壓檢測電路201具有下列結構。電阻器R 1及R2 串聯連接於一電源供應器及該接地間。一部點N 1係該電阻 器R 1及R2間的區分點(換言之,一連接點)而該節點連接 至一電容器C1(電介質電容器)的二端及連接至一 η-通道電 晶體Μ 1的閘極。該電容器C 1的另一端係連接至該電源供 應器。該η -通道電晶體Μ 1的源極爲接地,及該η -通道電 晶體Μ 1的汲極係由一升壓電阻器R3連接至該電源供應 器。一節點Ν 2係該η -通道電晶體Μ 1及升壓電阻R 3間的連 接點,而該節點連接至包含一 ρ -通道電晶體Μ 2及一 η -通 道電晶體M3之反相器210的輸入端。 該電源電壓檢測電路202具有該下列結構。一 ρ -通道電晶 體Μ4、一電阻R4、及一 η -通道電晶體Μ5及另一 η -通道電 晶體Μ 6,其各具有一閘極連接至以此順序_聯的電源供應 器。一節點Ν 3係該η -通道電晶體Μ 5及電阻R4間的連接 & 點,而該節點連接至一電容器C2(電介質電容器)及連接至 包括一 ρ -通道電晶體M7及一 η -通道電晶體M8之乓相器 -6-本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(4 ) 220的輸入端。由於回授的結果,一重設信號輸入至該p -通 道電晶體Μ 4的閘極。 該重設信號輸出電路203包括一負奉電路,該電路包括一 反及電路NAND 1,其用於接收來自各電源電壓檢測電路 201及202的輸出;及一反相器230,其用於接收來自該反 及電路NAND1輸出,及開始輸出一重設信號或釋放該重設 信號。該反相器230包括一 p-通道電晶體M9及一 η-通道電 晶體Μ 10。 該η-通道電晶體Μ8及Ml 0各具有一低臨界電壓,且其特 別地如圖5所示。 藉此,當該電源電壓緩慢地上升時將敘述該重設裝置200 的操作。 立即在該電源開啓後,由於經電阻R 3升壓的結果,該節 點N 2的電位處於一邏輯”高”。因此,來自該反相器2 10的 輸出(換言之,來自該電源電壓檢測電路201的輸出)係處於 一邏輯”低”狀態。因此,不論是否來自該電源電壓檢測電 路202的輸入係處於一邏輯”高”狀態或一邏輯”低”狀態, 來自該反及電路NAND1的輸出係處於一邏輯”高”狀態。因 此,該重設信號由該反相器230輸出(換言之,來自該重設 信號輸出電路203的輸出),而該重設信號係處於一動作的 邏輯”低”狀態(換言之,輸出一重設信號的狀態)。 假如該電源電壓緩慢地上升,即使當一足夠量的電流不 流入該電容器C 1,一低於分配至該串聯電阻R1及R2之電 源電壓的電位經該節點N 1輸入至該η -通道電晶體Μ 1的閘 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(5 ) 極。當該節點N 1的電位超過該η-通道電晶體Μ 1的臨界電 壓時,驅動該η -通道電晶體Μ 1。因此,該節點Ν 2立刻由 在該電源開啓後所得之邏輯”高”狀態傳輸至一邏輯’’低”狀 態。因此,來自該反相器210的輸出邏輯性地轉換至一邏輯 ”高”狀態。接著,一邏輯”高”輸出係由該電源電壓檢測電 路201傳送至該反及電路NAND1。 在該電源電壓檢測電路202中,因爲該電源電壓上升十分 地緩慢以充電該電容器C 2,且經由連接至電源供應器閘極 所驅動的η -通道電晶體Μ5及Μ6,該節點Ν3配置成爲一邏 輯’’低”狀態。因爲該節點Ν 3係處於一邏輯”低”狀態,來自 該電源電壓檢測電路202的輸出,由於該反相器220所轉換 的結果而成爲一”高’’狀態。因此,一邏輯”低”輸出由 NAND電路NAND1送至反相器230。一由該重設信號輸出 電路203輸出的重設信號,由在該電源起動後立即得到的 動作邏輯”低”狀態,轉換成爲一邏輯”高”狀態且因此釋放 之。 如上述來自該重設信號輸出電路203的重設信號係處於該 邏輯”高”狀態。來自該電源電壓檢測電路201的輸出比來 自該電源電壓檢測電路202的輸出更爲有效。來自該重設 信號輸出電路203的重設信號,和來自該電源電壓檢測電 路201 (處於一邏輯高狀態)的輸出同樣有效,該電路係輸出 爲一重設電路而不具其改變的邏輯狀態且接著釋放。 接下來,將敘述當該電源電壓迅速地上升時該重裝置2〇〇 的操作。 -8- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂
533412 A7 B7 五、發明説明(6 ) 在該電源電壓檢測電路201中,因爲該電源電壓迅速地上 升時,該節點N 1的電位經該電容C 1提升至該電源電壓。 最後,驅動該η -通道電晶體Μ 1及藉此該節點N 2配置成爲 與該電源電壓實質地同步的邏輯”低”狀態。因此,來自該 反相器210的輸出係處於一邏輯”高”狀態。藉此,一動作” 低”輸出不會由該電源電壓檢測電路201送出。
在該電源電壓檢測電路202中,該節點Ν 3的電位係經該 電容器C 2提升至該電源電壓,以便驅動該η-通道電晶體 Μ8。即使該η -通道電晶體Μ5及Μ6串聯至該接地,該節 點Ν 3的電位由於該η -通道電晶體Μ 5及Μ 6的高電阻而輕易 地提升。因爲該η -通道電晶體Μ8具有一低臨界電壓,該 η -通道電晶體Μ 8的驅動提供一迅速的反應。大致地與該電 源電壓上升同時,該反相器220配置成爲一邏輯”低”狀態及 輸入至該反及電路NAND 1。因此,不論是否輸入至該反及 電路NAND1係處於一邏輯”低”狀態或處於一”高”狀態,來 自該反及電路NAND1的輸出係處於一邏輯”高”狀態。因 此,一重設信號係處於一動作邏輯”低’’狀態。在該電源電 壓迅速地上升的情形中,來自該電源電壓檢測電路2 0 2的 輸出比來自電源電壓檢測電路20 1的輸出更爲有效。 此後,該電容器C 2經由該電源電恩上升所驅動的η -通道 電晶體Μ 5及Μ 6所放電,藉此該節點Ν 3轉換至一邏輯”低” 狀態。因此,來自該電源電壓檢測電路202的輸出係配置 成爲一邏輯”高”狀態。結果,一由該重設信號輸出電路 2〇3(負或電路)輸出的重設信號,係由該動作”低”狀態轉換 -9- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(7 ) 至一邏輯”高”狀態且藉此釋放。 當該重設信號處於該動作邏輯”低”狀態時,該邏輯”低’’ 狀態回授至ρ -通道電晶體Μ 4的閘極,以便驅動p -通道電 晶體Μ4。一電流經電阻R4流至該η -通道電晶體Μ5及Μ6 且動作,以便禁止在該電容器C 2所累積電荷的放電。在此 方式中,能得到一足夠時間區間,直到該重設信號釋放爲 止。 當該電容器C 2的放電完成時,該節點Ν 3係配置成爲一 邏輯”低”狀態,其配置來自該電源電壓檢測電路202的輸 出成爲一邏輯”高”狀態。藉此,該重設信號配置成爲一邏 輯”高’’狀態,其釋放該Ρ -通道電晶體Μ4。因此,由電源 供應器經Ρ-通道電晶體Μ4、電晶體R4、η-通道電晶體Μ5 及η-通道電晶體Μ6至接地的串聯路徑被破壞,其後切斷所 流經的直流電流。 如圖5所示的重設裝置200具有下列問題。 (1)因爲該電阻器R 1及R2的串聯電路連接於電源電壓檢 測電路201中該電源供應器及接地間,一串聯路徑即使在 該電源電壓上升後得到、。最後,即使在該電源電壓上升 後,該電流仍流動於該電阻器R 1及R2的串聯電路中,該 電阻不必要地增加功率消耗。 (2 )其需要依據是否該電源電壓上升的緩慢或迅速而切換 電源電壓檢測電路201及202。該切換操作依賴電容器C 1及 C2的電容,電阻器R1至R4之電阻及電晶體Ml至Μ10的特 性,使作爲該電源電壓檢測電路201及202的參數。在考量 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 玎
533412 A7 B7 五、發明説明(8 ) 電容散布、電阻及特性下,其難以控制該參數以便穩定地 實行該切換操作。 (3 )今天,其強烈地需要減少該功率消耗,如同所設計裝 置增加的數量,以便由所提供電池的驅動。其已變得很明 顯該系統必須操作於一低的電源電壓,以有效地達成節約 能源。在該環境下,一電源重設電路即使在一低電壓實行 穩定的重設操作將被需求。
發明概論 如發明的重設裝置檢測一電源電壓的上升,以開始輸出 一重設信號及接著釋放該重設信號。該重設裝置包含一電 壓檢測電路,用於檢測該電源電壓。該電壓檢測電路包括 一鐵電電容元件,用於檢測該電源電壓的上升。 在本發明實施例中,該重設裝置進一步包括一利用該鐵 電電容元件的極化特性用來產生一重設信號的重設輸出部 件,及一用於釋放該重設信號的重設信號釋放區段。 在本發明實施例中,該裝置進一步包括一初始極化狀態 設定部件',其用於決定該鐵電電容元件的極化狀態。
在本發明實施例中,該重設裝置進一步包括一極化狀態 初始化區段,其在該重設信號釋放後,用於轉回該鐵電電 容元件的極化狀態至一初始極化狀態。 在本發明實施例中,該極化狀態初始化區段包括一脈波 產生電路,其具有一輸入端連接至該電壓檢測電路之一第 一反相器的一輸入端;該極化狀態初始化區段,其由一其 輸出端產生一極化狀態初始化脈波,使傳送至該鐵電電容 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(9 ) 元件的一 第二端。 在本發 明實施例中 該重設信號釋 放區段包括一第 二反 相器、一 第二傳送電 晶 體、一延遲電 路,及一重設信 號釋 放電晶體 。在一升壓 阻及一重設信 號驅動電阻間的 連接 點係連接 至該第二反 相 !§的輸入端。 該弟二反相器的輸入 端連接至 該第二傳送 晶體的一控制 端。該第二反相 器的 一輸出端 連接至該弟二傳送電晶體之二驅動端的其 中之 一。該第 二傳送電晶 體 的另一驅動端 經該延遲電路連接至 一第一反 相器的輸入 端 。該第一反相 器的輸入端連接 至該 重設信號 釋放電晶體 的 一控制端。該 重設信號釋放電 晶體 之二驅動 端之一者連接 至該重設信號 驅動電晶體的一 控制 端。該重 設信號釋放 電 晶體的另一驅1 端爲接地。 在本發 明實施例中 該重設信號輸 出部件包括一驅 動電 晶體及一 升壓電阻器 的 重設信號。該 鐵電電容元件的 一第 二端,經 一第一傳送 電 晶體,連接至 該重設信號驅動 電晶 體的控制 端,該第一 傳送電晶體具有 一控制端,其連接至 一第一反 相器之一輸 出 端。該重設信 號驅動電晶體之 二驅 動端之一 者連接至該 升 壓電晶體的一 第一端’該電晶 體具 有一連接 至一電源供 應 器的弟二端。 該重設信號驅動 電晶 體的另一 驅動端爲接地 0 在本發 明的實施例 中 ,該重設信號 釋放區段包括一 第二 反相器、 一第二傳送 電 晶體、一延遲 電路,及一重設釋放 電晶體。 在該升壓電 阻 器及該重設信 號驅動電晶體間 的連 接點連接 至該第二反相 器的一輸入端 。該第二反相器 的輸 -12- 裝 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 玎
533412 A7 B7 五、發明説明(1〇 ) 入端連接至該第二傳送電晶體之二驅動端之一者。該第二 反相器的輸出端連接至該第二傳送電晶體之二驅動端之一 者。該第二傳送電晶體的另一驅動端經該延遲電路連接至 該第一電晶體的一輸入端。該第一反相器的輸入端連接至 該重設信號釋放電晶體的一控制端。該重設信號釋放電晶 體之二驅動端之一者連接至該重設信號驅動電晶體的控制 端。該重設信號釋放電晶體的另一驅動端爲接地。
在本發明實施例中,該重設裝置進一步包括一極化狀態 初始化區段,其在該重設信號釋放後,用於轉回一該鐵電 電容元件的極化狀態至一初始極化狀態。 在本發明實施例中,該極化狀態初始化區段包括一脈波 產生電路,其具有一輸入端連接至該電壓檢測電路之一第 一反相器的一輸入端,該極化狀態初始化區段由其輸出端 產生一極化狀態初始化脈波,且傳送至該鐵電電容元件的 一第二端。
在本發明實施例中,該極化狀態初始化區段具有一結 構,其中一降壓電晶體連接至該鐵電電容元件的一第一 端,及一升壓電晶體連接至該鐵電電容元件的一第二端。 在本發明實施例中,該重設裝置包括一初始極化狀態設 定區段,其用於決定該鐵電電容元件的一極化狀態。 在本發明實施例中,該重設裝置進一步包括一極化狀態 初始化區段,其在該重設信號釋放後,用於轉回該鐵電電 容元件的極化狀態至一初始極化狀態。 在本發明實施例中,該極化狀態初始化區段包括一脈波 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(11 ) 產生電路,其具有一輸入端連接至該電壓檢測電路之一第 一反相器的一輸入端;該極化狀態初始化區段,其由一其 輸出端產生一極化狀態初始化脈波,使傳送至該鐵電電容 元件的一第二端。 在本發明實施例中,該極化狀態初始化區段具有一結 構,其中一降壓電晶體連接至該鐵電電容元件的一第一 端,及一升壓電晶體連接至該鐵電電容元件的一第二端。
在本發明實施例中,該電壓電路經由一極化反相檢測該 電源電壓的上升,使得該重設信號由該極化反相造成的鐵 電電容元件的電位轉換所產生。 在本發明實施例中,該電壓檢測電路包括一第一反相 器。該第一反相器的一輸入端經一電介質電容元件及一降 壓電阻器來接地。該第一反相器的一輸出端連接至該鐵電 電容元件的一第·一端。
在本發明實施例中,該電壓檢測電路包括一第一反相 器。該第一反相器的一輸入端經一電介質電容元件及一降 壓電阻器來接地。該第一反相器的一輸出端連接至該鐵電 電容元件的一第一端。 如本發明另一内容,一半導體積體電路裝置包括該上述 利用一半導體材料製成的重設裝置。 如本發明又一内容,一半導體記憶體裝置包括該上述半 導體積體電路裝置。 如本發明,在該電壓檢測電路所提供的鐵電電容元件, 由於其磁滯特性而保持一剩餘極化,因此不會依賴與一電 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(12 )
介質電容器不同的時間充電或放電。因此,於該電路操作 期間之電流消耗及在一般技藝中所須亊聯路徑能消除。最 後,消除固定電流消耗,且導致降低的功率消耗。經選擇 一用於該鐵電電容元件的適當鐵電材料及該鐵電電容元件 的適當厚度,能消除該極化反相電壓。因此,即使在一低 電壓保証一穩定的操作。產生於該極化材料的極化係由其 所施加的電場感應而自然產生,因此不會伴隨射出或釋出 電荷至或自與該電介質電容器不同的外部裝置。因此,該 極化反相得以迅速地實行。該極化反相僅由一電場,換言 之,由一外部裝置所供給的電壓所控制。因此,該極化反 相不會依賴該電塵的上升時間,及——h分容易控制的電壓 檢測電路能得以實現。結果,將實現提供一穩定操作的重 設電路。 如本發明,一重設信號能開始輸出,且接著相當容易地 利用該鐵電電容元件的極化特性所釋放。 如本發明,該鐵電電容器的初始極化狀態能輕易地,及 任意地由該初始極化狀態設定部件所決定。
如本發明,該電源電壓上升且釋放該重設信號,該鐵電 電容元件的極化狀態能輕易地及自動地經該極化狀態初始 化區段轉回至該初始極化狀態。 如本發明,該鐵電電容元件的極化係基於該電源電壓的 上升而轉換。利用在此點產生的電荷,一重設信號能迅速 地及輕易地產生。 如本發明’該電壓檢測電路能具有一利用該鐵電電容元 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明(13 ) 件的簡單結構。 如本發明,能實現一重設信號輸出部件,其具有簡單及 能適合利用該鐵電電容元件的電壓檢測電路的結構。 如本發明,在開始該重設信號的輸出以一簡單結構實現 後,一重設信號釋放區段用於釋放該重設信號。 如本發明,一初始極化狀態設定部件能以一簡單結構實 現0 如本發明,一極化狀態極化區段能以一簡單結構實現。 如本發明的一重設構件(或裝置)能輕易地採用於一半導 體積體電路裝置。 一半導體積體電路(或構件)採用如本發明的一重設構件 (或裝置)能輕易地採用於一半導體記憶體裝置(或構件)。 如此,在此所敘述的本發明使提供一重設裝置能操作的 優點成爲可能,而不須依賴實行一穩定切換操作的參數來 控制,且減少功率消耗,及即使在低電壓保証穩定的操 作;及一半導體積體電路裝置及一半導體記憶體裝置包括 此一重設構件。 本發明這些及其它優點,當參閱及瞭解該下列詳細敘述 參考該附圖,而爲習於此技者所明白。 圖式簡單説明 圖1係一圖示如本發明範例之一電源起動重設構件結構範 例的電路圖; 圖2係一圖示圖1所示鐵電電容器F C磁滯特性的圖型; 圖3 A表示圖1所示該鐵電電容器F C的初始極化狀態; -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明(14 ) 圖3 B表示圖1所示該鐵電電容器F C的極化反相狀態; 圖4係一圖示一般電源起動重設構件結構的電路圖;及 圖5係一圖示另——般電源起動重設構件結構的電路圖。 較佳實施例的敘述 在下文中,本發明將利用圖示範例與相關附圖來説明。 在下列範例中,本發明施加至一電源起動重設構件。 圖1係一圖示如本發明範例之一電源起動重設構件結構範 例的電路圖。參考圖1,該電源起動重設構件1包括一電源 電壓檢測電路2,利用一鐵電電容器F C作爲一鐵電電容元 件的極化反相,用於檢測一電源電壓的上升,·一極化狀態 設定電路3 (初始極化狀態設定區段),用於決定該鐵電電容 器F C的極化狀態;一重設信號輸出電路4,用於檢測該電 源電壓的上升,以便產生一重設信號;一重設信號釋放區 段5,用於釋放該重設信號,及一極化狀態初始化電路6, 在該重設信號釋放後,用於轉回該鐵電電容器F C至一初始 極化狀態。 該電源電壓檢測電路2具有該下列結構。當該電源開啓及 一電介質電容器C 22(電介質電容元件)接地時,一降壓電 阻器R2 1之二端之一者用於降低一節點N20至一邏輯”低” 狀態。該降壓電阻器R21及該電介質電容器C 22的其它端連 接至包括一 P -通道電晶體Tr23及一 η -通道電晶體Tr24的一 第一反相器110。在該反相器110輸出的一節點Ν26連接至 該鐵電電容器FC二端之一者,及在該鐵電電容器FC二端 之另一端的節點Ν2 7連接至用於導通信號傳送的一第一傳 -17- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(15 ) 送電晶體Tr28的源極(驅動端)。該節點N2 6連接至該第一 傳送電晶體Tr28的閘極。
該極化狀態設定電路3具有該下列結構。具有一接地源極 之降壓η -通道電晶體Tr31的汲極連接至該節點Ν26。具有 一連接至電源供應器的源極之升壓ρ -通道電晶體Τι*32的汲 極連接至該節點Ν 2 7。由於此一結構,設定該鐵電電容器 F C的初始極化狀態。用於控制該鐵電電容器F C初始化的 一極化狀態設定信號ΙΝΙΤ,輸入至該降壓η-通道電晶體 Tr3 1的閘極。用於控制該鐵電電容器F C初始化的一極化狀 態設定信號INIT #,輸入至該升壓p -通道電晶體Tr32的閘 極。
該重設信號輸出電路4具有該下列結構。該第一傳送電晶 體Tr28的汲極(驅動端)連接至用於驅動一重設信號(重設信 號驅動電晶體)的一 η -通道電晶體Tr4 1的閘極。該η -通道 電晶體Tr41的源極爲接地。該η -通道電晶體Tr41的汲極連 接至一升壓電阻器R42之二端的其中之一。該升壓電阻器 R42的另一端連接至電源供應器。一節點N43係一該η-通 道電晶體Τι*41及該升壓電阻器R42間的一連接點,使得一 重設信號輸出至該節點Ν4 3。 該重設信號釋放電路5具有該下列結構。該節點Ν43連接 至包括串聯連接的一第二反相器INV51及另一反相器INV52 的一串聯電路,使得輸出至該節點Ν4 3的一重設信號經該 反相器INV5 1及INV52輸出。在該第二反相器INV5 1的一輸 出端的節點Ν 5 3連接至一第二傳送電晶體Tr54的一源極, -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明(16 ) 該電晶體用於傳送來自該第二反相器INV5 1的信號。該第 二傳送電晶體Tr54的一汲極連接至包括偶數串聯連接反相 器的延遲電路。該延遲電路55經由其中所包括的反相器數 目延遲一信號。該第二傳送電晶體Tr54的閘極連接至該第 二反相器IN V5 1的一輸入端的節點Ν 4 3。 該重設信號釋放電路5進一步具有下列結構。該延遲電路 55的輸出端連接至節點N20。該節點N20連接至用於釋放 一重設信號的一 n -通道電晶體Tr5 6的閘極。該η -通道電晶 體Tr56的源極接地,及該η-通道電晶體1^56的汲極連接至 該η -通道電晶體Tr41的閘極及該第一傳送電晶體Tr28的汲 極。來自該延遲電路55的一輸出動作爲用於釋放一重設信 號(重設信號釋放信號)的信號。在圖1所示的範例中,該延 遲電路5 5包括四用於延遲該信號的串聯反相器。該延遲電 路5 5根據所須延遲時間週期,能包括任何偶數的反相器。 該數目必須爲偶數,使得該信號在該延遲電路5 5的一輸入 端及一輸出端間不會反相。 該極化狀態初始化電路6包括一脈波產生電路6 1。該脈 波產生電路6 1的一輸入端連接至該節點Ν 20,及該脈波產 生電路6 1的一輸出端連接至該節點Ν27。該脈波產生電路 6 1產生一具有對應該延遲時間週期寬度的脈波,該延遲時 間週期由串聯連接至節點Ν 20的反向器數所產生,且輸出 該脈波至節點Ν 2 7。在圖5所示的範例中,該脈波產生電路 6 1包括串聯連接的三反相器。該脈波產生電路6 1根據所需 脈波寬度,能包括任何奇數的反相器。該數目必須爲奇 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 533412 A7 B7 五、發明説明(17 ) 數,使該信號在該脈波產生電路61的一輸入端及一輸出端 間反相。
在下文中,該鐵電電容器F C的極化特性將詳細敘述。圖 2表示一用來製成該鐵電電容器FC的一鐵電材料的磁滯曲 線。由一電場產生於該鐵電材料的電荷量Q(由一電壓E施 加於此範例中鐵電電容器F C的二端來表示)具有一如圖2所 示的磁滯特性。立刻在該鐵電電容器F C產生後,換言之, 當沒有電場施加時(電壓E = 0),該鐵電材料未極化。該所 產生的電荷量Q爲零(A點)。當一電場施加該鐵電電容器 FC(電壓E〉0)時,極化該鐵電材料,且所產生壹電荷量Q 比例於該電場大小。有一點.該鐵電材料不會進一步極化, 即使該電場的大小增加。在此點的極化量稱之爲一飽和極 化値(B點)。即使當該電場大小由B點減少至零(電壓 E = 0),該極化量不會變爲零而該電荷量Q保持在一某値。 在此點的極化量稱之爲一剩餘極化値(C點)。當該電場反 相爲負時,該極化成爲反相。接著,該電荷量Q達到一 點,而在該點該鐵電材料不會進一步極化至如同B點(D點) 的負方向。即使當該電場施加於一正方向使轉回該電場大 小至零(電壓E = 0)時,該極化量不會變爲零而該電荷量Q 保持在一某値。在此點的極化量稱之爲一剩餘極化値(E 點)。 因爲該鐵電電容器F C具有此一磁滯特性,該剩餘極化能 使用來保留一非揮發方式中的資訊。該鐵電電容器FC具有 一在相當短的時間轉換成爲一極化狀態的特性,使該反應 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(18 ) 相當快。其間所需轉換至該極化的電場爲E c及該鐵電電容 器FC的厚度爲d,施加該鐵電電容器FC(反相電壓)二端的 電壓Vc爲Vc = Ecxd。因爲需要用來轉換該極化的電場Ec 依賴鐵電材料型式,及厚度d依賴該鐵電電容器FC的結 構,該電壓Vc値依賴所選取鐵電材料的型式及該所選取鐵 電電容器F C的結構。在該情形,其間一 PZT (鈦酸錘酸鉛) 基礎材料的薄膜係使用於該鐵電電容器F C,該電壓V c小 至約2.5伏。在該情形,其間一所謂Y 1基礎材料使用於該 鐵電電容器FC,該電壓Vc小至約1.7伏。一穩定操作可能 在此低電壓位準實行。當該鐵電電容器F C的厚度d減少 時,該電壓Vc仍能降低。在該反相電壓Vc中的縮減適合 用於半導體產品,藉此薄膜能輕易地製成。 現在將敛述具有上述結構的電源起動裝置1的操作。 首先,該極化狀態設定電路3決定該鐵電電容器F C的極 化狀態如下。 立刻在該鐵電電容器F C的產生後,換言之,當沒有電場 施加時,該鐵電材料將未極化(圖2中的A點)。爲容許該鐵 電電容器FC動作爲一電路元件,需要決定該鐵電材料的初 始極化狀態。爲了實行此決定,該信號INIT需要輸入至該 降壓η -通道電晶體Tr3 1的閘極,及該信號INIT #需要輸入 至該升壓P-通道電晶體Τι*32。換言之,該信號INIT具備一 邏輯”高”狀態及信號INIT#具備一邏輯”低”狀態,使得在 該鐵電電容器FC二端的電位,換言之,該節點N26及N27 的電位,分別地在接地位準及電源供應器位準,以便決定 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂 五、發明説明(19 ) 該初始極化狀態。在該電源供應器位準及接地位準間的電 位差係至少該上述電壓Vc的位準。因爲該節點N27係因此 具備一高電位,該鐵電材料係如圖3 A所示極化。因此,決 定該鐵電電容器的初始極化狀態。在該鐵電電容器F C生產 後該初始極化狀態的設定僅一次處理係足夠的。該設定能 經由該製造商或使用者來實行,但在電源開啓包括該鐵電 電容器F C的重設裝置1的測試期間,設定初始極化狀態較 爲適當。在該決定後,信號INIT及INIT#分別地固定於邏 輯”低”狀態及邏輯”高”狀態,以便不會驅動該電晶體Τι*3 1 及Tr32。該信號ΙΝΙΤ及INIT#能由一外部裝置輸入,例 如,一單擊脈波產生電路用於產生一單擊脈波。該信號 ΙΝΙΤ及INIT#能由任何方式引進,裝置儘可能的簡單因爲 這些信號僅使用一次。 在該鐵電電容器F C初始極化狀態由極化狀態設定電路3 設定後,該電源在一經常使用的狀態中開啓。立刻在電源 開啓後,電介質電容器C22不會充電因爲其由該電阻器R21 所降壓。這樣,節點Ν 20的電位爲接地位準。因此,該η -通道電晶體Tr24不動作而ρ -通道電晶體Τι*23被驅動。最 後,節點Ν 2 6係鐵電電容器F C二端的其中之一,且具備電 源電壓。基於此點,節點Ν 2 7係鐵電電容器F C的另一端, 且由該電源的開啓所升壓。因此,當供給至節點Ν2 6的電 源電壓超過上述反相電壓Vc時,該鐵電電容器FC的極化 係轉換成圖3 B所示的狀態。基於此點,如圖1所示,該重 設信號電路4的η-通道電晶體Tr41檢測出鐵電電容器的極 -22- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(2〇 ) 化反相,藉此產生一重設信號。一重設信號的產生意謂著 開始輸出一重設信號及接著釋放該重設信號。於該鐵電電 容器F C的極化反相前,該第一傳送電晶體Tr28的閘極電位 超過其臨界電壓,且藉此驅動(換言之,開啓)該第一傳送 電晶體Tr28。 在提供於節點Ν 2 6的電源電壓超過上述反相電壓V c前, 經由該鐵電電容器F C的初始設定,而該節點Ν 2 7的電位將 由於極化反相的感應電荷而增加,且達到一邏輯”高”狀 態。基於此點,節點Ν 2 6的節點電位係漸增的電源電壓。 當連接至該節點Ν 2 6的第一傳送電晶體Tr28的閘極電位超 過其臨界電壓時,該第一傳送電晶體Tr28被驅動且因此該 節點N27的邏輯”高”電位傳送至該η-通道電晶體Tr41的閘 極。因爲節點N20係處於此點的一邏輯”低”狀態,連接至 節點N20的η-通道電晶體Tr56不動作,因此不會影響η-通 道電晶體Tr41的邏輯位準。因此,驅動該η-通道電晶體 Tr4 1,及經電阻器R4 2升壓的節點Ν4 3電位配置成爲一邏 輯”低”狀態。設定該電阻器R42的電阻値,當驅動η-通道 電晶體Tr4 1時,由該電阻値相對於該開啓電阻値的一電阻 分配率,使得該節點N 4 3處於一邏輯”低”狀態。因爲該節 點N43配置成爲邏輯”低”狀態,該重設信號經反相器 INV51及INV52配置成爲動作”低”狀態且輸出。 該節點N43處於邏輯”低”狀態及節點N53處於邏輯”高” 狀態,因此連接至該節點N4 3的第二傳送電晶體Τι*54的閘 極處於邏輯’’低’’狀態。因此,連接至該第二傳送電晶體 -23- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 533412 A7 B7 五、發明説明(21 )
Tr54源極的節點N5 3的邏輯”高”位準,經該第二傳送電晶 體Tr54的汲極傳送至延遲電路55。在延遲時間由該延遲電 路5 5設定後,輸入至該延遲電路5 5的邏輯”高”位準將傳送 至該延遲電路5 5輸出的節點Ν 20。因此,該節點Ν 20立刻 由在該電源開啓後所得到的邏輯”低”狀態傳輸至該邏輯”高 ”狀態。當在需要充電該電介質電容器C 22的延遲時間後, 該節點Ν 20達到邏輯”高’’狀態時,驅動η -通道電晶體 Tr24,藉此該節點配置成爲一邏輯”低”狀態。因爲該節點 N 2 6配置成爲一邏輯”低”狀態,釋放該第一傳送電晶體 Tr28,以便中斷該節點N 2 7及η -通道電晶體Tr4 1的閘極間 的信號路徑。同時,該節點N 20的邏輯’’高”位準輸入至η -通道電晶體Tr56的閘極,以驅動該η-通道電晶體Tr56。因 此,該η -通道電晶體Τι·41的閘極配置成爲一邏輯”低”狀 態,且驅動該η-通道電晶體Tr41。因爲釋放該η-通道電晶 體Τι*4 1,該節點Ν 4 3經電阻器R4 2升壓至一邏輯”高”狀 態。該節點Ν 4 3的邏輯”高”狀態經反相器INV5 1及INV52傳 輸該重設信號成爲一邏輯”高”狀態。因此,釋放該重設信 號。簡言之,在該電源開啓後,處於一動作”低’’狀態的重 設信號輸出常該延遲電路55所提供的延遲週期,換言之, 充電該電介質電容C 22所需的時間週期,接著配置成爲一 邏輯”高”狀態且釋放。 在釋放該重設信號後,該鐵電電容器F C需要轉回該初始 極化狀態,使預備下回的電源開啓。當經該延遲電路5 5的 輸出,其動作爲一重設信號釋放信號,該節點Ν20配置成 -24- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 五、發明説明(22 ) 爲一邏輯”高”狀態時,該脈波產生電路6 1在接收節點N20 的電壓位準後操作如下。當接收來自該節點N20所輸出的 邏輯”高”位準時,該脈波產生電路61產生具有一脈波寬度 的邏輯”高”脈波,而該脈波寬度對應由其包含反相器數所 提供的延遲時間週期。此刻,該節點N26係鐵電電容器FC 二端的其中之一,而該節點係處於一邏輯’’低”狀態,及該 節點N 2 7係鐵電電容器F C二端的另一端,且其接收來自該 脈波產生電路6 1的一邏輯”高”脈波。因此,該鐵電電容器 F C的極化爲反相,且藉此開始回到圖3 A的狀態。即使在 該系統電源切斷後,該初始極化狀態由剩餘極化所保持。 該鐵電電容器F C的極化保持該初始狀態。因此,下次電 源開啓時,該重設信號開始輸出且接著釋放,以上述相同 操作轉回該鐵電電容器F C的極化至初始極化狀態。因此, 該鐵電電容器F C能預備下次的電源開啓。 如上述,如本發明,該鐵電電容器F C能使用於電源重設 裝置1。由於該鐵電電容器F C,該電源電壓當電源開啓時 能檢測爲一極化反相,藉此產生一重設信號。因爲該鐵電 電容器F C的極化即使在相當低地電壓能穩定地轉換,一重 設信號能穩定地產生於具有相當低電源電壓的系統中。此 外,一電流固定流經的串聯路徑係不必須的,且一穩定操 作保証在一需要於降低功率消耗操作的系統中。爲了實現 一穩定操作於一低電源電壓,該極化反相電壓能降低。 因爲該電源電壓上係利用鐵電電容器F C的極化反相電壓 所檢測,依賴該電源電壓上升速度的一般電路結構係不必 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五、發明説明(23 ) 須的。因此,該電路結構能簡化。 不同於一般技藝,如本發明一重設裝置的操作不會十分 依賴該典型類比參數,諸如電容器的電容値、電阻器的電 阻値,及電晶體的特性,這些値及特性能更輕易地設計。 由相關於產量或其它因素,諸如溫度或類似因素所產生特 性及値的散布,將不會實質地影響該重設信號的產生。 如上述,雖然極化反相電壓的位準根據鐵電材料或類似 型式而改變,該鐵電材料的極化反相電壓當一鐵電電容器 FC的厚度減少時而降低。該鐵電電容器FC適合使用於各 種半導體積體電路裝置(或構件),該薄膜可因此而輕易地 製成。雖然沒有特定範例提供於上述範例中,此半導體積 體電路裝置包含於本發明的目標中。 一半導體記憶體裝置的一型式係一所謂鐵電記憶體裝置 或構件。該鐵電記憶體裝置係利用一鐵電材料的非揮發性 記憶體。由於在該半導體製程中的排列,包括一如本發明 重設構件的半導體積體電路裝置(或構件)較佳使用於此一 半導體記憶體裝置(或構件)。雖然沒有特定範例提供於上 述範例中,此一半導體記憶體裝置(或構件)包含於本發明 的目標中。 本發明也較佳地可應用於含一内建鐵電記憶體的微電腦 電源開啓重設電路。該微電腦現在使用於包括一非接觸積 體電路卡片的各種應用,其係今天所矚目的交點。 如本發明,在該電壓檢測電路中所提供的鐵電電容元 件’由於其磁滯特性而保持一剩餘極化,藉此不會依賴同 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 五、發明説明(24 ) 於一電介質電容器的時間充電及放電。因此,一電流於該 電路的操作期間的消耗及在一般技藝中所需串聯路徑能消 除。最後,消除固定電流消耗,使降低功率消耗。經選擇 使用於該鐵電電容元件適合的鐵電材料及鐵電電容元件的 適合厚度,能減少極化反相電壓。這樣,一穩定電壓即使 在一低電壓能得到保証。產生於鐵電材料的極化由其所施 加電場感應的自然極化,因此不會伴隨射出或釋放電荷至 或自一不同於該電介質電容器的外部裝置。因此,該極化 反相得以迅速地實行。該極化反相僅由一電場,換言之, 由一外部裝置所供給的電恩所控制。因此,該極化反相不 會依賴該電壓的上升時間,及一十分容易控制的電壓檢測 電路能得以實現。結果,將實現提供一穩定操作的重設電 路0 如本發明,一重設信號能開始輸出,且接著相當容易地 利用該鐵電電容元件的極化特性所釋放。 如本發明,該鐵電電容器的初始極化狀態能輕易地及任 意地由該初始極化狀態設定區段所決定。 如本發明,該電源電壓上升且釋放該重設信號,該鐵電 電容元件的極化狀態能輕易地及自動地經該極化狀態初始 化區段轉回至該初始極化狀態。 如本發明,該鐵電電容元件的極化係基於該電源電壓的 上升而轉換。利用在此點產生的電荷,一重設信號能迅速 地及輕易地產生。 如本發明,該電壓檢測電路能具有一利用該鐵電電容元 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533412 A7 B7 五 、發明説明(25 ) 件的簡單結構。 如本發明,能實現一重設信號輸出區段,其具有簡單及 能適合利用該鐵電電容元件的電壓檢測電路的結構。 如本發明,在開始該重設信號的輸出以一簡單結構實現 後,一重設信號釋放區段用於釋放該重設信號。 如本發明,一初始極化狀態設定區段能以一簡單結構實 現0 如本發明,一極化狀態極化區段能以一簡單結構實現。 如本發明的一重設構件(或裝置)能輕易地採用於一半導 體積體電路裝置。 一半導體積體電路(或構件)採用如本發明的一重設構件 (或裝置)能輕易地採用於一半導體記憶體裝置(或構件)。 各種其它修正將明白於且輕易地爲習於此技者所得,而 不會偏離本發明的目標及精神。因此,其申請專利範圍附 加項的目標不會限制在此所陳述的説明,然而該申請專利 範圍能廣泛地予以解釋。 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
Claims (1)
- 533412 A B c D 六、申請專利範圍 1 · 一種用於檢測一電源電壓上升的重設裝置,其開始輸出 =重設信號及接著釋放該重設信號,該重設裝置包含一 用於檢測該電源電壓的電壓檢測電路,其中該電壓檢測 電路包括一用於檢測電源電壓上升的鐵電電容元件。 2 .如申請專利範圍第1項的重設裝置,進一步包含利用該 鐵電電容元件特性來產生重設信號的一重設信號輸出區 段,及用於釋放該輸出信號的一重設信號釋放區段。 3.如申請專利範圍第2項的重設裝置,進一步包括一初始 極化狀態設定區段,用於決定該鐵電電容元件的極化狀 態。 4 ·如申請專利範圍第3項的重設裝置,進一步包含一極化 狀態初始化區段,其在該重設信號釋放後,用於轉回該 鐵電電容元件的極化狀態至一初始極化狀態。 5 ·如申請專利範圍第4項的重設裝置,其中該極化狀態初 始化區段包括一脈波產生電路,其具有一輸入端連接至 該電壓檢測電路之一第一反相器的一輸入端;該極化狀 態初始化區段,其由一其輸出端產生一極化狀態初始化 脈衝,使傳送至該鐵電電容元件的一第二端。 6 ·如申請專利範圍第2項的重設裝置,其中該重設信號釋 放區段包括一第二反相器、一第二傳送電晶體、一延遲 電路,及一重設信號釋放電晶體,其中: 在一升壓電阻及一重設信號驅動電阻間的連接點係連 接至該第二反相器的輸入端, 該第二反相器的輸入端連接至該第二傳送電晶體的一 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)六、申請專利範圍 控制端, .該第二反相器的一輸出端連接至該第二傳送電晶體之 二驅動端的其中之一, 該第二傳送電晶體的另一驅動端,經該延遲電路連接 至一第一反相器的輸入端, 該第一反相器的輸入端連接至該重設信號釋放電晶體 的一控制端, 該重設信號釋放電晶體之二驅動端之一者,連接至該 重設信號驅動電晶體的一控制端,及 該重設信號釋放電晶體的另一驅動端爲接地。 7 .如申請專利範圍第2項的重設裝置,其中該重設信號輸 出區段包括一驅動電晶體及一升壓電阻器的重設信號, 其中: 該鐵電電容元件的'一第二端’經一第一傳送電晶體’ 連接至該重設信號驅動電晶體的控制端,該第一傳送電 晶體具有一控制端,其連接至一第一反相器之一輸出 端, 該重設信號驅動電晶體之二驅動端之一者,連接至該 升壓電晶體的一第一端,該電晶體具有一第二端,其連 接至一電源供應器,及 該重設信號驅動電晶體的另一驅動端爲接地。 8 .如申請專利範圍第7項的重設裝置,其中該重設信號釋 放區段包括一第二反相器、一第二傳送電晶體、一延遲 電路,及一重設釋放電晶體,其中·· -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 533412 A BCD 六、申請專利範圍 在該升壓電阻器及該重設信號驅動電晶體間的連接點 連接至該第二反相器的一輸入端, 該第二反相器的輸入端連接至該第二傳送電晶體之控 制端, 該第二反相器的輸出端連接至該第二傳送電晶體之二 驅動端之一者, 該第二傳送電晶體的另一驅動端經該延遲電路,連接 至該第一反相器的一輸入端, 該第一反相器的輸入端連接至該重設信號釋放電晶體 的一控制端, 該重設信號釋放電晶體之二驅動端之一者,連接至該 重設信號驅動電晶體的控制端,及 該重設信號釋放電晶體的另一驅動端爲接地。 9 ·如申請專利範圍第2項的重設裝置,進一步包含一極化 狀態初始化區段,其在該重設信號釋放後,用於轉回一 該鐵電電容元件的極化狀態至一初始極化狀態。 10·如申請專利範圍第9項的重設裝置,其中該極化狀態初 始化區段包括一脈波產生電路,其具有一輸入端連接至 該電壓檢測電路之一第一反相器的一輸入端,該極化狀 態初始化區段由其輸出端產生一極化狀態初始化脈波, 且傳送至該鐵電電容元件的一第二端。 11.如申請專利範圍第3項的重設裝置,其中該極化狀態初 始化區段具有一結構,其中一降壓電晶體連接至該鐵電 電容元件的一第一端,及一升壓電晶體連接至該鐵電電 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)533412 A BCD •、申請專利範圍 容元件的一第二端。 12. 如申請專利範圍第1項的重設裝置,進一步包含一初始 極化狀態設定區段,其用於決定該鐵電電容元件的一極 化狀態。 13. 如申請專利範圍第1 2項的重設裝置,進一步包含一極化 狀態出始化區段,其在該重設信號釋放後,用於轉回該 鐵電電容元件的極化狀態至一初始極化狀態。 14. 如申請專利範圍第1 3項的重設裝置,其中該極化狀態初 始化區段包括一脈波產生電路,其具有一輸入端連接至 該電壓檢測電路之一第一反相器的一輸入端;該極化狀 態初始化區段,其由一其輸出端產生一極化狀態初始化 脈波,使傳送至該鐵電電容元件的一第二端。 15. 如申請專利範圍第1 2項的重設裝置,其中該極化狀態初 始化區段具有一結構,其中一降壓電晶體連接至該鐵電 電容元件的一第一端,及一升壓電晶體連接至該鐵電電 容元件的一第二端。 16·如申請專利範圍第1項的重設裝置,其中該電壓電路經 由一極化反相檢測該電源電壓的上升,使得該重設信號 由該極化反相造成的鐵電電容元件的電位轉換所產生。 Π·如申請專利範圍第1 6項的重設裝置,其中: 該電壓檢測電路包括一第一反相器, 該第一反相器的一輸入端係經一電介質電容元件及一 降壓電阻器來接地,及 該第一反相器的一輸出端係連接至該鐵電電容元件的 -32 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 533412 A8 B8 C8 D8 、申請專利範圍 一第一端。 18. 如申請專利範圍第1項的重設裝置,其中: 該電壓檢測電路包括一第一反相器, 該第一反相器的一輸入端係經一電介質電容元件及一 降壓電阻器來接地,及 該第一反相器的一輸出端係連接至該鐵電電容元件的 一第一端。 19. 一種半導體積體電路裝置,包括利用一半導體材料製成,而如申請專利範圍第1項的重設裝置。 |胃 20. —種半導體記憶體裝置,包括如申請專利範圍第19項 導體積體電路裝置。 寒_-33- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000297663A JP4233205B2 (ja) | 2000-09-28 | 2000-09-28 | リセット装置、半導体集積回路装置および半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW533412B true TW533412B (en) | 2003-05-21 |
Family
ID=18779746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090123606A TW533412B (en) | 2000-09-28 | 2001-09-25 | Reset apparatus, semiconductor IC apparatus, and semiconductor memory apparatus |
Country Status (7)
Country | Link |
---|---|
US (1) | US6573543B2 (zh) |
EP (1) | EP1193872B1 (zh) |
JP (1) | JP4233205B2 (zh) |
KR (1) | KR100430858B1 (zh) |
CN (1) | CN1213369C (zh) |
DE (1) | DE60101436T2 (zh) |
TW (1) | TW533412B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI456583B (zh) * | 2008-06-30 | 2014-10-11 | Hynix Semiconductor Inc | 半導體記憶元件及其重置控制電路 |
TWI474615B (zh) * | 2008-08-15 | 2015-02-21 | Chi Mei Comm Systems Inc | 延時電路 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100527571B1 (ko) * | 2002-08-30 | 2005-11-09 | 주식회사 하이닉스반도체 | 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템 |
US6807084B1 (en) * | 2003-04-17 | 2004-10-19 | Infineon Technologies Ag | FeRAM memory device |
JP3809651B2 (ja) * | 2003-11-25 | 2006-08-16 | セイコーエプソン株式会社 | 遅延回路、強誘電体メモリ装置、及び電子機器 |
JP4504108B2 (ja) * | 2004-06-15 | 2010-07-14 | 富士通セミコンダクター株式会社 | リセット回路 |
US7348814B2 (en) * | 2004-08-24 | 2008-03-25 | Macronix International Co., Ltd. | Power-on reset circuit |
TWI241767B (en) * | 2004-11-25 | 2005-10-11 | Sunplus Technology Co Ltd | Power-low reset circuit |
US7932764B2 (en) * | 2007-12-06 | 2011-04-26 | Elite Semiconductor Memory Technology Inc. | Delay circuit with constant time delay independent of temperature variations |
CN101567680B (zh) * | 2008-04-24 | 2013-08-14 | 晶豪科技股份有限公司 | 不受温度影响且具有固定延迟时间的延迟电路 |
US8299825B2 (en) * | 2009-10-30 | 2012-10-30 | Apple Inc. | Electronic age detection circuit |
CN102377416A (zh) * | 2010-08-06 | 2012-03-14 | 盛群半导体股份有限公司 | 电源重置电路 |
CN102324916A (zh) * | 2011-06-15 | 2012-01-18 | 杭州炬华科技股份有限公司 | 多电源复位电路 |
CN103166623A (zh) * | 2011-12-09 | 2013-06-19 | 扬智科技股份有限公司 | 缓冲器 |
US9698771B1 (en) * | 2016-07-06 | 2017-07-04 | Stmicroelectronics International N.V. | Testing of power on reset (POR) and unmaskable voltage monitors |
CN106325448B (zh) * | 2016-08-17 | 2019-04-12 | 联发科技(新加坡)私人有限公司 | 一种复位电路及电子设备 |
US10620267B2 (en) * | 2017-09-20 | 2020-04-14 | Stmicroelectronics International N.V. | Circuitry for testing non-maskable voltage monitor for power management block |
KR102504180B1 (ko) * | 2018-03-22 | 2023-02-28 | 에스케이하이닉스 주식회사 | 리셋동작을 수행하는 반도체패키지 및 반도체시스템 |
US10747282B2 (en) | 2018-10-17 | 2020-08-18 | Stmicroelectronics International N.V. | Test circuit for electronic device permitting interface control between two supply stacks in a production test of the electronic device |
CN116455373B (zh) * | 2023-06-14 | 2023-09-05 | 芯迈微半导体(上海)有限公司 | 一种数字芯片的复位触发电路、数字芯片以及数字电路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL292861A (zh) * | 1962-05-17 | 1900-01-01 | ||
ATE136175T1 (de) * | 1991-01-23 | 1996-04-15 | Siemens Ag | Integrierte schaltung zur erzeugung eines reset- signals |
JP3138299B2 (ja) * | 1991-10-08 | 2001-02-26 | ローム株式会社 | 最大電圧測定装置 |
US6005423A (en) * | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
US6278316B1 (en) * | 1998-07-30 | 2001-08-21 | Kabushiki Kaisha Toshiba | Pump circuit with reset circuitry |
JP2000268581A (ja) * | 1999-03-17 | 2000-09-29 | Fujitsu Ltd | Romデータを保持する強誘電体メモリ装置 |
-
2000
- 2000-09-28 JP JP2000297663A patent/JP4233205B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-25 TW TW090123606A patent/TW533412B/zh not_active IP Right Cessation
- 2001-09-26 EP EP01308162A patent/EP1193872B1/en not_active Expired - Lifetime
- 2001-09-26 DE DE60101436T patent/DE60101436T2/de not_active Expired - Lifetime
- 2001-09-28 CN CNB011384697A patent/CN1213369C/zh not_active Expired - Fee Related
- 2001-09-28 KR KR10-2001-0060566A patent/KR100430858B1/ko not_active IP Right Cessation
- 2001-09-28 US US09/967,664 patent/US6573543B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
CN1346092A (zh) | 2002-04-24 |
CN1213369C (zh) | 2005-08-03 |
EP1193872A1 (en) | 2002-04-03 |
US6573543B2 (en) | 2003-06-03 |
KR20020026136A (ko) | 2002-04-06 |
EP1193872B1 (en) | 2003-12-10 |
US20030062552A1 (en) | 2003-04-03 |
KR100430858B1 (ko) | 2004-05-10 |
JP4233205B2 (ja) | 2009-03-04 |
DE60101436D1 (de) | 2004-01-22 |
JP2002109883A (ja) | 2002-04-12 |
DE60101436T2 (de) | 2004-09-23 |
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