JP3925788B2 - オシレータ回路、該オシレータ回路を備えた半導体装置および半導体記憶装置、および該オシレータ回路の制御方法 - Google Patents
オシレータ回路、該オシレータ回路を備えた半導体装置および半導体記憶装置、および該オシレータ回路の制御方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、作動・停止の制御が可能なオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法に関するものであり、特に、発振開始時における安定動作に関するものである。
【0002】
【従来の技術】
近年の電子機器における高機能化の進展に伴い、半導体装置や半導体記憶装置においては、回路の高機能化と相まって消費電流の低減が強く求められている。これは単に携帯機器において必要とされるのみではなく、昨今の環境問題の高まりに起因する省エネルギー化の傾向とも絡んで今後の製品において必須の技術となりつつある。
【0003】
この要求を満たすため、回路動作に必要なバイアス電流は極限まで低減され、また、不必要な回路動作は停止する制御が行なわれる。オシレータ回路の発振動作についても同様であり、発振動作に必要なバイアス電流を極限まで低減した回路構成が提案されると共に、限定された回路動作のみが行なわれるパワーダウンモード等のスタンバイ時において、オシレータ回路の発振動作を止め、更にバイアス回路の電流経路も遮断する等の低消費電流制御が行なわれている。
【0004】
図13に示す半導体装置1000では、自己の電源電圧より高い電圧の外部インターフェースを必要とする場合やメモリセルにアクセスする場合に、電源電圧よりも高い昇圧電圧が必要とされたり、MOSトランジスタのバックゲートバイアス用として負電圧が必要とされる場合がある。そのため、昇圧/負電源回路200を備えている。一般的に、半導体装置1000において、電源電圧よりも高電圧の昇圧電圧や逆極性の負電圧をデバイス内部で生成するためには、チャージポンプ方式等でキャパシタへの電荷の供給を行なうか、またはキャパシタからの電荷の引き抜きを行なうことが必要である。そのため、昇圧/負電源回路200にはオシレータ回路100から発振信号が入力されている。
【0005】
ここで、図13において2セットのオシレータ回路100が備えられているのは、半導体装置1000における動作状態に応じた発振信号を昇圧/負電源回路200に供給するためである。一方のオシレータ回路100は活性化信号ACTがイネーブル(EN)端子に入力される。他方のオシレータ回路100は活性化信号ACTから反転されたスタンバイ信号SBYがイネーブル(EN)端子に入力される。
【0006】
活性化信号ACTが活性化されている場合には、内部回路400が動作状態にあるので、昇圧/負電源回路200は充分な電源供給能力を有することが必要である。従って、活性化信号ACTで活性化するオシレータ回路100は、昇圧/負電源回路200からの充分な電源供給能力を確保するため、高周波数の発振周波数で発振信号を出力する必要がある。この時、スタンバイ信号SBYで活性化するオシレータ回路100は休止状態にある。
【0007】
また、スタンバイ信号SBYが活性化されている場合には、内部回路400がスタンバイ状態にある。この場合には、半導体装置1000での消費電流を必要最小限に低減する必要がある。そこで、昇圧/負電源回路200からは、内部回路400におけるバイアス状態を維持するために最低限必要な電源が供給されていればよい。従って、スタンバイ信号SBYで活性化するオシレータ回路100は、活性化状態の場合に比して低周波数で動作すればよい。この時、活性化信号ACTで活性化するオシレータ回路100は休止状態にある。
【0008】
図14に示す半導体記憶装置2000においても、半導体装置1000(図13)と同様に、内部回路410に昇圧電圧や負電圧を供給するための昇圧/負電源回路200が必要とされる場合があり、活性化時に高い周波数で発振動作するオシレータ回路100と、スタンバイ時に低い周波数で発振動作するオシレータ回路100とを切り替えて使用する。更に、半導体記憶装置2000においては、メモリセル500の蓄積電荷をリフレッシュするリフレシュ制御回路300を備えている。そして、リフレッシュ動作を周期的に行なうためにオシレータ回路100でリフレッシュ周期を計時している。半導体記憶装置2000では、このオシレータ回路100は、活性化信号ACTが活性化されている状態で動作する構成である。携帯機器等で活性化状態においてのみデータの保持動作が必要な動作仕様では、スタンバイ状態でオシレータ回路100を休止させリフレッシュ動作を止めることにより、スタンバイ時の消費電流を極限まで低減することができる。
【0009】
以下に、オシレータ回路100としての第1従来技術を示す。図15のオシレータ回路100では、発振部8のほか制御部7を備えており、制御部7からの発振周波数制御信号VRにより発振部8の発振周波数を所定周波数に制御している。また、制御部7と発振部8とはイネーブル信号ENで制御されており、イネーブル信号ENに応じて作動・停止が行なわれる。イネーブル信号ENの制御により不要な発振動作を停止して消費電流の低減を図る構成である。また、必要最小限の消費電流で所定周波数の発振動作を得るために、制御部7は、発振部8と別構成となっており必要最小限のバイアスを供給している。また、休止時には動作を休止して消費電流の低減を図っている。
【0010】
図16は、第1従来技術における第1具体例のオシレータ回路である。制御部720は、イネーブル信号ENで制御されるスイッチ素子S100が電源電圧VDDに接続されており、PMOSトランジスタTP100のソース端子に接続され、相互に接続されたゲート端子とドレイン端子とから発振周波数制御信号VRが出力される。また、抵抗素子R100を介して接地電圧VSSに接続されている。発振周波数制御信号VRは、スイッチ素子S100、PMOSトランジスタTP100、及び抵抗素子R100を介して形成される電流経路に流れるバイアス電流ICにより生成される。ここで、バイアス電流ICは低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子R100の抵抗値を1MΩに設定すれば、数マイクロアンペア程度に設定される。
【0011】
また、発振部830は、奇数段(図16では、3段を例示)のインバータ素子INV100乃至INV102がループ状に接続されてリングオシレータを構成している。各インバータ素子INV100乃至INV102の電源端子は、PMOSトランジスタTP101を介して電源電圧VDDに接続されている。PMOSトランジスタTP101のゲート端子は発振周波数制御信号VRで制御される。インバータ素子INV102からイネーブル信号ENで制御されるスイッチ素子S101を介して発振信号VOSCが出力される。
【0012】
図17は、第1従来技術における第2具体例のオシレータ回路である。第1具体例の発振部830に代えて発振部810が備えられている。発振部810は、インバータ素子INV102に代えてノア素子NOR100が備えられており、ノア素子NOR100の他方の入力端子にはイネーブル信号ENが入力される。
【0013】
第1及び第2具体例では、イネーブル信号ENがローレベルの状態で活性化される。スイッチ素子S100が導通することにより制御部720にバイアス電流ICが流れ、制御線VRが発振周波数制御信号VRにバイアスされる。発振周波数制御信号VRが入力される発振部810、830では、駆動電流として制御部720と同等なバイアス電流ICが流れリングオシレータが発振動作を行なう。第1具体例では、スイッチ素子S101が導通状態にあるので発振信号VOSCが出力される。また、第2具体例では、ローレベルのイネーブル信号ENが入力されるノア素子NOR100が論理反転素子として機能するため、リングオシレータが動作して発振信号VOSCが出力される。
【0014】
図19は、第1従来技術における第3具体例のオシレータ回路である。第2具体例の制御部720に代えて制御部740が備えられている。制御部740では、スイッチ素子S100に代えてスイッチ素子S102が、抵抗素子R100と接地電圧VSSとの間に挿入されている。スイッチ素子S102はイネーブル信号ENで制御される。また、ノア素子NOR100の他方の入力端子には、インバータ素子INV103でイネーブル信号ENが反転されて入力される。
【0015】
第3具体例では、イネーブル信号ENがハイレベルの状態で活性化される。スイッチ素子S102が導通して制御部740にバイアス電流ICが流れ、制御線VRが発振周波数制御信号VRにバイアスされる。発振部810にもバイアス電流ICが流れリングオシレータが発振動作を行なう。第3具体例では、イネーブル信号ENがインバータ素子INV103で反転されてローレベルとしてノア素子NOR100に入力される。ノア素子NOR100は論理反転素子として機能し、リングオシレータが動作して発振信号VOSCが出力される。
【0016】
また、オシレータ回路100としての第2従来技術として、特開平11−317623号公報に開示されている発振回路を図21に示す。図21の発振回路では、発振部910とパルス発生部920とから構成されている。パルス発生部920の単安定マルチバイブレータMMは、電源電圧VCCの立ち上がりを検出して一定時間t1のハイレベルの制御パルスPを生成する。これにより、発振部910に電源が投入されてから一定時間t1は、スイッチSWがオン状態となり、圧電振動子Xに大きな初期電流を流す構成である。
【0017】
図22には、起動時の動作波形を示す。時刻T1において電源電圧VCCが立ち上がると、この立ち上がりをマルチバイブレータMMが検知して時間t1の制御パルスPを生成する。スイッチSWがオン状態となり圧電振動子Xに大きな初期電流が投入される。このスイッチSWにより、時間t2だけ早く発振が開始される。
【0018】
【発明が解決しようとする課題】
しかしながら、第1従来技術におけるオシレータ回路100(図15)では、第1乃至第3具体例(図16、17、19)の回路図に示すように、イネーブル信号ENが発振部8、810、830に入力されて、発振動作の作動・停止の制御を行なうほか、発振信号VOSCの出力可否の制御を行なう場合もある。また、イネーブル信号ENが入力される制御部7、720、740は、発振部8、810、830の発振周波数を制御する発振周波数制御信号VRを制御する。イネーブル信号ENの活性化後に制御線VRが発振周波数制御信号VRに達するまでには所定時間を要するので、発振信号VOSCが所定の周波数で発振する安定状態に移行するまでの間は発振周波数が不安定となる。活性化後に一定の不安定期間が存在してしまい問題である。この不安定期間の存在により、以下に示すような具体的な諸問題が発生するおそれがある。
【0019】
発振部8、810、830では、イネーブル信号ENの論理レベルのみで制御状態が確定するので、イネーブル信号ENが活性化されると同時に発振動作状態となる。これに対して、制御部7、720、740では、スタンバイ状態で遮断されていた電流経路が、イネーブル信号ENの活性化で確立されてバイアス電流ICが流れることにより、制御線VRが発振周波数制御信号VRまで設定されていく。ここで、バイアス電流ICは低消費電流動作の要請から限定された小電流値であるので、制御線VRが発振周波数制御信号VRに達するまでには所定時間を要してしまうことになる。発振部8、810、830はイネーブル信号ENの活性化と同時に発振動作状態となるので、発振周波数制御信号VRに達するまでの過渡的な電圧レベルに対して、所定周波数とは異なる発振周波数で発振信号VOSCが出力されてしまうこととなる。この間が不安定期間であり回路動作上種々の問題がある。
【0020】
図18に示す不安定期間X1は、第1及び第2具体例(図16、17)において発生する。第1及び第2具体例の制御部720では、イネーブル信号ENがハイレベルとなる非活性時には、制御線VRは接地電圧VSSまで低下する。イネーブル信号ENがローレベルとなり活性化されると、制御線VRは徐々に上昇していくが、バイアス電流が小電流値である場合には、発振周波数制御信号VRに達するまでに所定の時間(不安定期間X1)が必要となる。そのためこの間は、発振周波数制御信号VRより低電圧が発振部810、830のPMOSトランジスタTP101に印加され、設定されたバイアス電流ICより大きな駆動電流でリングオシレータが駆動されることとなる。これにより、発振信号VOSCは所定周波数より高周波数で発振してしまう。
【0021】
不安定期間X1には、オシレータ回路100自身の消費電流が増大することに加えて、半導体装置1000や半導体記憶装置2000における昇圧/負電源回路200等の回路動作も必要以上に高速な動作となり、半導体記憶装置2000ではリフレッシュ制御回路300が必要以上に短い周期でリフレッシュ動作を実行してしまい、多大な電流消費を招き問題である。電池駆動のように電源供給能力が限定された環境で動作させたり、電源供給経路のインピーダンスが無視できない環境で動作させる場合に、不安定期間X1における多大な電流消費により、半導体装置1000や半導体記憶装置2000に供給される電源電圧が必要以上に降下してしまい動作不良を招くおそれもあり問題である。
【0022】
また、必要以上の高周波数で昇圧/負電源回路200が動作すると、設定値以上の電圧が発生してしまう場合もあり、デバイスの信頼性上悪影響を及ぼすおそれがあり問題である。特に、イネーブル信号ENの活性化・非活性化が頻繁に繰り返される携帯機器等の使用環境において問題である。
【0023】
図20に示す不安定期間X2は、第3具体例(図19)において発生する。第3具体例の制御部740では、イネーブル信号ENがローレベルとなる非活性時に、制御線VRは電源電圧VDDからPMOSトランジスタの閾値電圧Vthpを減じた電圧(VDD−Vthp)あたりまで上昇する。イネーブル信号ENがハイレベルとなり活性化されると、制御線VRの電圧レベルが徐々に発振周波数制御信号VRまで降下していくが、バイアス電流ICが小電流値である場合には所定の時間(不安定期間X2)が必要となる。そのためこの間には発振周波数制御信号VRより高電圧が発振部810のPMOSトランジスタTP101に印加されて、設定されたバイアス電流ICより小さな駆動電流でリングオシレータが駆動されるか、あるいは駆動しない場合もある。これにより、発振信号VOSCは所定周波数より低周波数での発振、あるいは発振停止の状態となる。
【0024】
不安定期間X2には、発振信号VOSCの発振周波数が所定周波数より低周波数となってしまうので、半導体装置1000や半導体記憶装置2000における昇圧/負電源回路200等における電圧生成が不十分となってしまう。昇圧電圧が不足すると、外部インターフェース部分の動作不良や、メモリセルへのアクセス不良を招くおそれがあり問題である。また、負電圧が不足すると、MOSトランジスタのバックゲートバイアスが不足してしまい、閾値電圧の変動やノイズ耐性の悪化等を招くおそれがある。
【0025】
また、半導体記憶装置2000では、リフレッシュ制御回路300で制御すべきリフレッシュ動作の周期が必要以上に長くなってしまい、データ保持特性によってはデータの消失が発生してしまうおそれがあり問題である。
【0026】
ここで、発振周波数制御信号VRと発振信号VOSCの発振周波数との関係を説明する。発振周波数は、リングオシレータを構成するインバータ素子INV100乃至INV102等の伝播遅延時間で決定される。そして、この伝播遅延時間は、インバータ素子INV100乃至INV102を構成するトランジスタの駆動能力が充分大きな、第1乃至第3具体例のような場合においては、各電源端子に供給される駆動電流であるバイアス電流ICによって決定される。バイアス電流ICにより各段の入力容量の充放電時間が伝播遅延時間となるからである。すなわち、発振信号VOSCの発振周波数は、バイアス電流ICに比例することとなる。
【0027】
バイアス電流ICは、PMOSトランジスタTP101の飽和特性で動作し、
の関係を有する。ここで、KはPMOSトランジスタP101が有する物理定数である。また、Vthpは正の値を示している。従って、閾値電圧としては、−Vthpとなる。この式が成立するのは、ゲート・ソース間電圧が閾値電圧を下回らないことが条件であるので、VR<VDD−Vthpでの関係式である。
【0028】
従って、VR=VDD−Vthpのとき、IC=0となり、発振動作は停止してしまうと共に、VR<VDD−Vthpの領域では、VRの変化に対して2乗特性でバイアス電流ICが変化することとなる。即ち、VRの変化に対して2乗特性で発振周波数が変化してしまい、不安定期間X1、X2においては、発振信号VOSCの発振周波数が大きく変化してしまう。
【0029】
第2従来技術における発振回路(図21)では、スイッチSWにより時間t2だけ早く発振が開始されるものの、発振開始直後の発振信号OUTは小さな振幅であり、徐々に大きくなって安定する。発振開始までの時間が短縮されたとしても発振開始後の不安定期間を解消することはできず問題である。
【0030】
また、第2従来技術は、電源投入を起動信号として動作を開始する場合の回路構成である。この時の電源電圧VCCの立ち上がり波形は、図22に示すように急峻な電圧遷移を想定している。従って、半導体装置1000や半導体記憶装置2000に搭載され、電源電圧が投入されたままの状態でパワーダウンモード等のスタンバイ状態とアクティブ状態との間を移行する機能を有し、イネーブル信号EN等の制御信号の入力に基づき起動動作を行なう場合には適用することができない。
【0031】
また、制御パルスPのハイレベルである一定期間t1は、受動素子である抵抗素子Raと容量素子Caにより設定される。これに対して、ハイレベルの制御パルスPによりオン状態に制御されるスイッチSWは能動素子である。更に圧電振動子Xへの初期電流を投入する一定期間t1は、起動時間を最も短くできるように実験によって選ばれる。受動素子や能動素子は、各々異なる要素や構造により構成されているので、互いに独立した製造上のばらつきを有していることが一般的である。そのため、受動素子Ra、Caにより決定される一定時間t1と、能動素子SWのオン状態への閾値や駆動能力とは任意の組み合わせとなり、実験で選ばれた条件を維持することは困難となるおそれがあり問題である。
【0032】
例えば、一定時時間t1やスイッチの駆動能力の不足により圧電振動子Xの起動が不十分になる場合には、一定時時間t1の終了後に更に起動時間を必要とする。逆に、一定時時間t1が過度の場合には、必要以上に圧電振動子Xの起動時間が継続することとなる。いずれにしても起動時間の最適化ができず問題である。
【0033】
本発明は前記従来技術の問題点を解消するためになされたものであり、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間を短縮化して、発振開始直後から安定した発振周波数を有する発振信号を出力することが可能なオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法を提供することを目的とする。
【0034】
【課題を解決するための手段】
前記目的を達成するために、請求項1に係るオシレータ回路は、発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、発振許可信号の活性化により、制御線を介して発振周波数制御信号を発振部に出力する制御部と、信号発生回路と制御線との間に配置され、発振許可信号の非活性時に導通して、信号発生回路から制御線に所定信号を供給するスイッチ部とを備えることを特徴とする。
【0035】
請求項1のオシレータ回路では、発振許可信号の活性化状態で発振部と制御部とが活性化され発振動作が行なわれる。発振周波数は、制御部から制御線を介して発振部に出力される発振周波数制御信号により設定される。発振許可信号が非活性の場合、発振部と制御部とが非活性化されるが、この時スイッチ部を介して信号発生回路から制御線に所定信号が供給される。
【0036】
また、請求項8に係るオシレータ回路の制御方法は、発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより発振周波数が設定値に移行していくオシレータ回路の制御方法であって、発振許可信号の非活性時において、制御状態が信号発生部からの信号により所定状態に維持されることを特徴とする。
【0037】
また、請求項2に係るオシレータ回路は、発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、発振許可信号の活性化により、制御線を介して発振周波数制御信号を発振部に出力する第1制御部と、発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、パルス信号により活性化され、所定信号を出力する第2制御部と、第2制御部と制御線との間に配置され、パルス信号により導通して、制御線に所定信号を供給するスイッチ部とを備えることを特徴とする。
【0038】
請求項2のオシレータ回路では、発振許可信号の活性化状態で発振部と第1制御部とが活性化され発振動作が行なわれる。発振周波数は、第1制御部から制御線を介して発振部に出力される発振周波数制御信号により設定される。発振許可信号の活性化の際、パルス生成部より出力されるパルス信号の間、スイッチ部と第2制御部とが活性化され、第2制御部からスイッチ部を介して制御線に所定信号が供給される。
【0039】
また、請求項9に係るオシレータ回路の制御方法は、発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第1制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより発振周波数が設定値に移行していくオシレータ回路の制御方法であって、発振許可信号が活性化された以後の所定期間、制御状態を所定状態に移行させる第2制御動作が活性化されることを特徴とする。
【0040】
これにより、発振許可信号が非活性となり制御部が非活性である状態で、または発振許可信号の活性状態への遷移の際のパルス信号等の所定期間に、制御線に所定信号を供給することができるので、発振許可信号の活性化により制御部または第1制御部が活性化される際に、制御線の信号が発振周波数制御信号に設定されるまでの時間遅れを短縮することができ、発振許可時の発振周波数の不安定期間を短縮することができる。
【0041】
不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができる。通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【0042】
請求項3に係るオシレータ回路は、請求項1または2に記載のオシレータ回路において、制御線の信号を検出した検出信号に応じて発振部を制御する検出部を備えることを特徴とする。
【0043】
これにより、制御線の信号を検出しておき、所定の発振周波数に対応する信号に達した場合に、発振部を制御して発振動作を開始させたり、または発振信号を出力させることができる。発振許可信号の活性化により制御部または第1制御部が活性化される際に、制御線の信号が発振周波数制御信号に同等な信号に達していない場合を検出して、発振許可時の不安定な発振周波数の出力を防止することができる。
【0044】
請求項4に係るオシレータ回路は、請求項1または2に記載のオシレータ回路において、発振許可信号に対して所定遅延時間を付加した遅延信号を出力して発振部を制御する遅延部とを備えることを特徴とする。
【0045】
これにより、制御部または第1制御部から出力される発振周波数制御信号が安定する時間を所定遅延時間として付加することができ、発振周波数制御信号が安定した時点以後に発振部を制御して発振動作を開始させたり、または発振信号を出力させることができる。安定した発振信号を得ることができる。
【0046】
請求項5に係る半導体装置は、請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする。
【0047】
また、請求項6に係る半導体記憶装置は、請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする。
【0048】
また、請求項7に係る半導体記憶装置は、請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする。
【0049】
請求項5の半導体装置または請求項6の半導体記憶装置では、電圧発生回路において、オシレータ回路から出力される発振信号に応答して電圧を発生する。また、請求項7の半導体記憶装置では、リフレッシュ制御回路において、オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御する。
【0050】
これにより、発振許可信号の活性化の際にも、不安定な発振信号が電圧発生回路やリフレッシュ制御回路に出力されることはなく、安定した回路動作をさせることができる。
【0051】
すなわち、不安定な高周波数の発振信号が出力されることによる多大な消費電流やこれに伴う電源電圧降下による誤動作、あるいは過度な電圧発生による半導体装置や半導体記憶装置における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号の出力あるいは発振停止によるトランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置における記憶データの消失等が生ずることはない。
【0052】
以下、本発明の原理について、第1および第2原理説明図(図1および図2)を参照して説明する。先ず、実線部分について説明する。
【0053】
図1に示す本発明のオシレータ回路100の第1原理図は、請求項1に対応する本発明の原理を説明するものである。制御部7と発振部8とは制御線(VR)で接続され、共に発振許可信号(EN)により制御される。発振許可信号(EN)により、発振部8は発振動作可能状態となり、制御部7は制御動作を開始する。制御動作を開始した制御部7は、制御線(VR)を介して発振部8に対して、所定発振周波数に対応する発振周波数制御信号(VR)を出力する。オシレータ回路100の外部に備えられている信号発生部2は、スイッチ部1を介して制御線(VR)に接続されている。スイッチ部1は、発振許可信号(EN)により制御される。
【0054】
制御部7は、発振許可信号(EN)により起動されて制御動作を開始するが、低消費電流等の要請により駆動能力が小さく制限されている場合があり、制限された駆動能力では、制御線(VR)が発振周波数制御信号(VR)に達するまでに長時間を必要とする場合がある。そこで、発振許可信号(EN)が非活性の状態において、スイッチ部1を導通させることにより、信号発生部2からの所定信号を制御線(VR)に供給しておく。ここで、信号発生部2は、オシレータ回路100の外部に予め備えられ、オシレータ回路100以外に所定信号を供給しているユニットであり、本発明の第1原理では、この所定信号を利用する。
【0055】
図1中、外部の信号発生部2とスイッチ部とによりプリセット部A1が構成されている。発振許可信号(EN)が非活性の状態で制御線(VR)に所定信号が供給されているので、発振許可信号(EN)が活性状態に遷移した際に、制御部7が制限された駆動能力であっても、制御線(VR)を短時間で発振周波数制御信号(VR)に設定することができ、過渡的な制御線(VR)の信号による不安定な発振信号が発振部8から出力されてしまうことはない。
【0056】
図2に示す本発明のオシレータ回路100の第2原理図は、請求項2に対応する本発明の原理を説明するものである。第1原理図における制御部7に代えて第1制御部7を備え、更に信号発生部2に代えて第2制御部3を備えている。また、第1原理説明図に加えてパルス生成部4を備えている。パルス生成部4は、発振許可信号(EN)の入力の際に、パルス信号をスイッチ部1および第2制御部3に出力する。パルス信号は発振許可信号(EN)の活性化遷移の応じて出力される。パルス信号が入力されることにより、スイッチ部1は導通し、第2制御部3が活性化して出力される所定信号を制御線(VR)に供給する。
【0057】
本発明の第2原理では、第1制御部7の制限された駆動能力を補うために、発振許可信号(EN)の活性化遷移からの所定期間、第1制御部7に加えて第2制御部3を駆動して、制御線(VR)が発振周波数制御信号(VR)に至るまでの駆動能力を増強する。第1制御部7の駆動能力を制限して低消費電流動作を維持しながら、発振許可信号(EN)の活性化に対して制御線(VR)を短時間で発振周波数制御信号(VR)に設定することができ、過渡的な制御線(VR)の信号による不安定な発振信号が発振部8から出力されてしまうことはない。
【0058】
次に、本発明の第1および第2原理説明図において、点線で示された検出部5、遅延部6についての説明をする。これらの構成要素5、6は、第1および第2原理説明図において必須の構成要素ではない。何れか一方、または双方を備えることにより、更に確実に発振許可信号(EN)の活性化時における不安定動作期間を除去するための構成である。
【0059】
検出部5は、制御線(VR)の信号が入力されて設定値である発振周波数制御信号(VR)に同等な信号に達したか否かの検出を行なう。検出結果は、検出信号(MON)として発振部8に入力され発振動作の制御が行なわれる。制御線(VR)の信号が発振周波数制御信号(VR)に同等な信号に達したことを示す検出信号(MON)により、発振部8は、発振許可信号(EN)と共に、発振動作の開始または発振信号の出力するように制御される。
【0060】
また、遅延部6は、発振許可信号(EN)に対して所定遅延時間を付加して発振部8に出力している。発振許可信号(EN)の活性化により制御線(VR)の信号が発振周波数制御信号(VR)に同等な信号に変化する過渡期間に合わせて所定遅延時間が設定されている。制御線(VR)の信号が発振周波数制御信号(VR)に同等な信号に達した以後に、発振部8の発振動作の開始または発振信号の出力をするように制御され、過渡的な発振周波数制御信号(VR)の設定による不安定な発振信号が発振部8から出力されてしまうことはない。
【0061】
尚、検出部5を非活性化状態に維持する他の方法として、発振許可信号(EN)により検出部5を制御する構成とすることもできる。非活性状態で検出部5の回路動作を非活性とすれば、制御線(VR)の信号にかかわらず検出部5の動作を停止させておくことができる。
【0062】
【発明の実施の形態】
以下、本発明のオシレータ回路、オシレータ回路を備えた半導体装置および半導体記憶装置、およびオシレータ回路の制御方法について具体化した実施形態を図3乃至図14に基づき図面を参照しつつ詳細に説明する。
【0063】
図3に示すオシレータ回路101は、第1原理図(図1)に対する第1実施形態のオシレータ回路である。制御部71は、第1従来技術の第1具体例における制御部720に備えられているスイッチ素子S100を、PMOSトランジスタTP0およびNMOSトランジスタTN1で置き換えた構成である。ローアクティブのイネーブル信号ENは、イネーブル(E)端子に入力され、直接PMOSトランジスタTP0のゲート端子を制御すると共に、インバータ素子I1を介してNMOSトランジスタTN1のゲート端子を制御する。制御部71では、バイアス電流ICは低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子R100の抵抗値を1MΩに設定すれば、数マイクロアンペア程度に設定される。
【0064】
発振部81は、第1従来技術の第2具体例における発振部810と同様の構成であり、イネーブル(E)端子を介してリングオシレータを構成するノア素子NOR100の一方の入力端子にイネーブル信号ENが入力される。
【0065】
スイッチ部11は、PMOSトランジスタとNMOSトランジスタとのソース端子間およびドレイン端子間を各々接続した、いわゆるトランスファゲートSW1で構成されている。ローアクティブのイネーブル信号ENが非活性化するハイレベル時に導通するように、NMOSトランジスタのゲート端子にはイネーブル信号ENが直接入力されると共に、PMOSトランジスタのゲート端子にはインバータ素子I2を介して論理反転されて入力される。スイッチ素子11は、制御線VRとオシレータ回路101の外部に備えられている電位発生回路21の出力端子VR2とを導通する。スイッチ部11と電位発生回路21とにより、制御線VRのプリセット回路A11を構成している。
【0066】
図4に動作波形を示す。イネーブル信号ENがローレベルの場合には、制御部71のPMOSトランジスタTP0およびNMOSトランジスタTN1が共に導通してバイアス電流ICが流れる。このバイアス電流ICが、ダイオード接続されているPMOSトランジスタTP100に流れることにより電圧値に変換され、制御線VRに発振周波数制御信号VRとして出力される。
【0067】
制御線VRに出力された発振周波数制御信号VRは、発振部810のPMOSトランジスタTP101のゲート端子に入力されて、リングオシレータを構成している各インバータ素子およびノア素子NOR100の電源端子にバイアス電流ICを供給する。ここで、PMOSトランジスタTP100とTP101は同一サイズであると仮定して、両者を流れるバイアス電流が共に同じバイアス電流ICであるとして説明したが、両トランジスタのサイズを適宜に変更して駆動能力に差を設けてやれば、駆動能力差に応じたバイアス電流比として設定することができることはいうまでもない。
【0068】
この時、発振部810のイネーブル(E)端子には、ローレベルのイネーブル信号ENが入力されており、ノア素子NOR100が論理反転素子として機能している。従って、発振部810においてリングオシレータのループが構成されて、バイアス電流ICで駆動された各素子により、所定周波数の発振信号VOSCが出力される。
【0069】
発振信号VOSCの発振周波数はバイアス電流ICで決定されるが、このバイアス電流ICは、制御部71で生成される発振周波数制御信号VRで決定される。すなわち、発振周波数制御信号VRは、ダイオード接続された所定の駆動能力を有するPMOSトランジスタTP100に流れるバイアス電流ICにより決定され、所定の駆動能力を有するPMOSトランジスタTP101のゲート端子に供給されることにより、リングオシレータを構成する各素子の電源電流として所定のバイアス電流ICが設定される。バイアス電流ICにより各段の入力容量の充放電時間による伝播遅延時間が決定され、この伝播遅延時間をリングオシレータの1周について加算した時間が定常状態における発振周期T0となるからである。
【0070】
また、この時、スイッチ部11はオフ状態にあるので、制御線VRと電位発生回路21の出力電圧とは切り離されている。
【0071】
次に、イネーブル信号ENがハイレベルに遷移して、非活性の状態に移行するとする。制御部71において、PMOSトランジスタTP0およびNMOSトランジスタTN1は共にオフ状態となり、バイアス電流ICの電流経路が遮断されて、制御線VRへの出力はフローティング状態となる。同時に、発振部810において、ノア素子NOR100の出力信号がローレベルに固定されてリングオシレータのループを遮断し、発振信号VOSCはローレベルに固定されて発振動作が停止する。
【0072】
この時、スイッチ部は導通(ON)して、フローティング状態となっている制御部71に代わって、電位発生回路21により制御線VRの電圧レベルが所定電圧VR2となる。ここで、所定電圧VR2としては発振周波数制御信号VRと同等の電圧レベルであることが好ましい。
【0073】
イネーブル信号ENが再度ローレベルに遷移して活性状態に移行すると、スイッチ部11が非道通(OFF)となって電位発生回路21が制御線VRから切り離されると共に、制御部71および発振部810が共に活性化する。
【0074】
以上、詳細に説明したように第1実施形態によれば、低消費電流動作等の要請により、制御部71は駆動能力が小さく制限されている場合に、スイッチ部11と電位発生回路21により構成されるプリセット部A11によって、イネーブル信号ENによる非活性時に、制御線VRの電圧レベルを発振周波数制御信号VRと同等な電圧レベルである所定電圧VR2に維持しておくことができるため、短時間の復帰時間X01で定常状態に復帰することができる。復帰時間が短時間であることにより、過渡的な発振周波数の発生期間が短時間とすることができる。加えて非活性時の所定電圧VR2が発振周波数制御信号VRと同等であることによりバイアス電流ICの差異が僅少となり、復帰期間中の過渡的な発振周期TS1は、定常状態における発振周期T0に近い周期とすることができる。
【0075】
このとき、制御部71と電位発生回路21とは、同等の回路要素により同等の回路構成を備えていることが好ましい。これにより、製造ばらつき等による素子パラメータのばらつきが同等に作用することとなり、素子パラメータのばらつきに対して同等のバイアス条件が維持される。具体的には、電位発生部21において制御部71と同等の回路構成を備えていれば、素子ばらつきが同様に作用するので、制御部71が出力する発振周波数制御信号VRの電圧レベルと電位発生回路21が出力する所定電圧VR2とは、常に一定の相関を有して設定されることとなり好都合である。
【0076】
発振許可信号であるイネーブル信号ENがハイレベルとなって非活性となり制御部71が非活性である状態で、制御線VRに所定信号である所定電圧VR2を供給することができるので、イネーブル信号ENがローレベルとなる活性化により制御部71が活性化される際に、制御線VRの電圧レベルが発振周波数制御信号VRに充電されるまでの時間遅れを短縮することができ、活性化時の発振周波数の不安定期間を短縮することができる。
【0077】
また、不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができ、通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【0078】
図5に示すオシレータ回路102は、第2原理図(図2)に対する第2実施形態のオシレータ回路である。第1実施形態のオシレータ回路101における制御部71に代えて第1制御部72を備えている。更に第1実施形態のオシレータ回路101に加えて、パルス生成部41、第2制御部31を備えている。また第1実施形態で使用した電位発生回路21は使用しない構成である。スイッチ部11、パルス生成部41、および第2制御部31によりプリセット部A21を構成している。
【0079】
第1制御部72は、第1従来技術の第1具体例における制御部720に備えられているスイッチ素子S100を、PMOSトランジスタTP01で置き換えた構成である。ローアクティブのイネーブル信号ENは、イネーブル(E)端子に入力され、直接PMOSトランジスタTP01のゲート端子を制御する。またPMOSトランジスタTP100、抵抗素子R100に代えてPMOSトランジスタTP11、抵抗素子R11を備えている。ここで、PMOSトランジスタTP11のゲート幅、ゲート長をW1、L1とする。PMOSトランジスタTP11におけるゲート幅とゲート長との比(ゲート幅/ゲート長=W1/L1)と、抵抗素子R11の抵抗値とによりバイアス電流IC1が設定される。第1実施形態の制御部71と同様に、バイアス電流IC1は低消費電流動作の要請から限定された小電流値に設定されることが一般的である。例えば、抵抗素子R11の抵抗値を1MΩに設定すれば、数マイクロアンペア程度に設定される。
【0080】
パルス生成部41は、ノア素子NOR2と、直列に接続された奇数段(図5では、3段を例示)のインバータ素子で構成された、τX02の遅延時間を計時する遅延回路とを備えている。ノア素子NOR2の一方の入力端子と遅延回路の入力端子とはイネーブル(E)端子に接続され、イネーブル信号ENが入力される。ノア素子NOR2の他方の入力端子は遅延回路の出力端子SETに接続されている。パルス生成部41では、イネーブル信号ENのローレベル遷移をトリガ信号にしてハイレベルのパルス信号SETを出力する。この場合パルス幅はτX02となる。出力されたパルス信号SETは、スイッチ部11に入力されると共に、スイッチ部11のインバータ素子I2により反転されて、第2制御部31のイネーブル(E)端子に入力される。
【0081】
第2制御部31は、第1制御部72と同等の構成を有している。第1制御部72の各構成要素であるPMOSトランジスタTP01、TP11、および抵抗素子R11に代えて、PMOSトランジスタTP02、TP12、および抵抗素子R12を備えている。ローアクティブのイネーブル信号ENはスイッチ部11で反転された後、イネーブル(E)端子に入力され、直接PMOSトランジスタTP02のゲート端子を制御する。PMOSトランジスタTP12のゲート幅、ゲート長はW2、L2とする。電流経路に流れるバイアス電流IC2は、PMOSトランジスタTP12のゲート幅とゲート長との比(ゲート幅/ゲート長=W2/L2)と、抵抗素子R12の抵抗値とにより設定される。
【0082】
第2制御部31のバイアス電流IC2はバイアス電流IC1に比して大きな電流値となるように設定される。この際、第2制御部31のバイアス条件が第1制御部72のバイアス条件と同等になるように、電流値の増大に応じて、W2/L2がW1/L1に比して大きく、また抵抗素子R12の抵抗値が抵抗素子R11の抵抗値に比して小さく設定される。そのため、ダイオード接続されているPMOSトランジスタTP12にバイアス電流IC2が流れて出力される第2制御部31からの出力は、第1制御部72からの出力に比して急峻に遷移して発振周波数制御信号VRの電圧レベルと同等の電圧レベルとなる。第2制御部31の出力端子は、パルス信号SETの出力期間にスイッチ部11を介して制御線VRに接続され、制御線VRを発振周波数制御信号VRと同等の電圧レベルに急速に充放電する。
【0083】
図6に動作波形を示す。イネーブル信号ENがローレベルである場合には、パルス生成部41の出力はローレベルに維持されておりスイッチ部11が非導通の状態である。発振動作については、第1実施形態の動作波形(図4)と同等の動作が行なわれるので、ここでの説明は省略する。
【0084】
イネーブル信号ENがハイレベルに遷移して、非活性の状態に移行する場合、第1制御部72においてPMOSトランジスタTP01がオフ状態となると、バイアス電流IC1の電流経路が遮断されると共に、制御線VRへの出力端子は抵抗素子R11を介して接地電圧VSSに接続される。またこの時のパルス生成部41の出力はローレベルに維持されておりスイッチ部11は非導通の状態である。従って、制御線VRの電圧は略接地電圧VSSまで降下する。同時に、発振部810のノア素子NOR100の出力信号がローレベルに固定されてリングオシレータのループが遮断され、発振信号VOSCはローレベルに固定されて発振動作が停止する。
【0085】
イネーブル信号ENが再度ローレベルに遷移すると、第1制御部72が活性化されてバイアス電流IC1が流れる。同時に、パルス生成部41よりパルス信号SETが出力される。パルス信号SETはスイッチ部11を導通して第2制御部31の出力端子を制御線VRに接続すると共に、第2制御部31を活性化する。第2制御部31はスイッチ部11を介して制御線VRを発振周波数制御信号VRと同等の電圧レベルに充電する。
【0086】
以上、詳細に説明したように第2実施形態によれば、低消費電流動作等の要請により駆動能力が小さく制限されている第1制御部72に比して、第2制御部31の駆動能力を充分に大きく設定しておくことにより、パルス信号SETの出力期間内に制御線VRの電圧レベルを発振周波数制御信号VRの電圧レベルと同等の電圧レベルに充電することができる。この場合、バイアス電流IC2の電流値とパルス信号SETの出力期間との調整により、パルス期間τX02は、制御線VRの電圧レベルが発振周波数制御信号VRの電圧レベルと同等の電圧レベルに充電される時間以上の時間に設定されることが好ましい。
【0087】
このとき、第2制御部31と第1制御部72とは、同等の回路要素により同等の回路構成を備えていることが好ましい。これにより、製造ばらつき等による素子パラメータのばらつきは、両制御部31、72に対して同等に作用する。同等の回路構成を有する両制御部31、72において、素子パラメータのばらつきに対して同等のバイアス条件が維持され同等の作用・効果を維持することができる。更に、パルス生成部41、スイッチ部11の構成要素についても同等の回路要素を備える構成としておけば、製造ばらつき等による素子パラメータのばらつきに対して、両制御部31、72、パルス生成部41、およびスイッチ部11が所定の相関を持ってばらつくように設定することができ、素子パラメータのばらつきに対して同等の作用・効果を維持することができる。
【0088】
具体的には、第1制御部72が出力する発振周波数制御信号VRの電圧レベルと第2制御部31が出力する所定電圧とは、常に一定の相関を有して設定される。また、パルス生成部41が出力するパルス信号SETのパルス期間τX02と第2制御部31のバイアス電流IC2とは、共にPMOSトランジスタの駆動能力との相関を有している。すなわち、駆動能力が小さい場合には、パルス生成部41の遅延部における遅延時間τX02が長くなると共に、バイアス電流IC2が小さくなるという相関を有している。バイアス電流IC2が小さい場合にはパルス期間τX02が長くなり、バイアス電流IC2が大きい場合にはパルス期間τX02が短くなるという相関がある。素子パラメータのばらつきに関わらず、パルス信号SETの出力期間に制御線VRを充電することができる。
【0089】
プリセット部A21によって、イネーブル信号ENがローレベルに遷移して活性状態に移行した際のパルス期間τX02に、第2制御部31により制御線VRの電圧レベルを迅速に発振周波数制御信号VRと同等な電圧レベルに充電することができるため、短時間の復帰時間X02で定常状態に復帰することができる。復帰時間が短時間であることにより、過渡的な発振周波数の発生期間が短時間であることに加えて、発振周波数制御信号VRの電圧レベルへの迅速な充電により、復帰期間中の過渡的な発振周期TS2は、定常状態における発振周期T0に近い周期とすることができる。
【0090】
イネーブル信号ENがローレベルとなり活性状態へ遷移する際、所定期間τX02のパルス信号SETで、第2制御部31から制御線VRに発振周波数制御信号VRと同等の電圧レベルの所定信号を供給することができるので、イネーブル信号ENの活性化により第1制御部72が活性化される際に、制御線VRの電圧レベルが発振周波数制御信号VRと同等な電圧レベルに充電されるまでの時間遅れを短縮することができ、活性化時の発振周波数の不安定期間を短縮することができる。
【0091】
不安定期間における発振周波数変動、および発振周波数変動に伴う消費電流の増大や電圧変動、更にこれらに伴う誤動作等を抑制することができる。通常の使用状態とパワーダウンモード等の低消費電流対応のスタンバイ状態との間で、動作状態が切り替えられる携帯機器分野に代表される省電力用途に使用して好適である。
【0092】
次に、第1または第2実施形態に、検出部(図7、図8)または遅延部(図9)を備える場合の具体例について示す。第1または第2実施形態では、制御線VRの電圧レベルを、非活性時に所定電圧VR2に維持しておき、または活性状態への遷移時に迅速に充電することにより制御線VRの電圧レベルが発振周波数制御信号VRと同等の電圧レベルとする時間を短縮して不安定な発振動作を短縮することができる。図7乃至図9では、更に制御線VRの電圧レベルが、所定の電圧レベルに達したことを検出し(図7、図8)、または所定の電圧レベルに達する時間を計時する(図9)。これにより、起動直後の不安定な発振動作を更に確実に解消する方策である。
【0093】
図7は、検出部を備える場合の第1具体例を示している。発振部8のイネーブル(E)端子には、ノア素子NOR3とインバータ素子I3とにより、検出部51からの検出信号MON1とイネーブル信号ENとの論理和が入力される。ここで、検出信号MON1およびイネーブル信号ENは共にローアクティブの信号であり、両入力信号が共にローレベルとなった場合に発振部8のイネーブル(E)端子にローレベル信号を入力して発振部8を活性化する。
【0094】
検出部51は、制御線VRがNMOSトランジスタTN3のゲート端子に接続されている。NMOSトランジスタTN3のソース端子は接地電圧VSSに接続されている。ドレイン端子は、ソース端子に電源電圧VDDが接続されゲート端子に接地電圧VSSが接続されているPMOSトランジスタTP3のドレイン端子に接続されており、この接続点を出力端子とする論理反転ゲートが構成されている。この論理反転ゲートの論理反転閾値電圧は、PMOSトランジスタTP3のコンダクタンスとNMOSトランジスタTN3のコンダクタンスとのバランスで設定され、発振周波数制御信号VRと同等の電圧レベルに対して論理反転するように設定されている。制御線VRの電圧レベルが、発振周波数制御信号VRの電圧レベルを中心として許容された発振周波数で発振動作が行なわれる許容電圧レベルに達した場合に、論理反転されて検出信号MON1が出力される。論理反転閾値電圧は許容電圧レベル付近に設定しておく。
【0095】
制御部71の起動後(第1実施形態の場合)、または第2制御部31からのプリセットの後(第2実施形態の場合)、制御線VRの電圧レベルが許容電圧レベルに達するまでの状態を検出し、許容電圧レベルに達した時点で確実に論理反転されて検出信号MON1を出力することができる。初段の論理反転ゲートの出力は、後段の2段のインバータ素子により波形整形、駆動能力の確保、及び論理の整合等を行なった上で検出信号MON1として発振部8に出力される。
【0096】
ここで、検出部51は常に検出状態に維持されているので、第1実施形態に適用する場合、電位発生回路21から出力される所定電圧VR2は、論理反転閾値電圧より低い電圧レベルに設定しておくことが必要である。
【0097】
図8の第2具体例では、第1具体例(図7)の検出部51に代えて検出部52が備えられている。検出信号MON2およびイネーブル信号ENは共にローアクティブの信号であり、両入力信号が共にローレベルとなった場合に発振部8のイネーブル(E)端子にローレベル信号を入力して発振部8を活性化する。
【0098】
検出部52は、イネーブル信号ENに応じて活性・非活性が切り替えられる回路構成である。第1具体例の検出部51の初段回路にNMOSトランジスタTN4を付加した構成である。NMOSトランジスタTN4は、NMOSトランジスタTN3と初段回路の出力端子との間に接続され、ゲート端子にはイネーブル信号ENがインバータ素子I4で反転されて入力されている。イネーブル信号ENがローレベルとなり活性状態にあるときは、NMOSトランジスタTN4が導通して初段回路が活性化されるため検出動作が行なわれる。イネーブル信号ENがハイレベルとなり非活性状態にあるときは、NMOSトランジスタTN4が非導通となり検出動作が行なわれない。同時に検出部52における電流消費はない。また初段回路の出力端子は電源電圧VDDに固定され検出動作は行なわれない。
【0099】
図9は、遅延部を備える場合の具体例を示している。発振部8のイネーブル(E)端子には、ノア素子NOR4とインバータ素子I3とにより、遅延部61からの信号とイネーブル信号ENとの論理和が入力される。ここで、ノア素子NOR4に入力される信号が全てローレベルとなった場合に発振部8のイネーブル(E)端子にローレベル信号を入力して発振部8を活性化する。
【0100】
遅延部61は、第1遅延部D1と第2遅延部D2とを備えて構成されている。第1遅延部D1は、偶数段のインバータ素子(図9は、4段の場合を例示。)が直列に接続されて構成されている。第2遅延部D2は、イネーブル信号ENがローレベルに遷移した後、所定遅延時間を計時する遅延回路を構成している。イネーブル信号ENはインバータ素子で反転されてナンド素子NA1の一方の入力端子に入力される。他方の入力端子にはインバータ素子やCR遅延素子等で構成される遅延ユニットτを介して所定遅延時間の遅延を受けた信号が入力される。ここで、遅延ユニットτの入出力間の論理レベルは反転される。
【0101】
これにより、ナンド素子NA1の出力からインバータ素子により論理反転された出力端子には、イネーブル信号ENのローレベル遷移に対して遅延ユニットτで設定されている所定遅延時間のパルス幅を有するハイレベルのパルス信号が遅延信号Dとして得られる。
【0102】
尚、イネーブル信号ENのローレベル遷移から遅延信号Dのハイレベル遷移までの間には回路上の遅延時間が存在するので、インバータ素子I3からローレベルのハザードが発生する可能性がある。第1遅延部D1はこの対策として備えられている。すなわち、第1遅延部D1による遅延信号により、イネーブル信号ENのローレベル遷移からの回路上の遅延時間の間に、ノア素子NOR4の少なくとも1つの入力端子にハイレベルが入力されることとなり、ハザードを防止することができる。
【0103】
以上、詳細に説明したように検出部51、52を備える構成とすれば、制御線VRの電圧レベルを検出しておき、所定の発振周波数に対応する信号に達した場合に、発振部8を制御して発振動作を開始させたり、または発振信号を出力させることができる。イネーブル信号ENの活性化により制御部71または第1制御部72が活性化される際に、制御線VRの電圧レベルが発振周波数制御信号VRと同等の電圧レベルに達していない場合を検出して、活性状態時の不安定な発振周波数の出力を防止することができる。
【0104】
また、遅延部61を備える構成とすれば、制御部71または第1制御部72から出力される発振周波数制御信号VRが安定する時間を所定遅延時間τとして付加することができ、制御線VRの電圧レベルが安定した時点以後に安定した発振信号を得ることができる。
【0105】
また、ここで、第2遅延部D2における遅延ユニットτを構成するCR遅延回路等を、制御部71、第1制御部72、または第2制御部31におけるバイアス電流IC、IC1、またはIC2の電流系路等の抵抗成分と、PMOS/NMOSトランジスタ、抵抗素子、配線容量等の容量成分とで構成されるCR遅延回路構成の時定数と対応させておけば、制御線VRの電圧レベルが安定状態に達するまでの時間と同等の時間を遅延部61により計時することができる。更に、遅延ユニットτを、制御部71、第1制御部72、または第2制御部31と同等の回路構成を備えて構成することにより、制御線VRの電圧レベルが安定状態に達するまでの時間と同等の時間を計時することができる。これにより、遅延部31として最適なタイミングで所定遅延時間を計時することができる。
【0106】
図10に示す第3実施形態は、発振部82の駆動電源電圧を制御して発振周波数を設定する、いわゆる電圧制御型のオシレータ回路103の例である。制御部73は、抵抗素子列とバッファ回路とを備えて構成されている。抵抗素子列の所定位置の電圧をバッファ回路で駆動能力を付加した上で、発振部82の駆動電源電圧として供給している。制御部73の抵抗素子列およびバッファ回路には、NMOSトランジスタTN4、TN5が、各々、抵抗素子列およびバッファ回路の電流経路に備えられており、イネーブル信号ENがインバータ素子で論理反転された信号により制御される。
【0107】
イネーブル信号ENがハイレベルとなる非活性状態では、電流経路は遮断されて発振部82への電源供給は停止され発振動作は停止する。イネーブル信号ENがローレベルとなる活性状態では、電流経路は導通されて発振部82に電源が供給され発振動作が行なわれる。
【0108】
オシレータ回路103においても、プリセット部A1またはA2を備えることにより、第1または第2実施形態の場合と同様の作用・効果を奏することができる。更に、検出部51、52(図7、図8)、または遅延部61(図9)を備える構成とすることもできる。
【0109】
次に、図11、12において、発振周波数制御信号VRの制御形式の変形例を示す。第1または第2実施形態は、発振部810においてバイアス電流ICを駆動電源電流として発振周波数が制御される電流制御型のオシレータ回路101、102である。これらのオシレータ回路101、102に対しては、発振周波数制御信号VRとして、制御部71または第1制御部72によりバイアス電流ICまたはIC1を電圧値に変換して制御線VRを伝播させ、発振部810において駆動電源電流に再変換して制御する回路構成例である。
【0110】
図11の第1変形例では、制御部74と発振部83とを備えている。制御部74は、第1または第2実施形態の発振部810におけるPMOSトランジスタTP101を、制御部71または第1制御部72に取り込んだ回路構成であり、PMOSトランジスタで構成されるカレントミラー回路からのバイアス電流ICの出力を制御線VRに供給する。発振部83は、発振部810からPMOSトランジスタTP101が除去された回路構成であり、制御線VRから供給されるバイアス電流をそのまま駆動電源電流として使用する回路構成である。
【0111】
この構成によれば、制御部74と発振部83とのインターフェースがバイアス電流ICであるので、制御線VRに対する電圧ノイズ耐性に優れている。
【0112】
図12の第2変形例では、第1変形例(図11)の発振部83に代えて発振部84を備えている。発振部84は、駆動電源電圧で制御される回路形式である。制御線VRを介して伝播されるバイアス電流ICが抵抗素子Rにより電圧信号に変換される。変換された電圧信号はバッファ回路を介して駆動電源電圧として供給される。駆動電源電圧による発振周波数の制御が行なわれる発振部84を備えて、制御線VRに対する電圧ノイズ耐性を確保する場合に好適な回路形式である。
【0113】
第1または第2変形例においても、プリセット部A1またはA2を備えることにより、第1または第2実施形態の場合と同様の作用・効果を奏することができる。更に、検出部51、52(図7、図8)、または遅延部61(図9)を備える構成とすることもできる。
【0114】
尚、第3実施形態は、駆動電源電圧により発振周波数が制御される電圧制御型のオシレータ回路に対して、発振周波数制御信号VRとして、制御部73により駆動電源電圧を制御する回路構成例である。
【0115】
以上に説明したオシレータ回路を、半導体装置1000(図13)や半導体記憶装置2000(図14)に備えることにより、半導体装置1000や半導体記憶装置2000は、電圧発生回路である昇圧/負電源回路200においてオシレータ回路から出力される発振信号VOSCに応じた電圧を、活性化信号ACTによる活性化後に迅速に安定させて発生することができる。また、リフレッシュ制御回路300においてオシレータ回路から出力される発振信号VOSCに応じたリフレッシュ周期を、活性化信号ACTによる活性化後に迅速に安定させて制御することができる。
【0116】
これにより、活性化信号ACTにより動作を開始する際の不安定な発振信号VOSCの出力期間を最小限にとどめて、が昇圧/負電現回路200やリフレッシュ制御回路300の不安定動作期間が短縮され、活性化直後から安定した回路動作をさせることができる。
【0117】
具体的には、不安定な高周波数の発振信号VOSCが出力されることによる、多大な消費電流やこれに伴う電源電圧の電圧降下による誤動作、あるいは過度な電圧発生による半導体装置1000や半導体記憶装置2000における信頼性上の問題等が生ずることはない。また、逆に不安定な低周波数の発振信号VOSCが出力されることによる、トランジスタ特性の変動やこれに伴うノイズ耐性の悪化、あるいは半導体記憶装置2000における記憶データの消失等が生ずることはない。ここで、トランジスタ特性変動やノイズ耐性の悪化とは、MOSトランジスタにおけるバックゲートバイアス電圧の変動等が考えられる。
【0118】
尚、本発明は前記第1乃至第3実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、制御すべき駆動電源電流や駆動電源電圧は、高電源電圧側に備える構成とすることも、低電源電圧側に備える構成とすることもできる。また、高電源電圧側及び低電源電圧側の双方に備える構成とすることもできる。更に、発振周波数を制御する制御線VRの制御信号についても、電流信号と電圧信号とのそれぞれについて構成することができる。そして、駆動電源電流や駆動電源電圧と制御電流や制御電圧との組み合わせについても適宜に行なうことができる。この場合、駆動電源電流や駆動電源電圧の挿入位置により制御部、検出部等の回路構成を適宜変更することは言うまでもない。その他、イネーブル信号ENの論理レベル、制御線VRの電圧レベルを適宜に変更することができる。この場合にも制御部や検出部等の論理レベルを適宜に変更して対応することができることは言うまでもない。
また、発振部における発振動作の作動・停止については、リングオシレータのループを接続・遮断する制御の他、またはこの制御に加えて、発振信号VOSCの出力経路を接続・遮断することにより行なう構成とすることもできる。
また、発振周波数制御信号VRにより設定される発振周波数は固定として説明したが、制御部における抵抗素子を可変とする構成とすれば、抵抗値に応じて発振周波数制御信号VRの電圧レベルを可変とすることができ、発振周波数を可変することができる。このとき、可変抵抗としては、抵抗素子を切り替えることのほか、ゲート端子へのバイアスを可変とすることによりMOSトランジスタのオン抵抗を利用することもできる。
また、発振部については、リングオシレータで構成する場合について説明したが、本発明はこれに限定されるものではなく、双安定マルチバイブレータや容量成分への充放電を繰り返す方式等、発振動作を行なう回路構成であれば回路方式にかかわらず適用することができる。
また、検出部については、第1制御部の信号出力VRと第2制御部の信号出力VR2とを比較し、検出部からの検出信号がスイッチ部を切り替え制御することも可能である。
【0119】
(付記1) 発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する制御部と、
信号発生回路と前記制御線との間に配置され、前記発振許可信号の非活性時に導通して、前記信号発生回路から前記制御線に所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
(付記2) 発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する第1制御部と、
前記発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、
前記パルス信号により活性化され、所定信号を出力する第2制御部と、
前記第2制御部と前記制御線との間に配置され、前記パルス信号により導通して、前記制御線に前記所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。
(付記3) 前記所定信号は、前記発振周波数制御信号と同等の信号であることを特徴とする付記1または2に記載のオシレータ回路。
(付記4) 前記第2制御部の出力駆動能力は、前記第1制御部の出力駆動能力より大きいことを特徴とする付記2に記載のオシレータ回路。
(付記5) 前記第1制御部と前記第2制御部とは、同等の回路要素により構成される同等の回路構成を備えることを特徴とする付記2に記載のオシレータ回路。
(付記6) 前記パルス信号は、前記第1制御部から所定の前記発振周波数制御信号が出力されるまで継続されることを特徴とする付記2に記載のオシレータ回路。
(付記7) 前記発振部は、駆動電源電流により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電流であるか、または、
前記駆動電源電流を供給するための電流源を制御する電流信号または電圧信号であることを特徴とする付記1または2に記載のオシレータ回路。
(付記8) 前記発振部は、駆動電源電圧により発振周波数が制御され、
前記発振周波数制御信号は、前記駆動電源電圧であるか、または、
前記駆動電源電圧を供給するための電圧源を制御する電流信号または電圧信号であることを特徴とする付記1または2に記載のオシレータ回路。
(付記9) 前記制御線の信号を検出した検出信号に応じて前記発振部を制御する検出部を備えることを特徴とする付記1または2に記載のオシレータ回路。
(付記10) 前記検出部は、前記制御線の信号を、前記発振周波数制御信号に同等な信号と比較する比較部を備えることを特徴とする付記9に記載のオシレータ回路。
(付記11) 前記制御線の信号は、アナログ電圧値であり、
前記比較部は、前記発振周波数制御信号に同等な信号を閾値電圧とする論理ゲート素子を含むことを特徴とする付記10に記載のオシレータ回路。
(付記12) 前記検出部は、前記発振許可信号の活性化により活性化されることを特徴とする付記9に記載のオシレータ回路。
(付記13) 前記発振許可信号に対して所定遅延時間を付加した遅延信号を出力して前記発振部を制御する遅延部とを備えることを特徴とする付記1または2に記載のオシレータ回路。
(付記14) 前記所定遅延時間は、前記発振許可信号の活性化により、前記制御線の信号が前記発振周波数制御信号に同等な信号に達するまでの時間以上の時間であることを特徴とする付記13に記載のオシレータ回路。
(付記15) 前記遅延部は、前記制御部または前記第1制御部と同等の回路要素により構成される同等の回路構成を備えることを特徴とする付記13に記載のオシレータ回路。
(付記16) 付記1乃至15の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。
(付記17) 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記16に記載の半導体装置。
(付記18) 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記16に記載の半導体装置。
(付記19) 付記1乃至15の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。
(付記20) 前記電圧発生回路は、昇圧回路であり、前記発振信号に応じた昇圧電圧を発生することを特徴とする付記19に記載の半導体記憶装置。
(付記21) 前記電圧発生回路は、負電圧発生回路であり、前記発振信号に応じた負電圧を発生することを特徴とする付記19に記載の半導体記憶装置。
(付記22) 付記1乃至15の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。
(付記23) 発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号の非活性時において、前記制御状態が信号発生部からの信号により所定状態に維持されることを特徴とするオシレータ回路の制御方法。
(付記24) 発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第1制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号が活性化された以後の所定期間、前記制御状態を所定状態に移行させる第2制御動作が活性化されることを特徴とするオシレータ回路の制御方法。
(付記25) 前記所定状態とは、前記設定状態と同等の状態であることを特徴とする付記23または24に記載のオシレータ回路の制御方法。
(付記26) 前記第2制御動作による前記所定状態への移行能力は、前記第1制御状態による前記設定状態への移行能力より大きいことを特徴とする付記24に記載のオシレータ回路の制御方法。
【0120】
【発明の効果】
本発明によれば、作動・停止の制御が可能なオシレータ回路の発振開始時における発振周波数の過渡的な不安定期間を短縮化して、発振開始直後から安定した発振周波数を有する発振信号を出力することが可能なオシレータ回路、オシレータ回路を備えた半導体装置およびオシレータ回路を備えた半導体記憶装置、およびオシレータ回路の制御方法を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1原理図である。
【図2】本発明の第2原理図である。
【図3】第1実施形態の回路図である。
【図4】第1実施形態の動作波形図である。
【図5】第2実施形態の回路図である。
【図6】第2実施形態の動作波形図である。
【図7】検出部を備える場合の第1具体例を示す回路図である。
【図8】検出部を備える場合の第2具体例を示す回路図である。
【図9】遅延部を備える場合の具体例を示す回路図である。
【図10】第3実施形態の回路図である。
【図11】実施形態の第1変形例を示す回路図である。
【図12】実施形態の第2変形例を示す回路図である。
【図13】オシレータ回路を備える半導体装置を示す回路ブロック図である。
【図14】オシレータ回路を備える半導体記憶装置を示す回路ブロック図である。
【図15】従来技術の回路ブロック図である。
【図16】第1従来技術の第1具体例を示す回路図である。
【図17】第1従来技術の第2具体例を示す回路図である。
【図18】第1従来技術の第1および第2具体例の動作波形図である。
【図19】第1従来技術の第3具体例を示す回路図である。
【図20】第1従来技術の第3具体例の動作波形図である。
【図21】第2従来技術の回路図である。
【図22】第2従来技術の動作波形図である。
【符号の説明】
1、11 スイッチ部
2 信号発生部
21 電位発生部
3、31 第2制御部
4、41 パルス生成部
5、51、52 検出部
6、61 遅延部
7、71、73、74、720、740 制御部
7、72 第1制御部
8、82、83、84、810、830、910 発振部
920 パルス発生部
100、101、102、103 オシレータ回路
200 昇圧/負電源回路
300 リフレッシュ制御回路
1000 半導体装置
2000 半導体記憶装置
A1、A2、A11 プリセット部
VR 制御線
EN イネーブル信号
IC、IC1、IC2 バイアス電流
MON、MON1、MON2 検出信号
SET パルス信号
VOSC 発振信号
VR 発振周波数制御信号
Claims (9)
- 発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する制御部と、
信号発生回路と前記制御線との間に配置され、前記発振許可信号の非活性時に導通して、前記信号発生回路から前記制御線に所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。 - 発振周波数制御信号に応じた発振周波数で発振動作を行なう発振部と、
発振許可信号の活性化により、制御線を介して前記発振周波数制御信号を前記発振部に出力する第1制御部と、
前記発振許可信号が活性化される際、パルス信号を出力するパルス生成部と、
前記パルス信号により活性化され、所定信号を出力する第2制御部と、
前記第2制御部と前記制御線との間に配置され、前記パルス信号により導通して、前記制御線に前記所定信号を供給するスイッチ部とを備えることを特徴とするオシレータ回路。 - 前記制御線の信号を検出した検出信号に応じて前記発振部を制御する検出部を備えることを特徴とする請求項1または2に記載のオシレータ回路。
- 前記発振許可信号に対して所定遅延時間を付加した遅延信号を出力して前記発振部を制御する遅延部とを備えることを特徴とする請求項1または2に記載のオシレータ回路。
- 請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体装置。 - 請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答して電圧を発生する電圧発生回路とを備えることを特徴とする半導体記憶装置。 - 請求項1乃至4の少なくとも何れか1項に記載のオシレータ回路と、
前記オシレータ回路から出力される発振信号に応答してリフレッシュ周期を制御するリフレッシュ制御回路とを備えることを特徴とする半導体記憶装置。 - 発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号の非活性時において、前記制御状態が信号発生部からの信号により所定状態に維持されることを特徴とするオシレータ回路の制御方法。 - 発振周波数制御信号に応じて発振動作が行なわれる際、発振周波数の第1制御動作が発振許可信号の活性化により活性化され、制御状態が予め定められた設定状態に移行していくことにより前記発振周波数が設定値に移行していくオシレータ回路の制御方法であって、
前記発振許可信号が活性化された以後の所定期間、前記制御状態を所定状態に移行させる第2制御動作が活性化されることを特徴とするオシレータ回路の制御方法。
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