JPS5943766B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 この発明は発振回路を備えた半導体集積回路に係り、特
に消費電力の節減を図つた改良に関する。

１チップマイクロコンピュータ等の集積回路においては
集積度が飛躍的に高められ、各種機能のオンチップ化が
進んでいる。

そしてほとんどのｌチップマイクロコンピュータが発振
回路を内蔵しており、外部端子に水晶振動子あるいは抵
抗およびコンデンサ等の受動素子を外付けするだけで基
本クロック信号が得られるようになつている。一方、相
補ＭＯＳ形集積回路のように低消費電力で動作し得るも
のでは、保持モード時に、内部動作を停止させてさらに
低消費電力化を達成させている。第１図は上記保持モー
ド時に内部動作を停止させて低消費電力化を図つた従来
の集積回路の構成図であり、１チップマイクロコンピュ
ータの例が示されている。

図において１は発振回路である。この発振回路１は集積
回路内に設けられたインバータ２および抵抗３と、外部
端子４、５に外付けされた抵抗６、水晶振動子７および
コンデンサ８、９からなる発振帰還回路■とから構成さ
れている°この発振回路１から出力されるクロックパル
スはタイミングジェネレータ１１に送られる。タイミン
グジェネレータ１１は上記クロックパルスをもとにして
各種制御に必要なタイミング信号を順次出力するように
なつている。このような構成において、いまこのｌチッ
プマイクロコンピュータの電源電圧が規定値よりも低下
して誤動作を起こす恐れがある場合には、図示しないス
テータスレジスタの所定フラグＨに゛゛ｌ’’信号をた
てる。

この後、このＨフラグの信号が夕・ イミングジエネレ
ータ１１に入力すると、タイミングジェネレータ１１は
タイミング信号の出力を停止するため、このマイクロコ
ンピュータは動作モードから保持モードとなり、スタン
バイ状態になつて低消費電力状態に設定されるのである
。しかしながら保持モードになると、演算処理回路等内
部の動作は停止するが発振回路１は動作モード時と同じ
ように発振し続ける。ところで一般に、発振回路１にお
ける発振周波数は内部の動作周波数に比べて同じかまた
は速い。

このため周波数等の発振条件によつては、発振回路１で
消費される電力の方が内部の動作で消費される電力より
も大きくなる場合があり、また内部を保持モードにして
動作を停止させても発振のために消費される電力は減ら
ないため、従来では低消費電力化はさほど期待すること
ができないという欠点がある。この発明は上記のような
事情を考慮してなされたものであり、その目的とすると
ころは、保持モードの際に発振回路の発振動作を停止す
ることにより低消費電力化を図つた半導体集積回路を提
供することにある。

以下、図面を参照してこの発明の一実施例を説２明する
。

第２図はこの発明に係る半導体集積回路の一実施例のプ
ロツク構成図であり、従来と同様に１チツプマイクロコ
ンピユータの例が示されている。プログラムカウンタ（
ＰＣ）２１はＲＯＭ２２２をアドレス指定するためのも
のであり、その出力はＲＯＭ２２に送られる。

ＲＯＭ２２は予めプログラムを記憶していて、上記プロ
グラムカウンタ２１の出力に応じたアドレス領域内に記
憶しているプログラムデータを読３み出し、この読み出
されたプログラムデータは命令レジスタ（ＩＲ）２３に
送られる。

命令レジスタ２３はＲＯＭ２２から読み出されたプログ
ラムデータをいつたん記憶するとともにその後出力し、
この出力は命◆デコーダ（ＩＤ）３２４に送られる。

命令デコーダ２４は上記命令レジスタ２３から送られる
プログラムデータを解読して各種制御信号を発生するよ
うになつている。

ＲＡＭ２５はバスライン２６から送られるデ一４．夕を
記憶するとともに、予め記憶しているデータを読み出し
てバスライン２６に出力するようになつていて、そのア
ドレス指定はＲＡＭアドレスレジスタ（ＲＲ）２７によ
つて行なわれるようになつている。

アキユムレータ（ＡＣＣ）２８はバスライン２６から送
られるデータをいつたん記憶するとともにその記憶デー
タを算術論理演算器２９に送るようになつている。

ステータスレジスタ（ＳＲ）３０はその内部にこのマイ
クロコンピユータの動作モードおよび保持モードを決定
するためのＨフラグを含むいくつかのフラグを持つてい
て、バスライン２６から送られるデータに応じて各フラ
グが制御されるようになつているとともに、そのうちの
Ｈフラグは後述するカウンタが所定数のパルスをカウン
トしその出力が立上つた時点で下げられるようになつて
いる。

上記算術論理演算器２９にはまたバスライン２６からも
データが送られるようになつていて、このバスライン２
６からのデータと上記アキユムレータ２８あるいはステ
ータスレジスタ３０からデータとの間で算術論理演算を
行なうようになつている。

そしてその結果はバスライン２６に送られる。入出力ポ
ート３１はバスライン２６上のデータを複数の外部端子
３２１〜３２ｎを介して外部に出力するとともに、外部
からのデータをこれらの外部端子３２１〜３２ｎを介し
て入力するようになつている。

そしてこの入出力ポート３１の一つの外部端子３２ｎは
このマイクロコンピユータに供給される電源電圧Ｖを検
出するためのものであり、この端子３２ｎには電源電圧
Ｖをベース入力とするＮＰＮトランジスタＱのコレクタ
が外付される。またこのトランジスタＱのコレクタには
たとえば上記電圧によつて充電される十分大きな容量の
コンデンサの端子電圧が供給されるため、上記電源電圧
Ｖが十分に高ければトランジスタＱがオンして外部端子
３２ｎのレベルは低レベルなり、電源電圧Ｖが低下すれ
ばトランジスタＱはオフになつて外部端子３２ｎのレベ
ルは高レベルになる。そして上記ステータスレジスタ３
０内のＨフラグは、上記外部端子３２ｎのレベルカ塙レ
ベルのときにプログラム処理によつて立てられる（高レ
ベルに設定されるようになつている。発振回路（０ＳＣ
）３３はこのマイクロコンピユータの動作を制御するも
とになるクロツクパルスを発生するものであり、上記外
部端子３２ｎのレベルおよびタイミングジェネレータ（
ＴＧ）３４から送られる発振停止信号によつてその発振
動作が制御されるようになつている。そしてここで発生
するクロツクパルスはタイミングジェネレータ（ＴＧ）
３４およびカウンタ（ＣＯＵＮＴ）３５に送られる。タ
イミングジェネレータ３４は上記ステータスレジスタ３
０内のＨフラグが立てられていないときにのみ上記クロ
ツクパルスをもとにしてタイミング信号を発生するよう
になつているとともに、Ｈフラグが立てられるとそれか
ら所定期間後にタイミング信号の発生を停止しさらに上
記発振回路Ｊ３に発振停止信号を出力するようになつて
いる。

カウンタ３５は上記発振回路Ｊ３から出力されるクロツ
クパルスをカウントし、それが所定数に達するとその出
力が立上るようになつている。第３図は上記発振回路Ｊ
３を具体的に示すものである。この発振回路Ｊ３は図示
するように集積回路内に設けられ前記入出力ポート３１
の一つの外部端子３２ｎの信号およびタイミングジェネ
レータ３４からの発振停止信号それぞれを入力とするＮ
ＡＮＤゲート回路４１．集積回路内に設けられこのＮＡ
ＮＤゲート回路４１の出力をもう一方の入力とするもう
一つのＮＡＮＤゲート回路４２、抵抗４３と、外部端子
４４，４５に外付けされた抵抗４６、水晶振動子４７お
よびコンデンサ４８，４９からなる発振帰還回路５０と
から構成されている。次に上記のように構成された回路
の動作を説明する。

まず、このマイクロコンピユータに供給されている電源
電圧が十分に高ければ入出力ポート３１の外部端子３２
ｒ１は低レベルになる。このとき第３図に示す発振回路
Ｊ３のＮＡＮＤゲート回路４１の出力は高レベルとなる
ため、この発振回路ＪＫは発振動作しクロツクパルスを
出力することになる。一方、上記外部端子３２、のレベ
ルが低レベルであればステータスレジスタ３０内のＨフ
ラグは立てられないため、このマイクロコンピユータは
動作モードとなる。また、タイミングジェネレータ３４
は発振回路３３から出力されるクロツクパルスに基づい
てタイミング信号を発生する。

このとき発振停止信号は低レベルになつている。したが
つてこのときマイクロコンピユータは命令デコーダ２４
から出力フｊ０ される制御信号に基づいて動作することになる。

次に電源電圧Ｖが規定値よりも低下して誤動作を起こす
恐れがあるような場合には、トランジスタＱがオフして
入出力ポート３１の外部端子３２ｎの信号が高レベルに
反転する。なおこのときタイミングジェネレータ３４か
ら出力される発振停止信号はまだ低レベルになつている
。このため上記外部端子３２ｎのレベルカ塙レベルに反
転しても発振回路Ｊ３内のＮＡＮＤゲ＝ト回路４１の出
力は高レベルとなり、発振回路Ｊ３は発振動作を続行す
る。さらに外部端子３２ｎのレベルカ塙レベルになると
、この後第４図に示すようなタイミングで外部端子３２
。の信号が取り込まれ、その後ステータスレジスタ３０
のＨフラグが立てられて保持モードになる。上記Ｈフラ
グが立てられると、タイミングジェネレータ３４は１命
令サイクルが終るまでのクロツクパルスが入力した後に
タイミング信号の発生を停止するとともに高レベルの発
振停止信号を出力する。すなわち、タイミング信号は１
命令サイクルが終るまで出力されるので、このときにマ
イクロコンピユータが誤動作する恐れはない。上記タイ
ミング信号の発生が停止すると発振回路亀３を除くこの
マイクロコンピユータの内部がスタンバイ状態になつて
低消費電力状態に設定される。また、タイミングジェネ
レータ３４から出力される高レベルの発振停止信号が発
振回路３３のＮＡＮＤゲＬ卜回路４１に入力すると、こ
のとき外部端子３２。のレベルはすでに高レベルになつ
ているため、ＮＡＮＤゲート回路４１の出力は低レベル
になり、ＮＡＮＤゲート回路４２は禁止状態になる。す
なわち、発振回路ＪＫの発振動作も停止する。このよう
に保持モードのときに発振回路Ｊ３の発振動作を停止す
るようにしたので、この保持モードのときには消費電力
は極めて少なく、低消費電力化が実現できる，また保持
モードのとき、まずタイミングジェネレータ３４におけ
るｌ命令サイクル分のタイミング信号の発生動作が終了
するのを待つて発振回路Ｊ３の発振動作を停止するよう
にじたので、内部動作がｌ命令サイクルの途中で停止す
ることはない。

次に電源電圧Ｖが再び規定にまで回復した場合）再びト
ランジスタＱがオンして入出力ポート３１の外部端子３
２ｎの信号は低レベルに反転する。

上記外部端子３２ｎの信号が反転して低レベルになると
、発振回路Ｊ３のＮＡＮＤゲート回路４１の出力は高レ
ベルになり、発振回路Ｊ３は再び発振動作を開始してク
ロツクパルスを出力する。ところがこのときはまだ、ス
テータスレジスタ３０内のＨフラグは下げられていない
ので、タイミングジェネレータ３４はタイミング信号を
発生しない。したがつてこのときはマイクロコンピユー
タの内部はまだスタンバイ状態になつている。一方、カ
ウンタ３５は発振回路Ｊ３の発振動作開始直後からクロ
ツクパルスをカウントしていて、そのカウント数が所定
数に達するとその出力が立上る。そして上記カウンタ３
５の出力が立上ると、いままで立つていたステークズレ
ジスタ３０のＨフラグが下げられ、いままでの保持モー
ドが解除されて再び動作モードになる。したがつてこの
後、タイミングジェネレータ３４は発振回路３３から出
力されるクロツクパルスをもとにしてタイミング信号を
発生し、このときマイクロコンピユータは命令デコーダ
２４から出力される制御信号に基づい２て動作すること
になる。ところで発振回路ＪＫが発振動作を開始した直
後では発振レベルが十分に大きなものとはならず、また
発振周波数も不安定である。

しかしながら発振が安定するまではタイミングジェネレ
ータ３４２，はタイミング信号を発生せず、発振開始後
から発振が十分に安定するまでの期間に相当する期間を
、カウンタ３５において所定数のクロツクパルスをカウ
ントすることによつて計測し、この期間が経過した際に
保持モードを解除して動作モードにす３（るので、不安
定なりロツクパルスのためにタイミングジェネレータ３
４が誤動作することはない。したがつて保持モード解除
後は、保持モード以前の状態からの処理再開が容易に行
なえる。なおこの発明は上記の一実施例に限定されるも
のではなく、たとえば上記実施例はこの発明を１チツプ
マイクロコンピユータに実施した場合について説明した
が、これはマイクロコンピユータに限らず発振回路を備
えた半導体集積回路であればどのようなものにも実施可
能であることはいうまでもない。

また上記実施例ではプログラム処理によつて保持モード
に入る場合について説明したが、これはハードウエアで
保持モードに入る場合にも適用できる。さらに上記実施
例では発振回路Ｊ３では二つのＮＡＮＤゲゝト回路４１
，４２を用いる場合について説明したが、このうち一方
のＮＡＮＤゲート回路４２についていえば要するに反転
機能を持つ反転型ゲート回路であればよくＮＯＲゲート
回路も使用可能である。以上説明したようにこの発明に
よれば、保持モードの際に発振回路の発振動作を停止す
るようにしたので、低消費電力化が図れる半導体集積回
路を提供することができる。

【図面の簡単な説明】

第１図は従来の集積回路の構成図、第２図はこの発明の
一実施例のプロツク構成図、第３図はその一部の具体図
、第４図に上記実施例の動作を説明するためのタイミン
グチヤートである。 ２１・・・・・・プログラムカウンタ、２２・・・・・
・ＲＯＭｌ２３・・・・・・命令レジスタ、２４・・・
・・・命令デコーダ、２５・・・・・・ＲＡＭ、２６・
・・・・・バスライン、２７・・・・・・ＲＡＭアドレ
スレジスタ、２８・・・・・・アキユムレータ、２９・
・・・・・算術論理演算器、３０・・・・・・ステータ
スレジスタ、３１・・・・・・入出力ポート、３２１〜
３２ｎ・・・・・・外部端子、Ｊ３・・・・・・発振回
路、３４・・・・・・タイミングジェネレータ、３５・
・・・・・カウンタ、４１，４２・・・・・・ＮＡＮＤ
ゲート回路、１１発振帰還回路。

Claims (1)

【特許請求の範囲】
1. １ 二つの入力端をもつ入力反転型の第１のゲート回路
   およびこの第１のゲート回路の一方の入力端と出力端と
   の間に挿入される発振帰還回路からなり、発振時にクロ
   ックパルスを発生する発振回路と、上記クロックパルス
   に基づいて各種タイミング信号を発生するタイミングジ
   ェネレータと、保持モードの際に上記タイミングジェネ
   レータのタイミング信号発生動作を停止させる手段と、
   上記保持モードに対応した制御信号と他の制御信号の論
   理状態に応じた信号を上記第１のゲート回路の他方の入
   力端に入力し保持モード時に上記発振回路の発振動作を
   停止させる第２のゲート回路とを具備したことを特徴と
   する半導体集積回路。