JPS607285B2 - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS607285B2 JPS607285B2 JP55050856A JP5085680A JPS607285B2 JP S607285 B2 JPS607285 B2 JP S607285B2 JP 55050856 A JP55050856 A JP 55050856A JP 5085680 A JP5085680 A JP 5085680A JP S607285 B2 JPS607285 B2 JP S607285B2
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- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- clock
- signal
- clock oscillator
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- Expired
Links
- 230000004044 response Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明はクロック発振器やＲＡＭを内蔵したマイクロコ
ンピュータシステムに関するものである。
ンピュータシステムに関するものである。
従来、ＣＭＯＳにより構成されたクロック発振器内蔵マ
イクロコンピュータにおいて、ＣＭＯＳの低消費電流性
能を生かすため、スタンバイ状態では電源電圧を印加し
たままクロック発振器を停止させる事が行なわれていた
。
イクロコンピュータにおいて、ＣＭＯＳの低消費電流性
能を生かすため、スタンバイ状態では電源電圧を印加し
たままクロック発振器を停止させる事が行なわれていた
。
従ってスタンバイ状態でクロック発振器を停止させると
、ＲＡＭ部のデータが外部からの信号で変ってしまいデ
ータの保持ができなかった。
、ＲＡＭ部のデータが外部からの信号で変ってしまいデ
ータの保持ができなかった。
また、クロック発振器を停止状態から発振を再開させる
時、発振が安定するまでの間クロック発振器から周波数
の高い不安定な信号が出力されてマイクロコンピュータ
の動作の初期状態が定まらなくなる欠点があった。本発
明の目的はクロック発振器内蔵マイクロコンピュータシ
ステムにおいて、スタンバイ状態でクロック発振器を停
止させた時自動的にＲＡＭのデータ保持を確実にし、か
つ動作状態に復帰した時は確実に初期状態が設定される
クロック発振器内蔵マイクロコンピュータシステムを提
供することにある。
時、発振が安定するまでの間クロック発振器から周波数
の高い不安定な信号が出力されてマイクロコンピュータ
の動作の初期状態が定まらなくなる欠点があった。本発
明の目的はクロック発振器内蔵マイクロコンピュータシ
ステムにおいて、スタンバイ状態でクロック発振器を停
止させた時自動的にＲＡＭのデータ保持を確実にし、か
つ動作状態に復帰した時は確実に初期状態が設定される
クロック発振器内蔵マイクロコンピュータシステムを提
供することにある。
本発明によれば、外部からの信号によってて発振を停止
する事が可能なクロック発振器を含み、かつクロック発
振器が発振を続けている状態と発振が停止している状態
を検知する装置を有し、発振器が前記外部信号によって
発振を停止したりセット信号を発生し、発振を再開した
後クロツク発振器が定常状態になってからリセット信号
を解除するマイクロコンピュータシステムを得る。
する事が可能なクロック発振器を含み、かつクロック発
振器が発振を続けている状態と発振が停止している状態
を検知する装置を有し、発振器が前記外部信号によって
発振を停止したりセット信号を発生し、発振を再開した
後クロツク発振器が定常状態になってからリセット信号
を解除するマイクロコンピュータシステムを得る。
次に本発明の実施例を図面を参照して説明する。第１図
は本発明の一実施例によるマイクロコンピュータシステ
ムのブロック図を示す。
は本発明の一実施例によるマイクロコンピュータシステ
ムのブロック図を示す。
第２図は本発明の一実施例のうち、クロック発振回路部
およびリセット信号発生回路を示している。第２図のう
ちＭＯＳトランジスタ１ ２〜１ ５はＰチヤンネルＭ
ＯＳトランジスタであり、他のＭＯＳトランジスタ１
６〜２２はＮチヤンネルＭＯＳトランジスタである。第
３図は第２図の回路部の動作時のタイミング波形を示す
。本発明の一実施例による第１図によれば、クロック発
振器１は水晶発振子６を用いた発振回路で構成されてい
る。
およびリセット信号発生回路を示している。第２図のう
ちＭＯＳトランジスタ１ ２〜１ ５はＰチヤンネルＭ
ＯＳトランジスタであり、他のＭＯＳトランジスタ１
６〜２２はＮチヤンネルＭＯＳトランジスタである。第
３図は第２図の回路部の動作時のタイミング波形を示す
。本発明の一実施例による第１図によれば、クロック発
振器１は水晶発振子６を用いた発振回路で構成されてい
る。
このクロック発振器１の発振および停止は外部からの制
御信号で制御できる。クロック発振器１の発振停止時に
はリセット信号が他の内部回路２，３，４に出される。
ＲＡＭ２，ＲＯＭ３、中央処理装置（ＣＰＵ）４は内部
バス５で互いに接続されデータのやりとりがなされる。
ＣＰＵ４には外部とのデータのやりとりのための入出力
部も備えている。このリセット信号発生機能をもつクロ
ック発振器１の回路構成を第２図に示す。
御信号で制御できる。クロック発振器１の発振停止時に
はリセット信号が他の内部回路２，３，４に出される。
ＲＡＭ２，ＲＯＭ３、中央処理装置（ＣＰＵ）４は内部
バス５で互いに接続されデータのやりとりがなされる。
ＣＰＵ４には外部とのデータのやりとりのための入出力
部も備えている。このリセット信号発生機能をもつクロ
ック発振器１の回路構成を第２図に示す。
ＰチャンネルＭＯＳトランジスター ２のソースは電源
端子３０に接続され、ＰチャンネルＭＯＳトランジスタ
１２とＮチャンネルＭＯＳトランジスター６とが直列接
続され、共通ゲート接続部と共通ドレィン嬢綾部間に抵
抗とともに水晶発振子１１が接続されたＣＭＯＳ発振回
路を構成している。ＰチャンネルＭＯＳトランジスタ１
３とＮチヤンネルＭＯＳトランジスター７とはＣＭＯ
Ｓ発振回路の発振を制御信号１，で制御するために接続
されている。ＣＭＯＳ発振回路の共通ドレィン接続部か
らはクロック？が出力されるとともに、リセット信号１
３の出力を制御するために、ＰチャンネルＭＯＳトラン
ジスタ１ ４とＮチヤンネルＭＯＳトランジスタ２ ０
との共通ゲート接続部にも接続されている。Ｐチャンネ
ルＭＯＳトランジスタ１ ４とＮチヤンネルＭＯＳトラ
ンジスタ２０の共通接続部はＮチャンネルＭ○Ｓトラン
ジスタ１ ８のソース（もしくはドレィン）とゲートに
接続し、そのドレィン（もしくはソース）はＮチヤンネ
ルＭＯＳトランジスタ１９のドレイン（もしくはソース
）とゲートおよびコンデンサ２２に接続されている。Ｎ
チャンネルＭＯＳトランジスタ１９のソース（もしくは
ドレィン）とコンデンサ２２の他の電極は接地されてい
る。ＮチヤンネルＭＯＳトランジスタ ー ８のドレイ
ン（もしくはソース）、ＮチヤンネルＭＯＳトランジス
タ１９のドレイン（もしくはソース）とゲートおよびコ
ンデンサ２２の共通接続点はＰチヤンネルＭＯＳトラン
ジスタ１ ５とＮチヤンネルＭＯＳトランジスタ２１の
共通ゲート接続部に接続されている。ＰチャンネルＭＯ
Ｓトランジスタ１ ５とＮチャンネルＭＯＳトランジス
タ２ １の共通ドレィン接続部からはリセット信号１３
が取り出されている。次に、動作を説明すると、第２図
において制御信号１，はＰチャンネルＭＯＳトランジス
ター２，Ｉ３、ＮチヤンネルＭＯＳトランジスタ１ ６
，１７、水晶発振子１１等からなるクロック発振器の発
振動作制御信号であり、制御信号１，が低レベルのとき
発振が停止する。
端子３０に接続され、ＰチャンネルＭＯＳトランジスタ
１２とＮチャンネルＭＯＳトランジスター６とが直列接
続され、共通ゲート接続部と共通ドレィン嬢綾部間に抵
抗とともに水晶発振子１１が接続されたＣＭＯＳ発振回
路を構成している。ＰチャンネルＭＯＳトランジスタ１
３とＮチヤンネルＭＯＳトランジスター７とはＣＭＯ
Ｓ発振回路の発振を制御信号１，で制御するために接続
されている。ＣＭＯＳ発振回路の共通ドレィン接続部か
らはクロック？が出力されるとともに、リセット信号１
３の出力を制御するために、ＰチャンネルＭＯＳトラン
ジスタ１ ４とＮチヤンネルＭＯＳトランジスタ２ ０
との共通ゲート接続部にも接続されている。Ｐチャンネ
ルＭＯＳトランジスタ１ ４とＮチヤンネルＭＯＳトラ
ンジスタ２０の共通接続部はＮチャンネルＭ○Ｓトラン
ジスタ１ ８のソース（もしくはドレィン）とゲートに
接続し、そのドレィン（もしくはソース）はＮチヤンネ
ルＭＯＳトランジスタ１９のドレイン（もしくはソース
）とゲートおよびコンデンサ２２に接続されている。Ｎ
チャンネルＭＯＳトランジスタ１９のソース（もしくは
ドレィン）とコンデンサ２２の他の電極は接地されてい
る。ＮチヤンネルＭＯＳトランジスタ ー ８のドレイ
ン（もしくはソース）、ＮチヤンネルＭＯＳトランジス
タ１９のドレイン（もしくはソース）とゲートおよびコ
ンデンサ２２の共通接続点はＰチヤンネルＭＯＳトラン
ジスタ１ ５とＮチヤンネルＭＯＳトランジスタ２１の
共通ゲート接続部に接続されている。ＰチャンネルＭＯ
Ｓトランジスタ１ ５とＮチャンネルＭＯＳトランジス
タ２ １の共通ドレィン接続部からはリセット信号１３
が取り出されている。次に、動作を説明すると、第２図
において制御信号１，はＰチャンネルＭＯＳトランジス
ター２，Ｉ３、ＮチヤンネルＭＯＳトランジスタ１ ６
，１７、水晶発振子１１等からなるクロック発振器の発
振動作制御信号であり、制御信号１，が低レベルのとき
発振が停止する。
従って通常の動作状態では制御信号１．は高レベルに保
持されるる。出力クロック◇は制御信号１，が高レベル
の時発生され、制御信号１，が低レベルになると出力ク
ロック？は高レベルに保持される。第３図のタイミング
チャートに制御信号１，と出力クロックぐとの関係を示
している。
持されるる。出力クロック◇は制御信号１，が高レベル
の時発生され、制御信号１，が低レベルになると出力ク
ロック？は高レベルに保持される。第３図のタイミング
チャートに制御信号１，と出力クロックぐとの関係を示
している。
第２図の中で内部信号ら‘ま出力クロックぐが低レベル
の時ＰチャンネルＭＯＳトランジスター４およびＮチャ
ンネルＭＯＳトランジスタ１８を通してコンデンサー２
２を充電する。従ってＮチャンネルＭＯＳトランジスタ
１９の相互コンダクタンスｇｍが非常に小さければ、ク
ロック発振器の出力クロックめによって内部信号１２が
高レベルに保持される。しかしながら前記制御信号１，
が低レベルに変化してクロック発振器の発振が停止され
ると、出力クロツク中が高レベルを保持する。Ｐチャン
ネルＭＯＳトランジスタ１ ４はオフし、Ｎチヤンネル
ＭＯＳトランジスタ２０がオンする状態が続くと、コン
デンサー２２は充電された電荷をＮチャンネルＭＯＳト
ランジスタ１９を通って放電する。第２図に示されたり
セット信号１３は前記内部信号１２の逆相の関係にある
。リセツト信号１３‘まマイクロコンピュータシステム
におけるリセット信号でであり、マイクロコンピュータ
システムの動作を停止し、かつ、ＲＡＭのアクセスを禁
止する目的で使用される。
の時ＰチャンネルＭＯＳトランジスター４およびＮチャ
ンネルＭＯＳトランジスタ１８を通してコンデンサー２
２を充電する。従ってＮチャンネルＭＯＳトランジスタ
１９の相互コンダクタンスｇｍが非常に小さければ、ク
ロック発振器の出力クロックめによって内部信号１２が
高レベルに保持される。しかしながら前記制御信号１，
が低レベルに変化してクロック発振器の発振が停止され
ると、出力クロツク中が高レベルを保持する。Ｐチャン
ネルＭＯＳトランジスタ１ ４はオフし、Ｎチヤンネル
ＭＯＳトランジスタ２０がオンする状態が続くと、コン
デンサー２２は充電された電荷をＮチャンネルＭＯＳト
ランジスタ１９を通って放電する。第２図に示されたり
セット信号１３は前記内部信号１２の逆相の関係にある
。リセツト信号１３‘まマイクロコンピュータシステム
におけるリセット信号でであり、マイクロコンピュータ
システムの動作を停止し、かつ、ＲＡＭのアクセスを禁
止する目的で使用される。
又、第２図のＮチャンネルＭＯＳトランジスタ１ ８と
１９の相互コンダクタンスｇｍの値および、コンデンサ
ー２２の容量値を適当に選択することにより制御信号１
，とりセット信号１３との時間的な遅れが決定される。
従ってクロック発振器の停止状態から発振再開時におい
て、発振が安定するまでの間、マイクロコンピュータシ
ステムをリセット状態に保つ様なりセット信号１３を発
生している。このように、本発明によれば、外部からの
制御信号によってクロック発振器の発振が停止してもＲ
ＡＭやその他のマイクロコンピュータシステムはリセッ
ト信号によって動作が停止し、他からの信号によってＲ
ＡＭの記憶内容が変ることはない。また、このリセット
信号はクロツク発振器の発振再開後クロック発振器が安
定に発振するまで持続するので、クロック発振器の初期
不安定発振によってマイクロコンピュータシステムの初
期設定値が乱されることはない。
１９の相互コンダクタンスｇｍの値および、コンデンサ
ー２２の容量値を適当に選択することにより制御信号１
，とりセット信号１３との時間的な遅れが決定される。
従ってクロック発振器の停止状態から発振再開時におい
て、発振が安定するまでの間、マイクロコンピュータシ
ステムをリセット状態に保つ様なりセット信号１３を発
生している。このように、本発明によれば、外部からの
制御信号によってクロック発振器の発振が停止してもＲ
ＡＭやその他のマイクロコンピュータシステムはリセッ
ト信号によって動作が停止し、他からの信号によってＲ
ＡＭの記憶内容が変ることはない。また、このリセット
信号はクロツク発振器の発振再開後クロック発振器が安
定に発振するまで持続するので、クロック発振器の初期
不安定発振によってマイクロコンピュータシステムの初
期設定値が乱されることはない。
第１図は本発明の一実施例よる基本構成を示すブロック
図である。 第２図は本発明の一実施例に使用するクロック発振器お
よびリセット信号発生器を示す回路図である。第３図は
第２図の動作タイミング波形図である。１・・・・・・
クロック発振器部、２・・・・・・ＲＡＭ部、３・・・
・・・ＲＯＭ部、４・・・・・・ＣＰＵ部および入出力
部、５・…Ｍ内部バス、６…・・・外付水晶発振子、１
１・・・・・・外付水晶発振子、１２，１３，１４，１
５．・…・ＰチヤンネルＭＯＳトランジスタ、１ ６，
１ ７，１８，１ ９，２ ０，２ １・・・…Ｎチヤ
ンネルＭＯＳトランジスタ、２２……コンデンサー、１
，……制御信号、１２・・・・・・内部信号、１３・・
…・リセット信号、３０・…・・電源端子。 みる ′ 図 多’Ｚ 図 第３図
図である。 第２図は本発明の一実施例に使用するクロック発振器お
よびリセット信号発生器を示す回路図である。第３図は
第２図の動作タイミング波形図である。１・・・・・・
クロック発振器部、２・・・・・・ＲＡＭ部、３・・・
・・・ＲＯＭ部、４・・・・・・ＣＰＵ部および入出力
部、５・…Ｍ内部バス、６…・・・外付水晶発振子、１
１・・・・・・外付水晶発振子、１２，１３，１４，１
５．・…・ＰチヤンネルＭＯＳトランジスタ、１ ６，
１ ７，１８，１ ９，２ ０，２ １・・・…Ｎチヤ
ンネルＭＯＳトランジスタ、２２……コンデンサー、１
，……制御信号、１２・・・・・・内部信号、１３・・
…・リセット信号、３０・…・・電源端子。 みる ′ 図 多’Ｚ 図 第３図
Claims (1)
- １ クロツク発生回路内蔵マイクロコンピユータシステ
ムにおいて、電源電圧供給状態において制御信号により
前記クロツク発生回路からクロツク信号の発生を停止さ
せる回路と、該クロツク信号の停止を検知し、これに応
答して内部回路のリセツト信号を発生する回路とを有し
、前記クロツク信号停止が解除されてから所定時間経過
後に自動的に前記リセツト信号を解除するようにしたこ
とを特徴とするマイクロコンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55050856A JPS607285B2 (ja) | 1980-04-17 | 1980-04-17 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55050856A JPS607285B2 (ja) | 1980-04-17 | 1980-04-17 | マイクロコンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147216A JPS56147216A (en) | 1981-11-16 |
| JPS607285B2 true JPS607285B2 (ja) | 1985-02-23 |
Family
ID=12870358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55050856A Expired JPS607285B2 (ja) | 1980-04-17 | 1980-04-17 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607285B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101233U (ja) * | 1981-12-25 | 1983-07-09 | 富士通株式会社 | スタンバイモ−ド制御装置 |
| JPS60166037U (ja) * | 1984-04-12 | 1985-11-05 | 三菱自動車工業株式会社 | マイクロコンピユ−タ用電源回路 |
| JPS626315A (ja) * | 1985-07-02 | 1987-01-13 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タのメモリバツクアツプ装置 |
| JPH07122841B2 (ja) * | 1986-05-20 | 1995-12-25 | 沖電気工業株式会社 | デイジタル信号処理装置 |
| WO1993006543A1 (en) * | 1991-09-27 | 1993-04-01 | Kabushiki Kaisha Toshiba | Portable computer having function of switching over cpu clock |
-
1980
- 1980-04-17 JP JP55050856A patent/JPS607285B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147216A (en) | 1981-11-16 |
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