JPH05303440A

JPH05303440A - デジタル回路のリセット制御装置

Info

Publication number: JPH05303440A
Application number: JP4107762A
Authority: JP
Inventors: Hitotsugu Kato; 仁嗣加藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1992-04-27
Filing date: 1992-04-27
Publication date: 1993-11-16

Abstract

(57)【要約】【目的】本発明は、電源投入時に動作クロックの発振
状態が安定するまでデジタル回路をリセット状態に保っ
て誤動作を防止する制御を行う場合に、制御回路の調整
を簡単にし、ハードウエア規模の増大を抑えることを目
的とする。【構成】電源の初期投入時に、インバータ２１６から
のＲＥＳＥＴ次段信号がハイレベルに立ち上がることに
よってＦ／Ｆ２０８がセットされ、ＲＥＳ２信号がハイ
レベルになる。この信号がＲＯＭアドレス制御部１０５
のアドレス指定動作を阻止する。更に、ＲＥＳＥＴ次段
信号がローレベルに立ち下がってからも、ラッチ２１
０、２１１からなるカウンタがカウントアップ動作を行
ってＳ_K信号をハイレベルに立ち上げるまでの約３オペ
レーションサイクルの間は、ＲＥＳ２信号はハイレベル
を維持する。これにより、電源初期投入時の動作安定化
のためのタイミング制御が実現される。ラッチ２１０、
２１１からなるカウンタは、電源スイッチオフ後の再度
オン時の動作安定化のタイミング制御に兼用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源投入時に動作クロ
ックの発振状態が安定するまでデジタル回路をリセット
状態に保つことによりデジタル回路によって制御される
装置の誤動作を防止するデジタル回路のリセット制御装
置に関する。

【０００２】

【従来の技術】中央処理装置（ＣＰＵ）とＲＯＭ、ＲＡ
Ｍなどのメモリ、及び入出力装置をチップ上に集積した
マイクロコンピュータなどのデジタル回路は、電卓、電
子楽器、家庭用電化製品、その他様々な情報機器などに
使用されている。

【０００３】デジタル回路は、一般に、発振器から発振
される所定の動作クロックによって動作し、その発振器
には所定の電源が供給されている。そして、このような
デジタル回路を内蔵した装置に電源を投入する場合、電
源電圧が安定せず発振器からの動作クロックの発振が安
定しないうちに回路の動作を開始させてしまうと、装置
の誤動作を引き起こす可能性がある。

【０００４】そこで、一般に、電源投入後電源電圧が安
定するまでデジタル回路をリセット状態に保ち、電源電
圧が安定した後にデジタル回路のリセットを解除してそ
の動作を開始させる制御が行われている。

【０００５】このような制御を実現するための従来例と
して、装置の電源に電源監視回路を接続したものがあ
る。この従来例では、電源が投入された場合に、電源監
視回路が電源電圧が安定したことを検出した後に、デジ
タル回路のリセット状態が解除される。

【０００６】

【発明が解決しようとする課題】しかし、上述の従来例
では、電源に電源監視機能を有する外部回路又は内部回
路を接続しなければならず、部品点数の増大、或いは装
置のハードウエア規模の増大を招いてしまうという問題
点を有している。

【０００７】また、電源監視ＩＣなどの外部回路を使用
した場合、電源容量や動作クロックの周期などに応じて
デジタル回路のリセット状態が解除されるまでの時間を
所望の時間に設定したくても、それらの回路の調整が難
しいという問題点を有している。

【０００８】本発明の課題は、調整が簡単で、ハードウ
エア規模の増大が少ないデジタル回路のリセット制御装
置を、低いコストで提供することにある。

【０００９】

【課題を解決するための手段】本発明は、所定の動作ク
ロックに基づいて動作するデジタル回路を前提とする。

【００１０】本発明の第１の態様は、次のような構成を
有する。まず、電源の初期投入時に、動作を開始した動
作クロックに基づいて所定タイミング分の期間をカウン
トするカウンタ手段を有する。

【００１１】そして、電源の初期投入時に、カウンタ手
段が所定タイミング分の期間をカウントするまでは、デ
ジタル回路の状態を初期状態にリセットしてその動作を
固定し、カウンタ手段が所定タイミング分の期間をカウ
ントした後に、デジタル回路の動作を開始させる動作開
始手段を有する。

【００１２】本発明の第２の態様は、次のような構成を
有する。まず、第１の態様の場合と同様のカウンタ手段
及び動作開始手段を有する。次に、電源スイッチのオフ
時に、動作クロックの論理状態を固定させると共にその
動作クロックの発振回路の発振を停止させ、デジタル回
路の動作を固定するパワーオフ制御手段を有する。

【００１３】また、電源スイッチが再度オンされた時
に、動作クロックの論理が固定された状態を解除してそ
の動作クロックの発振回路の発振を再開させる発振再開
手段を有する。

【００１４】そして、電源スイッチが再度オンされて発
振再開手段によって動作クロックの発振が再開された時
に、カウンタ手段にカウント動作を開始させ、そのカウ
ンタ手段が第２の所定タイミング分の期間をカウントし
た後に、パワーオフ制御手段によって固定されたデジタ
ル回路の動作を再開させる動作再開手段を有する。

【００１５】

【作用】本発明の第１の態様では、電源投入後、カウン
タ手段によって所定タイミング分の期間が経過しこの期
間中に電源電圧が安定し動作クロックの発振が安定した
後に、デジタル回路のリセットが解除されその動作が開
始される。

【００１６】従って、電源電圧が安定するのを監視する
ための専用回路を設ける必要がなくなり、簡単なカウン
タ回路によって電源投入後の安定化制御を実現できる。
このときの安定化に必要な時間は、カウンタ手段におけ
る所定タイミングの期間のカウント数として簡単に設定
できる。

【００１７】本発明の第２の態様では、上述の本発明の
第１の態様の作用に加えて、次のような作用を有する。
即ち、電源スイッチのオフ時には、パワーオフ制御手段
が、動作クロックの論理状態を固定させると共にその動
作クロックの発振回路の発振を停止させ、デジタル回路
の動作を固定する。この結果、パワーオフ状態でも、例
えばデジタル回路を構成するスタティックＲＡＭの内容
が保持される。

【００１８】電源スイッチが再度オンされた時には、ま
ず、発振再開手段が動作クロックの論理が固定された状
態を解除してその動作クロックの発振回路の発振を再開
させる。

【００１９】そして、動作再開手段は、電源スイッチが
再度オンされた時に、前述のカウンタ手段にカウント動
作を再び開始させ、カウンタ手段が第２の所定タイミン
グ分の期間をカウントした後に、デジタル回路の動作を
再開させる。

【００２０】この結果、デジタル回路は、パワーオフ状
態において動作クロックの論理が固定されることによっ
て保持されていたスタティックＲＡＭなどの内容を使用
して動作を再開する。従って、パワーオフ時の動作状態
をそのまま再現することができる。

【００２１】また、動作クロックの発振が安定した後に
デジタル回路の動作が再開されるため、デジタル回路が
誤動作を起こすこともない。そして、本発明の第２の態
様では、電源の初期投入時に装置が動作を開始するとき
のタイミング制御と、電源スイッチが再度オンされた時
に装置が動作を再開するときのタイミング制御とを、同
じカウンタ手段で兼用することができる。

【００２２】なお、カウンタ手段において、電源の初期
投入時の第１の所定タイミング分のカウント数と電源ス
イッチが再度オンされた時の第２の所定タイミング分の
カウント数は必ずしも同一である必要はない。

【００２３】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。本発明の実施例の全体構成図１は、本発明の実施例の全体構成図であり、１チップ
マイクロコンピュータと、それに接続されるキースイッ
チの構成を示す図である。このマイクロコンピュータ
は、電卓、電子楽器、家庭用電化製品、その他様々な情
報機器などの装置（以下、単に装置と呼ぶ）に使用され
る。

【００２４】プログラムＲＯＭ１０１は、マイクロコン
ピュータが実行すべきプログラム命令（以下、オペレー
ションと呼ぶ）が記憶するＲＯＭである。オペレーショ
ンデコード部１０２は、プログラムＲＯＭ１０１から読
み出されるオペレーションをデコードして他の回路を制
御する。

【００２５】ＲＡＭアドレス制御部１０３は、プログラ
ムＲＯＭ１０１から読み出されるオペレーションの一部
として指定されるアドレスデータに基づいてＲＡＭ１０
４をアクセスする。

【００２６】ＲＯＭアドレス制御部１０５は、オペレー
ションデコード部１０２でのオペレーションのデコード
結果に基づいて、プログラムＲＯＭ１０１に対して次に
読み出されるべきオペレーションのアドレスを指定す
る。

【００２７】演算回路１０６は、オペレーションデコー
ド部１０２による制御に基づいて、ＲＡＭ１０４から読
みだされるデータに対して算術論理演算を実行する。デ
ータＲＯＭ１０７は、予め固定されたデータを記憶する
ＲＯＭであり、ＲＡＭ１０４から出力されるアドレスデ
ータに対応するデータを出力する。

【００２８】入力切換回路１０８は、演算回路１０６又
はデータＲＯＭ１０７の何れかの出力を選択して、ＲＡ
Ｍ１０４に格納する。外部インタフェース１０９は、マ
イクロコンピュータの外部に接続されるキースイッチ部
１１０におけるキー操作状態を取り込んで、ＲＡＭ１０
４に格納する。

【００２９】クロック・タイミング発生部１１１は、装
置全体を制御するためのマスタークロックＭＣＬＫをは
じめとする各種クロック及びタイミング信号を生成し、
それらをオペレーションデコード部１０２、ＲＡＭアド
レス制御部１０３、ＲＡＭ１０４、及びＲＯＭアドレス
制御部１０５に供給する。

【００３０】クロック・タイミング発生部１１１には、
後述するように、ＲＥＳＥＴ信号生成部（図３参照）か
らのＲＥＳＥＴ信号、〜ＭＩ信号生成部（図４参照）か
らの〜ＭＩ信号、発振回路（図５参照）からの接続信号
ＣＯＳＩが入力され、また、その発振回路への接続信号
ＣＯＳＯが出力される。

【００３１】また、クロック・タイミング発生部１１１
には、オペレーションデコード部１０２によって生成さ
れるパワーオフ検出信号ＰＯＦＣＭが入力される。本発明の実施例の主要部の構成図２は、図１のＲＯＭアドレス制御部１０５及びクロッ
ク・タイミング発生部１１１内の本発明に関連する部分
の構成図である。

【００３２】まず、ＲＯＭアドレス制御部１０５の構成
について説明する。#0〜#15 のＦ／Ｆ２０１は、それぞ
れクロック・タイミング発生部１１１から各クロック端
子ＣＫに入力されるクロックＴ１ＣＫ１に従って、図１
のオペレーションデコード部１０２から各入力端子Ｉに
入力される各アドレスデータａｄ０〜ａｄ１６を保持
し、各出力端子からアドレスデータＡＤ０〜ＡＤ１５と
して図１のプログラムＲＯＭ１０１に出力する。これら
のアドレスデータが、プログラムＲＯＭ１０１から次に
読み出されるオペレーションを指定するアドレスデータ
となる。

【００３３】また、各Ｆ／Ｆ２０１のリセット端子に
は、後述するリセットスタート時の一定期間とパワーオ
フ時から再パワーオン時の一定期間にかけてクロック・
タイミング発生部１１１からハイレベルのＳ_M（ＲＥＳ
２）信号が入力され、各Ｆ／Ｆ２０１の内容がリセット
される。

【００３４】更に、通常動作時には、クロック・タイミ
ング発生部１１１からのローレベルのＳ_L信号によって
反転ゲート２０３がオフされ、また、Ｓ_L信号がインバ
ータ２０４によって反転されたハイレベルの信号によっ
て反転ゲート２０２がオンされる。従って、#7のＦ／Ｆ
２０１に保持されるアドレスデータａｄ７は、反転ゲー
ト２０２及びインバータ２０３を介して、それと同じ論
理を有するアドレスデータＡＤ７として出力される。

【００３５】一方、パワーオフ時から再パワーオン時の
一定期間にかけて、前述したように各Ｆ／Ｆ２０１がハ
イレベルのＳ_M（ＲＥＳ２）信号によりリセットされる
と共に、クロック・タイミング発生部１１１からのハイ
レベルのＳ_L信号によって反転ゲート２０３がオンさ
れ、また、Ｓ_L信号がインバータ２０４によって反転さ
れたローレベルの信号により反転ゲート２０２がオフさ
れる。従って、アドレスデータＡＤ７は、電源電圧Ｖ_DD
に基づいてハイレベルに固定され、他のアドレスデータ
ＡＤ０〜ＡＤ６及びＡＤ８〜ＡＤ１５はローレベルに固
定される。この結果、パワーオフ時から再パワーオン時
の一定期間にかけて、アドレスデータＡＤ０〜ＡＤ１５
によるアドレスとして、アドレス００８０Ｈ（Ｈは、１
６進数であることを示す）が出力される。これが、再パ
ワーオン時の再スタートアドレスとなる。

【００３６】次に、クロック・タイミング発生部１１１
の構成について説明する。インバータ２０７及びＦ／Ｆ
２０８とで構成される部分は、後述するＦ／Ｆ２１２の
出力に基づき、又は後述するインバータ２１６から出力
されるＲＥＳＥＴ次段信号に基づき、或いは後述するＦ
／Ｆ２１３から出力されノアゲート２０５及びインバー
タ２０６を介してＦ／Ｆ２０８に入力するＳ_A信号に基
づき、Ｓ_M（ＲＥＳ２）信号を生成する。ＲＥＳ２信号
は、装置の通常動作時にはローレベルであるが、後述す
るリセットスタート時の一定期間と、パワーオフ時から
再パワーオン時の一定期間にかけてハイレベルとなる。
このハイレベルのＲＥＳ２信号は、ＲＯＭアドレス制御
部１０５の各Ｆ／Ｆ２０１をリセットすると共に、特に
は図示しない装置内の各端子状態を電流が流れない電圧
レベル状態にしたり、カウンタ等を初期状態にし、又は
装置内の表示装置の表示を消したりする。このように、
パワーオフ時にハイレベルとなるＲＥＳ２信号によって
装置の状態が初期状態に自動的にリセットされる。

【００３７】ノアゲート２０９、ラッチ２１０、２１
１、Ｆ／Ｆ２１２からなる部分は、後述するリセットス
タート時にＲＥＳＥＴ信号がローレベルに立ち下がって
から一定期間のタイミングをとった後に、Ｆ／Ｆ２１２
からハイレベルの信号を出力し、Ｆ／Ｆ２０８から出力
されるＲＥＳ２信号をローレベルにして、装置のリセッ
ト状態を解除する。これにより、リセットスタート時
に、電源電圧が安定するまで装置の動作開始が遅らせら
れる。このように、本発明の実施例では、デジタル回路
によってリセットスタート時のタイミングがとられるこ
とが大きな特徴である。

【００３８】また、この部分は、後述するパワーオフ時
に、図１のオペレーションデコード部１０２からのパワ
ーオフ検出信号ＰＯＦＣＭによってセットされるＦ／Ｆ
２１３の出力信号Ｓ_Aによってリセットされた後、後述
する再パワーオン時に、一定期間のタイミングをとった
後にＦ／Ｆ２１２からハイレベルの信号を出力する。こ
れにより、再パワーオン時に、Ｆ／Ｆ２０８から出力さ
れるＲＥＳ２信号がローレベルになりリセット状態が解
除されるまで一定時間のタイミングがとられ、マスター
クロックＭＣＬＫが安定になるまで装置の動作開始が遅
らせられる。

【００３９】このように、本発明の実施例では、リセッ
トスタート時のタイミング調整を行う回路と再パワーオ
ン時にタイミング調整を行う回路とが同一のカウンタ回
路によって兼用されることが大きな特徴である。

【００４０】セット／リセットＦ／Ｆ２１５、ノアゲー
ト２１４、及びＦ／Ｆ２１７からなる部分は、パワーオ
フ時から再パワーオン時の一定期間にかけてＲＯＭアド
レス制御部１０５に再スタートアドレス００８０Ｈを生
成させるためのＳ_L信号を生成する。Ｓ_L信号は、リセ
ットスタート時以降の通常動作時には、インバータ２１
６から出力されるＲＥＳＥＴ次段信号によってセット／
リセットＦ／Ｆ２１５がリセットされＳ_I信号がローレ
ベルとなることによりローレベルを維持する。この結
果、通常動作時には、ＲＯＭアドレス制御部１０５が再
スタートアドレス００８０Ｈを出力することはない。

【００４１】また、後述するパワーオフ時には、図１の
オペレーションデコード部１０２からのパワーオフ検出
信号ＰＯＦＣＭによってセットされるＦ／Ｆ２１３の出
力信号Ｓ_Aによって、Ｆ／Ｆ２１７が強制的にセットさ
れ、Ｓ_L信号がハイレベルに立ち上げられる。このＳ_L
信号のハイレベル状態は再パワーオン時の一定期間が終
了するまで維持される。これにより、ＲＯＭアドレス制
御部１０５は、再パワーオン時に、再スタートアドレス
００８０Ｈを出力する。その後、再パワーオン時から一
定期間経過後にＳ_K信号がハイレベルとなることにより
Ｓ_I信号がローレベルになり、Ｓ_L信号もローレベルに
戻る。この結果、ＲＯＭアドレス制御部１０５は、再パ
ワーオン時から一定期間経過後に、再スタートアドレス
００８０Ｈを起点として、アドレスの出力動作を再開す
る。

【００４２】クロック・タイミング発生部１１１に入力
されるＲＥＳＥＴ信号は、図３(a)又は(b) の何れかの
構成を有するＲＥＳＥＴ信号生成部で生成される。図２
及び図３(a) 又は(b) において、電源電圧Ｖ_DDが所定の
閾値を越えると、図２のインバータ２１６の出力（以
下、この出力をＲＥＳＥＴ次段信号と呼ぶ）がローレベ
ルにローレベルに立ち下がる。なお、図２のクロック・
タイミング発生部１１１において、ＲＥＳＥＴ信号が入
力される端子は、抵抗２１８を介してグランドに接続さ
れる。

【００４３】クロック・タイミング発生部１１１に入力
される〜ＭＩ信号は、図４の構成を有する〜ＭＩ信号生
成部４０１によって生成される。〜ＭＩ信号生成部４０
１は、パワースイッチ状態検出部４０２と共に、図１の
キースイッチ部１１０内に構成される。

【００４４】〜ＭＩ信号生成部４０１において、スイッ
チ４０３は、パワースイッチ状態検出部４０２内のパワ
ースイッチ４０４に連動して動作し、パワースイッチ４
０４がＢ端子側に倒されてパワーオフされた場合には、
スイッチ４０３は、電源電圧Ｖ_DDが印加されるＢ端子側
に接続される。また、パワースイッチ４０４がＡ端子側
に倒されてパワーオンされた場合には、スイッチ４０３
は、グランドレベルが印加されるＡ端子側に接続され
る。

【００４５】スイッチ４０３には、容量４０５と抵抗４
０６が縦続に接続され、抵抗４０６の他方の端子から〜
ＭＩ信号（負論理の信号）が出力される。また、この端
子には、他方がグランドに接続される容量４０７が接続
される。

【００４６】また、図２のクロック・タイミング発生部
１１１において、〜ＭＩ信号が入力される端子は、〜Ｍ
Ｉ信号生成部４０１の抵抗４０６より十分に大きな抵抗
値を有する抵抗２１９によって、電源電圧Ｖ_DDにプルア
ップされる。

【００４７】図４の〜ＭＩ信号生成部４０１によって生
成される〜ＭＩ信号は、通常動作時はハイレベルを維持
し、後述するパワーオフ後の再パワーオン時のみ一瞬ロ
ーレベルに立ち下がり、その後、再びハイレベルに戻
る。

【００４８】図４のパワースイッチ状態検出部４０２
は、パワースイッチ４０４と電流の逆流防止用のダイオ
ード４０８とから構成され、ダイオードの一端とパワー
スイッチ４０４のＢ端子側は、図１の外部インタフェー
ス１０９に接続される。図１のオペレーションデコード
部１０２は、外部インタフェース１０９を介してキース
イッチ部１１０内のパワースイッチ状態検出部４０２に
電流を供給し、パワースイッチ４０４がＡ端子側に接続
されパワーオン状態になっているときは電流が流れない
ことによりパワーオン状態を検出し、逆にパワースイッ
チ４０４がＢ端子側に接続されパワーオフ状態になって
いるときは電流が流れることによりパワーオフ状態を検
出する。

【００４９】クロック・タイミング発生部１１１におけ
る接続信号ＣＯＳＩとＣＯＳＯは、図５の構成を有する
発振回路に対して入出力される。そして、図５の発振子
５０１と抵抗５０２、及び図２のクロック・タイミング
発生部１１１のナンドゲート２２１と抵抗２２０からな
る部分は、マスタークロックＭＣＬＫを発振する回路を
構成する。

【００５０】次に、図２のクロック・タイミング発生部
１１１において、インバータ２１６、２２２及びナンド
ゲート２２３〜２２６よりなる部分は、リセットスター
ト時以降及び再パワーオン時以降の各動作時には、マス
タークロックＭＣＬＫの発振回路を構成するナンドゲー
ト２２１にハイレベルのＳ_D信号を供給することによ
り、マスタークロックＭＣＬＫの発振を可能にし、後述
するパワーオフ時には、ナンドゲート２２１にローレベ
ルのＳ_D信号を供給することにより、マスタークロック
ＭＣＬＫをハイレベルに固定し、図１のＲＡＭ１０４な
どの内容をバックアップする。

【００５１】以上、図１〜図５の構成を有する本発明の
実施例の動作について、順次詳細に説明する。基本動作の説明まず、本発明の実施例の基本動作について、図６の動作
タイミングチャートに従って説明する。

【００５２】クロック・タイミング発生部１１１（図
１、図２）から出力されるマスタークロックＭＣＬＫ
は、同発生部に接続される図５の発振回路の発振子５０
１の発振に対応して発生されるクロックであり、装置全
体を制御する最も基本的なクロックである。

【００５３】クロックＣＫ１、ＣＫ２は、装置内のラッ
チやゲートの開閉、ＲＡＭの書き込み等の動作を制御す
るための２相クロックである。クロックＴ１〜Ｔ３は、
本実施例における基本動作タイミングを示す３相クロッ
クである。Ｔ１〜Ｔ３までの１サイクルがオペレーショ
ンが実行される基本サイクルとなる。長いオペレーショ
ンは、このオペレーション実行サイクルの倍数の命令サ
イクルで実行される。

【００５４】クロックＣＫＲＯは、クロックＴ１とＣＫ
２がアクティブとなるオペレーション実行サイクルの先
頭のタイミングにおいて発生されるクロックであり、各
オペレーションの読出しタイミングを示す。図１のオペ
レーションデコード部１０２は、プログラムＲＯＭ１０
１から読み出したオペレーションを、このクロックＣＫ
ＲＯによって内部にラッチする。また、このクロックＣ
ＫＲＯの間隔が、前述したオペレーション実行サイクル
となる。

【００５５】クロックＴ１ＣＫ１は、オペレーション実
行サイクルの先頭のタイミングでクロックＣＫＲＯが発
生した後、クロックＴ１とＣＫ１がアクティブとなるタ
イミングにおいて発生されるクロックであり、図１のＲ
ＯＭアドレス制御部１０５がプログラムＲＯＭ１０１に
対して出力するアドレスの変化タイミングを示す。

【００５６】上記各クロックＣＫ１、ＣＫ２、Ｔ１、Ｔ
２、Ｔ３、、ＣＫＲＯ、及びＴ１ＣＫ１は、クロック・
タイミング発生部１１１内の特には図示しない回路で、
マスタークロックＭＣＬＫに基づいて生成される。

【００５７】図６において、例えば時刻ｔ_Aにおいて、
ＲＯＭアドレス制御部１０５からプログラムＲＯＭ１０
１に出力されるＡＤ０〜ＡＤ１５（図２参照）の１６ビ
ットのアドレスが、クロックＴ１ＣＫ１に従って、アド
レスからアドレスに変化した場合、次のオペレーシ
ョン実行サイクルの先頭の時刻ｔ_Bにおいて、オペレー
ションデコード部１０２は、クロックＣＫＲＯに従っ
て、プログラムＲＯＭ１０１から、今までのアドレス
のオペレーションに代えてアドレスのオペレーション
を取り込んで実行する。同様に、続く時刻ｔ_Cではプロ
グラムＲＯＭ１０１にアドレスが指定され、時刻ｔ_D
においてそのアドレスのオペレーションが実行される。全体動作次に、本発明の実施例の全体動作について、図７の動作
フローチャートを用いて説明する。このフローは、図１
のオペレーションデコード部１０２がプログラムＲＯＭ
１０１に格納されている各オペレーションを実行する動
作として実現される。

【００５８】まず、ステップＳ７０１は、最初に装置に
電源が投入されたとき、即ち、リセットスタート時に実
行される処理部分である。この処理のオペレーション
は、例えば次のステップＳ７０２の処理の先頭オペレー
ションのアドレスの指定のみを行なうものである。

【００５９】ここで、リセットスタート時の電源電圧Ｖ
_DDが安定しかつマスタークロックＭＣＬＫの発振が安定
するまでの一定期間は、ＲＥＳＥＴ信号がハイレベルと
なり、また、Ｓ_J信号がハイレベルとなることにより、
ＲＥＳ２信号（図２参照）がハイレベルとなる。この結
果、ＲＯＭアドレス制御部１０５は、ステップＳ７０１
の処理のオペレーションに基づいてオペレーションデコ
ード部１０２より指定されるステップＳ７０２の処理の
先頭オペレーションのアドレスを、プログラムＲＯＭ１
０１へ出力しない。

【００６０】また、ＲＥＳ２信号がハイレベルとなるこ
とにより、装置内の各端子状態を電流が流れない電圧レ
ベル状態にしたり、カウンタ等を初期状態にし、又は装
置内の表示装置の表示を消したりするリセット動作が自
動的に行なわれる。

【００６１】ＲＥＳＥＴ信号がローレベルに立ち下がっ
た後、ラッチ２１０、２１１からなるカウンタ回路がカ
ウント動作を行い、Ｓ_K信号がハイレベル、Ｓ_J信号が
ローレベルとなると、ＲＥＳ２信号がローレベルに立ち
下がり、ＲＯＭアドレス制御部１０５は、ステップＳ７
０１の処理のオペレーションに基づいてオペレーション
デコード部１０２より指定されるステップＳ７０２の処
理の先頭オペレーションのアドレスを、プログラムＲＯ
Ｍ１０１へ出力する。この結果、オペレーションデコー
ド部１０２は、ステップＳ７０２の処理を実行する。

【００６２】ステップＳ７０２では、図１のＲＡＭ１０
４の内容がクリアされる。ステップＳ７０３では、図１
のＲＡＭ１０４以外の各部分に初期値を設定する処理
（イニシャライズ）などが実行される。

【００６３】次に、ステップＳ７０４では、図１のマイ
クロコンピュータが制御を行なう装置の機能を実現する
ためのメイン処理が実行される。例えば電子楽器では、
実際に楽音を発生する処理である。

【００６４】ステップＳ７０４は、次のステップＳ７０
５において、キースイッチ部１１０内のパワースイッチ
状態検出部４０２（図４）においてパワースイッチ４０
４がオフされたことが検出されるまで繰り返し実行され
る。

【００６５】ステップＳ７０５で、パワースイッチ４０
４がオフされたことが検出されると、ステップＳ７０６
において、パワーオフ処理が実行される。この処理は、
後述するようにマスタークロックＭＣＬＫの論理をハイ
レベルに固定させてその発振を停止させるために、パワ
ーオフ検出信号ＰＯＦＣＭをハイレベルに立ち上げる処
理である。

【００６６】なお、パワーオフ時には、ＲＥＳ２信号が
ハイレベルとなることにより、装置内の各端子状態を電
流が流れない電圧レベル状態にしたり、カウンタ等を初
期状態にし、又は装置内の表示装置の表示を消したりす
るリセット動作が自動的に行なわれる。

【００６７】以上のパワーオフ処理により、装置はパワ
ーオフ状態（ステップＳ７０７）になる。次に、キース
イッチ部１１０内のパワースイッチ状態検出部４０２
（図４）においてパワースイッチ４０４が再びオンされ
ると、図４の〜ＭＩ信号生成部４０１から出力される〜
ＭＩ信号の論理が一瞬だけローレベルに立ち下がり、こ
の変化がクロック・タイミング発生部１１１（図１、図
２）において検知される。この結果、同発生部は、マス
タークロックＭＣＬＫの発振を再開すると共に、ＲＯＭ
アドレス制御部１０５（図１、図２）に対してプログラ
ムＲＯＭ１０１へアドレスデータとして００８０Ｈを出
力させる。

【００６８】プログラムＲＯＭ１０１上のアドレス００
８０Ｈには、ステップＳ７０８の再パワーオン時に実行
される処理のオペレーションが格納されている。このオ
ペレーションは、例えばステップＳ７０３の処理の先頭
オペレーションのアドレスの指定のみを行なうものであ
る。

【００６９】ここで、再パワーオン時にマスタークロッ
クＭＣＬＫの発振が安定するまでの一定期間は、図２の
ラッチ２１０、２１１の動作に基づいてＲＥＳ２信号が
ハイレベルを維持することにより、ＲＯＭアドレス制御
部１０５は、ステップＳ７０１の処理のオペレーション
に基づいてオペレーションデコード部１０２より指定さ
れるステップＳ７０３の処理の先頭オペレーションのア
ドレスを、プログラムＲＯＭ１０１へ出力しない。

【００７０】上記一定期間が経過すると、ＲＯＭアドレ
ス制御部１０５は、ステップＳ７０３の処理の先頭オペ
レーションのプログラムＲＯＭアドレスをプログラムＲ
ＯＭ１０１へ出力し、これにより、ステップＳ７０３以
降の処理が再開される。

【００７１】今、ステップＳ７０７のパワーオフ状態で
は、前述したようにマスタークロックＭＣＬＫの論理が
固定されるため、スタティックＲＡＭである例えば図１
のＲＡＭ１０４の内容はそのまま保持されている。従っ
て、再パワーオン時には、装置は、パワーオフ直前の装
置の状態から動作を再開することができる。

【００７２】また、パワーオフから再パワーオンまでの
間は、装置各部に電圧は与えられていてもマスタークロ
ックＭＣＬＫなどの論理は固定されているため、装置が
消費する電流は非常に少なく抑えられる。リセットスタート時の動作次に、最初に装置に電源が投入されたとき、即ち、リセ
ットスタート時の詳細な動作について、図８、図９の動
作タイミングチャートに従って説明する。

【００７３】図８、図９において、マスタークロックＭ
ＣＬＫ、クロックＣＫ１、ＣＫ２、クロックＴ１、Ｔ
２、Ｔ３、、クロックＣＫＲＯ、クロックＴ１ＣＫ１、
アドレスＡＤ０〜ＡＤ１５、及びオペレーションについ
ては、図６で既に説明した。

【００７４】クロック〜Ｔ１ＣＫ２は、クロックＴ１と
ＣＫ２がアクティブとなるタイミングにおいて発生され
る負論理のクロックである。クロックＴ２ＣＫ１は、ク
ロックＴ２とＣＫ１がアクティブとなるタイミングにお
いて発生されるクロックである。クロックＴ３ＣＫ１
は、クロックＴ３とＣＫ１がアクティブとなるタイミン
グにおいて発生されるクロックである。

【００７５】まず、装置への最初の電源投入時に、図３
(a) 又は(b) のＲＥＳＥＴ信号生成部において、電源電
圧Ｖ_DDが上昇してゆき、Ｖ_DDが図２のインバータ２１６
の論理閾値レベルを越えると、ＲＥＳＥＴ次段信号がハ
イレベルからローレベルに変化する。

【００７６】ＲＥＳＥＴ次段信号が最初にハイレベルで
ある間、図２のクロック・タイミング発生部１１１にお
いて、インバータ２２２の出力はローレベルであり、ナ
ンドゲート２２３の出力信号Ｓ_Dはハイレベルとなる。
一方、Ｆ／Ｆ２１３の出力であるＳ_A信号はローレベル
となっており、ナンドゲート２２４の出力信号Ｓ_Bはハ
イレベルとなる。従って、ナンドゲート２２５の出力信
号Ｓ_Cはローレベルとなり、このローレベル信号により
ナンドゲート２２３の出力信号Ｓ_Dのハイレベル状態が
維持される。この結果、ナンドゲート２２１はインバー
タとして動作し、マスタークロックＭＣＬＫは発振可能
な状態となっている。また、上述のようにインバータ２
２２の出力がローレベルであることにより、ナンドゲー
ト２２６の出力信号Ｓ_Eはハイレベルとなっている。

【００７７】次に、前述したように電源電圧Ｖ_DDが上昇
してゆきＲＥＳＥＴ次段信号がローレベルに立ち下がっ
てインバータ２２２の出力がハイレベルに変化しても、
Ｓ_C信号はローレベルを維持するため、ナンドゲート２
２３の出力信号Ｓ_Dはハイレベル状態を維持する。従っ
て、マスタークロックＭＣＬＫは発振可能な状態を維持
する。一方、インバータ２２２の出力がハイレベルに変
化し、かつ、Ｓ_D信号がハイレベルの状態を維持する
と、ナンドゲート２２６の出力信号Ｓ_Eは、図８に示さ
れるようにローレベルに変化する。この結果、Ｆ／Ｆ２
１３のリセット状態が解除され、Ｆ／Ｆ２１３は、図１
のオペレーションデコード部１０２からのパワーオフ検
出信号ＰＯＦＣＭを入力可能な状態になる。このパワー
オフ検出信号ＰＯＦＣＭは、オペレーションデコード部
１０２がパワースイッチ４０４（図４）がパワーオフさ
れたことを検出しない限りローレベルを維持し、Ｓ_A信
号もローレベルを維持する。

【００７８】一方、クロック・タイミング発生部１１１
において、ラッチ２１０と２１１は、ノアゲート２０９
の出力をクロック入力とし、Ｓ_G信号を下位出力、Ｓ_H
信号を上位出力とする２ビットカウンタを構成してい
る。また、Ｆ／Ｆ２１２は、クロックＴ３ＣＫ１に基づ
いて、上記カウンタの上位出力であるＳ_H信号を保持し
て、Ｓ_K信号を出力する。今、電源投入後直後は、ＲＥ
ＳＥＴ次段信号は前述したようにハイレベルであり、こ
の信号がノアゲート２０５、インバータ２０６を介して
ラッチ２１０、２１１、Ｆ／Ｆ２１２の各リセット端子
に入力することにより、これらの回路がリセットされ
る。従って、これらの回路によるカウント動作は行われ
ず、Ｓ_K信号はローレベル、Ｓ_J信号はハイレベルとな
る。また、ノアゲート２０５、インバータ２０６を介し
て入力するＲＥＳＥＴ次段信号によってＦ／Ｆ２０８が
強制的にセットされ、Ｓ_M（ＲＥＳ２）信号はハイレベ
ルとなる。

【００７９】電源投入後、電源電圧Ｖ_DDが上昇し、ＲＥ
ＳＥＴ信号がハイレベルに立ち上がり、インバータ２１
６から出力されるＲＥＳＥＴ次段信号がローレベルに立
ち下がると、ラッチ２１０、２１１、Ｆ／Ｆ２１２のリ
セットが解除され、Ｆ／Ｆ２０８のセットが解除され
る。

【００８０】この結果、ラッチ２１０、２１１からなる
カウンタが動作可能な状態になる。そして、前述したよ
うに始めはＦ／Ｆ２１２から出力されるＳ_K信号はロー
レベルであるから、ノアゲート２０９にクロック〜Ｔ１
ＣＫ２が入力可能な状態となる。この結果、ＲＥＳＥＴ
次段信号がローレベルに立ち下がったタイミングから、
ラッチ２１０と２１１とからなるカウンタがクロック〜
Ｔ１ＣＫ２によるカウントアップ動作を開始する。

【００８１】一方、ＲＥＳＥＴ次段信号がローレベルに
立ち下がってＦ／Ｆ２０８のセットが解除されても、Ｓ
_K信号がハイレベルに立ち上がらないうちは、Ｓ_J信号
がローレベルであり、Ｆ／Ｆ２０８から出力されるＳ_M
（ＲＥＳ２）信号は、図８に示されるようにハイレベル
を維持する。

【００８２】ハイレベルのＲＥＳ２信号は、図２のＲＯ
Ｍアドレス制御部１０５内のアドレス出力用の#1〜#15
のＦ／Ｆ２０１をリセットする。また、電源投入時には
ハイレベルとなったＲＥＳＥＴ次段信号によりセット／
リセットＦ／Ｆ２１５がセットされ、その出力がハイレ
ベルとなる。従って、ノアゲート２１４から出力される
Ｓ_I信号はローレベルとなり、Ｆ／Ｆ２１７から出力さ
れるＳ_L信号もローレベルとなる。これにより、ＲＯＭ
アドレス制御部１０５において、反転ゲート２０３がオ
フされ、また、Ｓ_L信号がインバータ２０４により反転
されたハイレベルの信号により反転ゲート２０２がオン
される。従って、アドレスデータＡＤ７としては#7のＦ
／Ｆ２０１の出力が選択される。

【００８３】以上の結果、ＡＤ０〜ＡＤ１５は、図８に
示されるように、オール０（アドレス）となる。従っ
て、図１のプログラムＲＯＭ１０１からオペレーション
デコード部１０２へは、図７のステップＳ７０１に対応
するオペレーションが出力されることになる。しかし、
上述したように、ＲＥＳ２信号によって#1〜#15 のＦ／
Ｆ２０１はリセットされ、ＲＯＭアドレス制御部１０５
はオール０のアドレスを出力し続けるため、図７のステ
ップＳ７０２の処理は実行されない。

【００８４】また、ＲＥＳ２信号がハイレベルとなるこ
とにより、装置内の各端子状態を電流が流れない電圧レ
ベル状態にしたり、カウンタ等を初期状態にし、又は装
置内の表示装置の表示を消したりするリセット動作が自
動的に行なわれる。

【００８５】ラッチ２１０と２１１とからなるカウンタ
がクロック〜Ｔ１ＣＫ２によるカウントアップ動作を開
始すると、まず、図８に示されるように、ＲＥＳＥＴ次
段信号がローレベルに立ち下がった後に最初に発生する
クロック〜Ｔ１ＣＫ２によって、ラッチ２１０の正論理
出力であるＳ_G信号がハイレベルに立ち上がる。次に、
２番目のクロック〜Ｔ１ＣＫ２が入力すると、図８に示
されるように、Ｓ_G信号がローレベルに立ち下がり、同
時にラッチ２１２の正論理出力であるＳ_H信号がハイレ
ベルに立ち上がる。そして、このタイミングの後に入力
するクロックＴ３ＣＫ１の入力タイミングにおいて、上
記ハイレベルのＳ_H信号がＦ／Ｆ２１２に取り込まれて
その出力信号Ｓ_Kがハイレベルに立ち上がる。Ｓ_K信号
がハイレベルとなると、ノアゲート２０９から出力され
るＳ_F信号はローレベルに固定されるため、以後、Ｆ／
Ｆ２１２から出力されるＳ_K信号は後述するパワーオフ
時までハイレベルを維持する。

【００８６】Ｓ_K信号がハイレベルに立ち上がると、図
９に示されるように、Ｓ_J信号がローレベルに立ち下が
る。その後、このローレベルのＳ_J信号はクロックＴ２
ＣＫ１が出力されるタイミングでＦ／Ｆ２０８に取り込
まれ、続いてクロックＣＫＲＯが出力されるタイミング
で、図９に示されるように、Ｆ／Ｆ２０８から出力され
るＲＥＳ２信号がローレベルに立ち下がる。

【００８７】この結果、図２のＲＯＭアドレス制御部１
０５内のアドレス出力用の#1〜#15のＦ／Ｆ２０１のリ
セットが解除される。この時既に、オペレーションデコ
ード部１０２より指定されるａｄ０〜ａｄ１５として、
オール０のアドレスの図７のステップＳ７０１の処理の
オペレーションによって指定されるステップＳ７０２の
処理の先頭オペレーションのアドレスが入力してい
る。そして、各Ｆ／Ｆ２０１は、解除後に入力するクロ
ックＴ１ＣＫ１に同期して上記アドレスを取り込み、
それをプログラムＲＯＭ１０１に出力する。

【００８８】これ以後、前述した図６の動作タイミング
チャートと同様の図９の動作タイミングチャートが実行
されることにより、図７のステップＳ７０２以降の処理
が実行され、装置は動作状態になる。

【００８９】動作状態に入った後は、図９に示されるよ
うに、電源電圧Ｖ_DDはハイレベルを維持する。また、Ｒ
ＥＳＥＴ次段信号はローレベルを維持し、Ｓ_J信号及び
ＲＥＳ２信号はローレベルを維持する。

【００９０】また、動作状態に入った後は、セット／リ
セットＦ／Ｆ２１５がセットされたままでその出力がハ
イレベルであることにより、又はＳ_K信号がハイレベル
であることにより、ノアゲート２１４から出力されるＳ
_I信号はローレベルを維持し、Ｆ／Ｆ２１７から出力さ
れるＳ_L信号もローレベルを維持する。この結果、ＲＯ
Ｍアドレス制御部１０５において、反転ゲート２０３が
オフされ、また、Ｓ_L信号がインバータ２０４によって
反転されたハイレベルの信号によって反転ゲート２０２
がオンされる。従って、#7のＦ／Ｆ２０１に保持される
アドレスデータａｄ７は、反転ゲート２０２及びインバ
ータ２０３を介して、それと同じ論理を有するアドレス
データＡＤ７として出力される。

【００９１】以上の結果、動作状態に入った後は、ＲＯ
Ｍアドレス制御部１０５は有効なアドレスを出力可能な
状態になる。更に、動作状態に入った後は、Ｓ_E信号は
ローレベルを維持し、Ｆ／Ｆ２１３は図１のオペレーシ
ョンデコード部１０２からのパワーオフ検出信号ＰＯＦ
ＣＭを入力可能な状態になる。

【００９２】以上のように、本発明の実施例では、リセ
ットスタート時に、ＲＥＳＥＴ次段信号がローレベルに
立ち下がってから、ラッチ２１０、２１１からなるカウ
ンタがカウントアップ動作を行ってＳ_K信号をハイレベ
ルに立ち上げるまでの約３オペレーションサイクルの間
は、装置が実質的な動作を開始しないため、電源投入時
の誤動作を防止することができる。

【００９３】本発明の実施例では、上記カウンタとして
は、ラッチ２１０と２１１とからなる２段のカウンタが
構成されている。ここで、電源投入後ＲＥＳＥＴ次段信
号がローレベルに立ち下がるまでの時間は、図３(a) 又
は(b) の回路における素子特性により変化する。従っ
て、上述のカウントアップ動作の時間は、電源電圧Ｖ_DD
が安定してマスタークロックＭＣＬＫの発振が安定する
までの時間以上となるような十分な時間がとられ、その
時間によってラッチの段数が決定される。パワーオフ時の動作次に、パワーオフ時の動作について、図１０、図１１の
動作タイミングチャートに従って説明する。

【００９４】図１０、図１１において、マスタークロッ
クＭＣＬＫ、クロックＣＫ１、ＣＫ２、クロックＴ１、
Ｔ２、Ｔ３、、クロックＣＫＲＯ、アドレスＡＤ０〜Ａ
Ｄ１５、オペレーションについては、図６、図８、図９
で既に説明した。

【００９５】パワーオフ検出信号ＰＯＦＣＭは、図１の
オペレーションデコード部１０２がキースイッチ部１１
０内のパワースイッチ状態検出部４０２（図４）におい
てパワースイッチ４０４がオフされたことを検出した場
合に、同デコード部がハイレベルの信号として出力する
信号である。

【００９６】今、前述した図６、図９の動作タイミング
チャートと同様の図１０の動作タイミングチャートが実
行されることにより、図７のステップＳ７０４とＳ７０
５の処理が繰り返し実行され、装置は動作状態にある。

【００９７】この状態で、図１のオペレーションデコー
ド部１０２は、図７のメイン処理Ｓ７０４の一部の処理
として、パワースイッチ状態検出部４０２に電流を供給
しパワースイッチ４０４の接続状態を走査する。

【００９８】この結果、オペレーションデコード部１０
２は、図７のステップＳ７０５の処理としてパワースイ
ッチ４０４がＢ端子側に接続されパワーオフされたこと
を検出すると、図１のＲＯＭアドレス制御部１０５に対
して、図１０、図１１に示されるように、パワーオフ処
理用のアドレスを出力する。

【００９９】従って、オペレーションデコード部１０２
は、プログラムＲＯＭ１０１からアドレスに対応する
パワーオフ処理用のオペレーションを読み出し、それを
実行する。この結果、前述した図７のステップＳ７０６
の処理として、パワーオフ処理が実行される。この処理
は、前述したようにパワーオフ検出信号ＰＯＦＣＭをハ
イレベルに立ち上げるための処理である。

【０１００】この結果、オペレーションデコード部１０
２は、クロックＣＫＲＯに同期した上記パワーオフ処理
のオペレーションの実行タイミングで、図１１に示され
るようにパワーオフ検出信号ＰＯＦＣＭをハイレベルに
立ち上げる。

【０１０１】図２のクロック・タイミング発生部１１１
では、図１１に示されるようにパワーオフ検出信号ＰＯ
ＦＣＭがハイレベルに立ち上がった後最初にクロックＴ
１ＣＫ１が出力されるタイミングで、Ｆ／Ｆ２１３がハ
イレベルのパワーオフ検出信号ＰＯＦＣＭを取り込む。
これにより、その出力であるＳ_A信号がハイレベルに立
ち上がる。

【０１０２】このハイレベルのＳ_A信号は、ノアゲート
２０５、インバータ２０６を介してＦ／Ｆ２１７及びＦ
／Ｆ２０８をそれぞれセットするため、図１１に示され
るように、それらの各出力であるＳ_L信号及びＳ_M（Ｒ
ＥＳ２）信号がそれぞれハイレベルに立ち上がる。

【０１０３】このようにパワーオフ時にＲＥＳ２信号が
ハイレベルとなることにより、装置内の各端子状態を電
流が流れない電圧レベル状態にしたり、カウンタ等を初
期状態にし、又は装置内の表示装置の表示を消したりす
るリセット動作が自動的に行なわれる。

【０１０４】同時に、ＲＯＭアドレス制御部１０５にお
いて、各Ｆ／Ｆ２０１が上述のハイレベルのＳ_M信号に
よってリセットされると共に、ハイレベルのＳ_L信号に
よって反転ゲート２０３がオンされ、また、Ｓ_L信号が
インバータ２０４によって反転されたローレベルの信号
によって反転ゲート２０２がオフされる。従って、アド
レスデータＡＤ７は、電源電圧Ｖ_DDに基づいてハイレベ
ルに固定され、他のアドレスデータＡＤ０〜ＡＤ６及び
ＡＤ８〜ＡＤ１５はローレベルに固定される。この結
果、図１１に示されるように、Ｓ_M信号及びＳ_L信号が
ハイレベルとなるタイミングで、ＲＯＭアドレス制御部
１０５からは、アドレス００８０Ｈ（アドレスｓ）が
出力され、オペレーションデコード部１０２からのアド
レスは出力されなくなる。このアドレス００８０Ｈは、
後述する再パワーオン時の再スタートアドレスとなる。

【０１０５】また、ハイレベルのＳ_A信号はＦ／Ｆ２１
２をリセットするため、図１１に示されるように、Ｓ_K
信号がローレベルに立ち下がる。更に、ハイレベルのＳ
_A信号はラッチ２１０、２１１をもリセットし、パワー
オフ時の段階では、後述するようにＳ_A信号が立ち上が
った以後はクロック〜Ｔ１ＣＫ２が発生しなくなるた
め、ラッチ２１０、２１１からなるカウンタは動作せ
ず、Ｓ_K信号はローレベルを維持する。

【０１０６】これと共に、ハイレベルのＳ_A信号はセッ
ト／リセットＦ／Ｆ２１５をリセットし、その出力がロ
ーレベルになる。従って、ノアゲート２１４の２つの入
力は共にローレベルとなり、そこから出力されるＳ_I信
号はハイレベルに立ち上がる。このハイレベルのＳ_I信
号は、後述する再パワーオン時の一定期間、Ｓ_L信号を
ハイレベルに維持するために使用される。

【０１０７】一方、図１１に示されるように、Ｓ_A信号
がハイレベルに立ち上がった後、クロックＣＫ２がハイ
レベルに立ち上がるタイミングで、ナンドゲート２２４
から出力されるＳ_B信号がローレベルに立ち下がる。ロ
ーレベルのＳ_B信号は、図１１に示されるように、ナン
ドゲート２２５から出力されるＳ_C信号をハイレベルに
立ち上げる。また、ＲＥＳＥＴ次段信号はリセットスタ
ート時以後ローレベルのままであり（図８参照）、ま
た、〜ＭＩ信号は、プルアップ抵抗２１９によってハイ
レベルにプルアップされている。従って、ナンドゲート
２２３から出力されるＳ_D信号は、図１１に示されるよ
うに、ローレベルに立ち下がる。ローレベルのＳ_D信号
は、ナンドゲート２２５から出力されるＳ_C信号をハイ
レベルに維持し、この結果、Ｓ_D信号自身もローレベル
に維持される。

【０１０８】ローレベルのＳ_D信号は、図１１に示され
るように、ナンドゲート２２６から出力されるＳ_E信号
をハイレベルに立ち上げる。この結果、Ｆ／Ｆ２１３が
リセットされ、図１１に示されるように、Ｓ_A信号はロ
ーレベルに立ち下がり、ナンドゲート２２４から出力さ
れるＳ_B信号はハイレベルに戻る。

【０１０９】また、ローレベルのＳ_D信号は、ナンドゲ
ート２２１から出力されるマスタークロックＭＣＬＫの
論理をハイレベルに固定する。この結果、接続信号ＣＯ
ＳＯ、ＣＯＳＩを介して接続される図５の発振回路が発
振を停止する。

【０１１０】ここで、Ｓ_A信号がローレベルに立ち下が
るとＦ／Ｆ２０８のセットが解除されるが、前述したよ
うにＳ_K信号はローレベルを維持するためＳ_J信号はハ
イレベルを維持し、従って、Ｆ／Ｆ２０８から出力され
るＲＥＳ２信号はハイレベルを維持する。

【０１１１】このようにして、マスタークロックＭＣＬ
Ｋ、それに基づいて生成されるクロックＣＫ１、ＣＫ
２、ＣＫＲＯ、Ｔ１、Ｔ２、及びＴ３の各論理が固定さ
れ、従って、図１のオペレーションデコード部１０２
は、前述したアドレスのパワーオフ処理のオペレーシ
ョンを実行した状態でその動作が固定され、また、ＲＯ
Ｍアドレス制御部１０５は、アドレス００８０Ｈを出力
した状態でその動作が固定される。

【０１１２】以上説明したように、パワーオフ状態で
は、マスタークロックＭＣＬＫの論理が固定されるた
め、スタティックＲＡＭである例えば図１のＲＡＭ１０
４の内容はそのまま保持されている。従って、後述する
再パワーオン時には、装置は、パワーオフ直前の装置の
状態から動作を再開することができる。

【０１１３】また、パワーオフ時にハイレベルとなるＲ
ＥＳ２信号によって、装置の状態が初期状態に自動的に
リセットされる。再パワーオン時の動作最後に、再パワーオン時の動作について、図１２、図１
３の動作タイミングチャートに従って説明する。

【０１１４】図１のキースイッチ部１１０内のパワース
イッチ状態検出部４０２（図４）において、パワースイ
ッチ４０４がＢ端子側に接続されてオフされた後に再び
Ａ端子側に接続されてオンされると、図４の〜ＭＩ信号
生成部４０１の回路構成により、〜ＭＩ信号は、図１２
に示されるように瞬間的にディスチャージされてローレ
ベルに立ち下がり、その後、徐々にハイレベルに復帰す
る。

【０１１５】〜ＭＩ信号がローレベルに立ち下がると、
ナンドゲート２２３から出力されるＳ_D信号がハイレベ
ルに立ち上がる。ハイレベルのＳ_D信号はナンドゲート
２２５から出力されるＳ_C信号をローレベルに立ち下
げ、ナンドゲート２２３から出力されるＳ_D信号自身は
ハイレベルを維持する。

【０１１６】ハイレベルのＳ_D信号は、ナンドゲート２
２１のインバート機能を回復させ、図１２に示されるよ
うにマスタークロックＭＣＬＫの発振を再開させる。こ
れにより、クロックＣＫ１、ＣＫ２、ＣＫＲＯ、Ｔ１、
Ｔ２、及びＴ３なども出力が再開される。但し、発振開
始後しばらくの期間は、図５の発振回路の発振波形は、
例えば図１４に示されるような過渡特性を有し、各クロ
ックは、図１４又は図１２に示されるように、そのクロ
ック幅などが安定しない状態となっている。

【０１１７】また、ハイレベルのＳ_D信号は、ナンドゲ
ート２２６から出力されるＳ_E信号をローレベルに立ち
下げる。従って、Ｆ／Ｆ２１３のリセット状態が解除さ
れ、Ｆ／Ｆ２１３は、図１のオペレーションデコード部
１０２からのパワーオフ検出信号ＰＯＦＣＭを再び入力
可能な状態になる。

【０１１８】一方、図１のオペレーションデコード部１
０２は、図１２に示されるようにように、クロックＣＫ
ＲＯの出力タイミンで、ＲＯＭアドレス制御部１０５が
パワーオフ時に出力したままになっているアドレス００
８０Ｈ（図１１参照）に対応するオペレーションを取り
込む。このオペレーションは、前述したように、図７の
ステップＳ７０８の再パワーオン時に実行される処理の
オペレーションであって、例えばステップＳ７０３の処
理の先頭オペレーションのアドレスの指定のみを行なう
ものである。なお、オペレーションデコード部１０２
は、アドレス００８０Ｈに対応するオペレーションを取
り込むタイミングで、図１２に示されるようにパワーオ
フ検出信号ＰＯＦＣＭをローレベルに立ち下げる。

【０１１９】ここで、再パワーオン時において、図２の
ＲＯＭアドレス制御部１０５の動作状態を決定するＳ_M
（ＲＥＳ２）信号とＳ_L信号は、パワーオフ時にハイレ
ベルに立ち上げられたままである（図１１参照）。従っ
て、ＲＯＭアドレス制御部１０５は、前述したように、
アドレス００８０Ｈを出力したままの状態を維持する。
そして、本実施例では、以下に説明する動作によって、
マスタークロックＭＣＬＫの発振が安定するまでの３オ
ペレーションサイクル強の間は、図２のラッチ２１０、
２１１のカウント動作に基づいて、上述のＲＥＳ２信号
及びＳ_L信号がハイレベルである状態が維持される。

【０１２０】この結果、ＲＯＭアドレス制御部１０５
は、アドレス００８０Ｈのオペレーションに基づいてオ
ペレーションデコード部１０２から指定される図７のス
テップＳ７０３の処理の先頭オペレーションのアドレス
（図９のアドレスと同じ）をプログラムＲＯＭ１０
１へ出力することはせず、アドレス００８０Ｈを出力し
続ける。これにより、マスタークロックＭＣＬＫの発振
が安定するまで装置の動作が再開されないように制御す
ることができる。以下に、このタイミングカウント動作
について説明する。

【０１２１】まず、図２のクロック・タイミング発生部
１１１において、ノアゲート２０９に入力するＳ_K信号
は前述したパワーオフ時にローレベルに立ち下げられて
いるため（図１１参照）、図１２に示されるように、再
パワーオン時の最初のクロック〜Ｔ１ＣＫ２の出力によ
り、ノアゲート２０９からラッチ２１０に、クロック〜
Ｔ１ＣＫ２の論理が反転された論理を有するＳ_F信号が
入力し、ラッチ２１０、２１１からなるカウンタがカウ
ントアップされ、下位カウント出力であるＳ_G信号がハ
イレベルに立ち上がる。

【０１２２】続いて、図１２に示されるように、次のオ
ペレーションサイクルの先頭タイミングのクロック〜Ｔ
１ＣＫ２の出力により、再びＳ_F信号がハイレベルとな
り、ラッチ２１０、２１１からなるカウンタが更にカウ
ントアップされ、下位カウント出力であるＳ_G信号がロ
ーレベルに戻ると共に、上位カウント出力であるＳ_H信
号がハイレベルに立ち上がる。

【０１２３】この結果、図１３に示されるように、次の
クロックＴ３ＣＫ１の出力により、Ｆ／Ｆ２１２がハイ
レベルのＳ_H信号を取り込んでその出力であるＳ_K信号
をハイレベルに立ち上げる。Ｓ_K信号がハイレベルとな
ると、ノアゲート２０９から出力されるＳ_F信号はロー
レベルに固定されるため、以後、図１３に示されるよう
に、Ｆ／Ｆ２１２から出力されるＳ_K信号は次のパワー
オフ時までハイレベルを維持する。

【０１２４】ハイレベルのＳ_K信号は、インバータ２０
７から出力されるＳ_J信号をローレベルに立ち下げる。
また、ハイレベルのＳ_K信号は、ノアゲート２１４から
出力されるＳ_I信号をローレベルに立ち下げる。

【０１２５】次に、Ｓ_J信号がローレベルに立ち下がっ
た後、クロックＴ２ＣＫ１の出力により、そのローレベ
ル信号がＦ／Ｆ２０８に取り込まれ、図１３に示される
ように、続いて出力されるクロックＣＫＲＯによって、
Ｆ／Ｆ２０８から出力されるＳ_M（ＲＥＳ２）信号がロ
ーレベルに立ち下がる。この結果、ＲＯＭアドレス制御
部１０５の各Ｆ／Ｆ２０１のリセット状態が解除され
る。

【０１２６】また、Ｓ_M信号がローレベルに立ち下が
り、上述のようにＲＯＭアドレス制御部１０５の各Ｆ／
Ｆ２０１のリセット状態が解除された後、クロックＴ１
ＣＫ１の出力により、ローレベルのＳ_I信号がＦ／Ｆ２
１７に取り込まれ、そこから出力されるＳ_L信号がロー
レベルに立ち下がる。この結果、ＲＯＭアドレス制御部
１０５において、反転ゲート２０３がオフされ、また、
Ｓ_L信号がインバータ２０４によって反転されたハイレ
ベルの信号によって反転ゲート２０２がオンされる。従
って、#7のＦ／Ｆ２０１に保持されるアドレスデータａ
ｄ７は、反転ゲート２０２及びインバータ２０３を介し
て、それと同じ論理を有するアドレスデータＡＤ７とし
て出力される。

【０１２７】以上のように、ＲＯＭアドレス制御部１０
５は、再パワーオン時にマスタークロックＭＣＬＫが発
振を再開してから３オペレーションサイクル強の時間が
経過した後にＲＥＳ２信号及びＳ_L信号がローレベルに
立ち下がることにより、図１のオペレーションデコード
部１０２からの有効なアドレスを出力可能な状態に戻
る。

【０１２８】Ｓ_L信号がローレベルに立ち下がったタイ
ミングにおいては、図１のオペレーションデコード部１
０２は、図１３に示されるように、アドレス００８０Ｈ
のオペレーションを実行している状態にある。このオペ
レーションは、前述したように、例えば図７のステップ
Ｓ７０３の処理の先頭オペレーションのアドレスの指定
のみを行なうものである。従って、図２のＲＯＭアドレ
ス制御部１０５内の各Ｆ／Ｆ２０１は、図１３に示され
るように、Ｓ_L信号が立ち下がるタイミングと同時のク
ロックＴ１ＣＫ１が出力されるタイミングで、アドレス
００８０Ｈのオペレーションに基づいてオペレーション
デコード部１０２から指定される図７のステップＳ７０
３の処理の先頭オペレーションのアドレス（図９のア
ドレスと同じ）をプログラムＲＯＭ１０１へ出力す
る。

【０１２９】これ以後、前述した図６、図９、図１０の
動作タイミングチャートと同様の、図１３の後半以降の
動作タイミングチャートが実行されることにより、図７
のステップＳ７０３以降の処理が実行され、装置は再び
動作状態になる。この場合、図１のＲＡＭ１０４の内容
をクリアするための図７のステップＳ７０２の処理は実
行されないため、前述したパワーオフ状態においてマス
タークロックＭＣＬＫの論理が固定されることによって
保持されていたＲＡＭ１０４の内容が使用されて、装置
の動作が再開される。

【０１３０】上述の再パワーオン時の制御動作におい
て、マスタークロックＭＣＬＫが発振を再開してからＲ
ＥＳ２信号及びＳ_L信号をローレベルに立ち下げるまで
のタイミングをとるために、図２の２段のラッチ２１
０、２１１からなるカウンタが使用された。しかし、こ
の段数としては、図５の発振回路の発振再開時の過渡特
性やその他の条件によって決定されるマスタークロック
ＭＣＬＫの発振が安定するまでの時間に応じて、適当な
段数を設定することができる。

【０１３１】以上説明したように、再パワーオン時に
は、マスタークロックＭＣＬＫの発振が安定するまでの
３オペレーションサイクル強の間は、図２のラッチ２１
０、２１１のカウント動作に基づいて、装置の動作が再
開されないように制御される。ここで、ラッチ２１０、
２１１からなるカウンタは、リセットスタート時に、電
源電圧Ｖ_DDが安定してマスタークロックＭＣＬＫの発振
が安定するまで装置が動作っを開始しないように制御す
るためにも用いられる。従って、本発明の実施例では、
リセットスタート時に装置が動作を開始するときのタイ
ミング制御と、再パワーオン時に装置が動作を再開する
ときのタイミング制御とを、同じカウンタで兼用するこ
とができる。

【０１３２】

【発明の効果】本発明の第１の態様によれば、電源の初
期投入時に装置が動作を開始するときのタイミング制御
において、電源電圧が安定するのを監視するための専用
回路を設ける必要がなくなり、簡単なカウンタ回路によ
って電源投入後の安定化制御を実現することが可能とな
る。

【０１３３】このときの安定化に必要な時間は、カウン
タ手段における所定タイミングの期間のカウント数とし
て簡単に設定することが可能である。本発明の第２の態
様によれば、本発明の第１の態様の場合と同様の効果が
得られると共に、電源スイッチがオフされた後に再度オ
ンされた場合に、動作クロックの発振が安定した後にパ
ワーオフ時の動作状態をそのまま再現してデジタル回路
の動作を再開させることができ、その動作再開のための
タイミング制御を、電源の初期投入時のタイミング制御
に用いたのと同じカウンタ手段で行うことが可能とな
る。

【０１３４】従って、ハードウエア規模の増大を抑える
ことが可能となり、装置のコスト低減が図れる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】本発明に関連するＲＯＭアドレス制御部及びク
ロック・タイミング発生部の回路構成図である。

【図３】ＲＥＳＥＴ信号生成部の構成図である。

【図４】〜ＭＩ信号生成部とパワースイッチ状態検出部
の構成図である。

【図５】発振回路の構成図である。

【図６】基本動作タイミングチャートである。

【図７】全体動作フローチャートである。

【図８】リセットスタート時の動作タイミングチャート
（その１）である。

【図９】リセットスタート時の動作タイミングチャート
（その２）である。

【図１０】パワーオフ時の動作タイミングチャート（そ
の１）である。

【図１１】パワーオフ時の動作タイミングチャート（そ
の２）である。

【図１２】再パワーオン時の動作タイミングチャート
（その１）である。

【図１３】再パワーオン時の動作タイミングチャート
（その２）である。

【図１４】発振特性図である。

【符号の説明】

１０１プログラムＲＯＭ１０２オペレーションデコード部１０３ＲＡＭアドレス制御部１０４ＲＡＭ１０５ＲＯＭアドレス制御部１０６演算回路１０７データＲＯＭ１０８入力切換回路１０９外部インタフェース１１０キースイッチ部１１１クロック・タイミング発生部２０１、２０８、２１２、２１３、２１７フリップ
フロップ（Ｆ／Ｆ）２０２〜２０４、２０６、２０７、２１６、２２２、３
０２インバータ２０５、２０９、２１４ノアゲート２１０、２１１ラッチ２１５セット／リセットＦ／Ｆ２１８〜２２０、４０６、５０２抵抗２２１、２２３〜２２６ナンドゲート３０１電源監視ＩＣ４０１〜ＭＩ信号生成部４０２パワースイッチ状態検出部４０３スイッチ４０４パワースイッチ４０５、４０７容量５０１発振子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 15/78 ５１０Ｐ 7530−5Ｌ

Claims

【特許請求の範囲】

【請求項１】所定の動作クロックに基づいて動作する
デジタル回路において、電源の初期投入時に、動作を開始した前記動作クロック
に基づいて所定タイミング分の期間をカウントするカウ
ンタ手段と、前記電源の初期投入時に、前記カウンタ手段が前記所定
タイミング分の期間をカウントするまでは、前記デジタ
ル回路の状態を初期状態にリセットしてその動作を固定
し、前記カウンタ手段が前記所定タイミング分の期間を
カウントした後に、前記デジタル回路の動作を開始させ
る動作開始手段と、を有することを特徴とするデジタル回路のリセット制御
装置。
【請求項２】所定の動作クロックに基づいて動作する
デジタル回路において、前記動作クロックに基づいて任意のタイミング分の期間
をカウントするカウンタ手段と、前記電源の初期投入時に、前記カウンタ手段にカウント
動作を開始させ、該カウンタ手段が第１の所定タイミン
グ分の期間をカウントするまでは、前記デジタル回路の
状態を初期状態にリセットしてその動作を固定し、前記
カウンタ手段が前記第１の所定タイミング分の期間をカ
ウントした後に、前記デジタル回路の動作を開始させる
動作開始手段と、電源スイッチのオフ時に、前記動作クロックの論理状態
を固定させると共に該動作クロックの発振回路の発振を
停止させ、前記デジタル回路の動作を固定するパワーオ
フ制御手段と、前記電源スイッチが再度オンされた時に、前記動作クロ
ックの論理が固定された状態を解除して該動作クロック
の発振回路の発振を再開させる発振再開手段と、前記電源スイッチが再度オンされて前記発振再開手段に
よって前記動作クロックの発振が再開された時に、前記
カウンタ手段にカウント動作を開始させ、該カウンタ手
段が第２の所定タイミング分の期間をカウントした後
に、前記パワーオフ制御手段によって固定された前記デ
ジタル回路の動作を再開させる動作再開手段と、を有することを特徴とするデジタル回路のリセット制御
装置。