JP3056131B2 - システムのリセット方式 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、システムのリセッ
ト方式に関し、特にＥＥＰＲＯＭの書き込み動作中のリ
セット方式に関する。
ト方式に関し、特にＥＥＰＲＯＭの書き込み動作中のリ
セット方式に関する。
【０００２】
【従来の技術】図６は、従来システムのリセット方式
（リセット制御回路なし）である。図６に示すリセット
方式は、ＥＥＰＲＯＭ全体回路１１と、発振回路８と、
ＣＰＵ１０と、ＲＥＳＥＴＮ端子９とにより構成されて
いる。
（リセット制御回路なし）である。図６に示すリセット
方式は、ＥＥＰＲＯＭ全体回路１１と、発振回路８と、
ＣＰＵ１０と、ＲＥＳＥＴＮ端子９とにより構成されて
いる。
【０００３】ＥＥＰＲＯＭ全体回路１１は、リングオシ
レータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１
と、制御回路１２とにより構成されている。また、制御
回路１２は、チャージポンプ６と、書き込み時間カウン
タ５と、書き込みデータラッチ３と、書き込み中ステー
タスフラグ４とにより構成されている。
レータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１
と、制御回路１２とにより構成されている。また、制御
回路１２は、チャージポンプ６と、書き込み時間カウン
タ５と、書き込みデータラッチ３と、書き込み中ステー
タスフラグ４とにより構成されている。
【０００４】図７は、図６のリセット方式のタイミング
図である。図６および図７により動作を説明する。ＥＥ
ＰＲＯＭ書き込み命令が実行されると、書き込みデータ
ラッチ３に内部バス１３のデータがラッチされる。ま
た、書き込み時間カウンタ５がカウントを開始する。同
時にリングオシレータ７が発振を始める。
図である。図６および図７により動作を説明する。ＥＥ
ＰＲＯＭ書き込み命令が実行されると、書き込みデータ
ラッチ３に内部バス１３のデータがラッチされる。ま
た、書き込み時間カウンタ５がカウントを開始する。同
時にリングオシレータ７が発振を始める。
【０００５】書き込みデータラッチ３に内部バス１３の
値がラッチされた後、書き込みデータラッチ３の値をＥ
ＥＰＲＯＭセル１に書き込む動作を開始する。書き込み
データラッチ３にデータがラッチされた後は、ＣＰＵ１
０とは無関係に書き込みが行われる。チャージポンプ６
は、リングオシレータ７からのクロックによりＥＥＰＲ
ＯＭセル１の書き込みに必要な電圧を作る。書き込み中
ステータスフラグ４は、書き込み時間カウンタが動作し
ている間ハイレベルを出力し、ＥＥＰＲＯＭセル１の書
き込み中であることを示す。
値がラッチされた後、書き込みデータラッチ３の値をＥ
ＥＰＲＯＭセル１に書き込む動作を開始する。書き込み
データラッチ３にデータがラッチされた後は、ＣＰＵ１
０とは無関係に書き込みが行われる。チャージポンプ６
は、リングオシレータ７からのクロックによりＥＥＰＲ
ＯＭセル１の書き込みに必要な電圧を作る。書き込み中
ステータスフラグ４は、書き込み時間カウンタが動作し
ている間ハイレベルを出力し、ＥＥＰＲＯＭセル１の書
き込み中であることを示す。
【０００６】ＥＥＰＲＯＭセル１書き込み中にＲＥＳＥ
ＴＮ端子９からリセット信号を取り込むと、ＥＥＰＲＯ
Ｍ全体回路１１にリセットがかかり、書き込み時間カウ
ンタ５がカウントを停止し、ＥＥＰＲＯＭセル１の書き
込みは中断され、ＥＥＰＲＯＭセル１の値は不定にな
る。そして、書き込み中ステータスフラグ４は、ロウレ
ベル出力になる。
ＴＮ端子９からリセット信号を取り込むと、ＥＥＰＲＯ
Ｍ全体回路１１にリセットがかかり、書き込み時間カウ
ンタ５がカウントを停止し、ＥＥＰＲＯＭセル１の書き
込みは中断され、ＥＥＰＲＯＭセル１の値は不定にな
る。そして、書き込み中ステータスフラグ４は、ロウレ
ベル出力になる。
【０００７】また、発振回路８およびＣＰＵ１０にもリ
セットがかかり、動作停止になる。リセット解除後に、
ＥＥＰＲＯＭ読み出し命令を実行した場合、読み出し回
路２および内部バス１３を介して、ＥＥＰＲＯＭセル１
の不定をＣＰＵ１０が読みとってしまう。
セットがかかり、動作停止になる。リセット解除後に、
ＥＥＰＲＯＭ読み出し命令を実行した場合、読み出し回
路２および内部バス１３を介して、ＥＥＰＲＯＭセル１
の不定をＣＰＵ１０が読みとってしまう。
【０００８】図８は、従来システムのリセット方式（リ
セット制御回路あり）である。図８に示すリセット方式
は、ＥＥＰＲＯＭ全体回路１１と、発振回路８と、ＣＰ
Ｕ１０と、ＲＥＳＥＴＮ端子９と、リセット制御回路１
４とにより構成されている。
セット制御回路あり）である。図８に示すリセット方式
は、ＥＥＰＲＯＭ全体回路１１と、発振回路８と、ＣＰ
Ｕ１０と、ＲＥＳＥＴＮ端子９と、リセット制御回路１
４とにより構成されている。
【０００９】ＥＥＰＲＯＭ全体回路１１は、リングオシ
レータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１
と、制御回路１２とにより構成されている。また、制御
回路１２は、チャージポンプ６と、書き込み時間カウン
タ５と、書き込みデータラッチ３と、書き込み中ステー
タス４とにより構成されている。
レータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１
と、制御回路１２とにより構成されている。また、制御
回路１２は、チャージポンプ６と、書き込み時間カウン
タ５と、書き込みデータラッチ３と、書き込み中ステー
タス４とにより構成されている。
【００１０】図９は、図８のリセット方式のタイミング
図である。図８および図９により動作を説明する。ＥＥ
ＰＲＯＭ書き込み命令が実行されると、書き込みデータ
ラッチ３に内部バス１３のデータがラッチされる。ま
た、書き込み時間カウンタ５がカウントを開始する。同
時にリングオシレータ７が発振を始める。
図である。図８および図９により動作を説明する。ＥＥ
ＰＲＯＭ書き込み命令が実行されると、書き込みデータ
ラッチ３に内部バス１３のデータがラッチされる。ま
た、書き込み時間カウンタ５がカウントを開始する。同
時にリングオシレータ７が発振を始める。
【００１１】書き込みデータラッチ３に内部バス１３の
値がラッチされた後、書き込みデータラッチ３の値をＥ
ＥＰＲＯＭセル１に書き込む動作を開始する。書き込み
データラッチ３にデータがラッチされた後は、ＣＰＵ１
０とは無関係に書き込みが行われる。チャージポンプ６
は、リングオシレータ７からのクロックによりＥＥＰＲ
ＯＭセル１の書き込みに必要な電圧を作る。書き込み中
ステータスフラグ４は、書き込み時間カウンタが動作し
ている間ハイレベルを出力し、ＥＥＰＲＯＭセル１の書
き込み中であることを示す。
値がラッチされた後、書き込みデータラッチ３の値をＥ
ＥＰＲＯＭセル１に書き込む動作を開始する。書き込み
データラッチ３にデータがラッチされた後は、ＣＰＵ１
０とは無関係に書き込みが行われる。チャージポンプ６
は、リングオシレータ７からのクロックによりＥＥＰＲ
ＯＭセル１の書き込みに必要な電圧を作る。書き込み中
ステータスフラグ４は、書き込み時間カウンタが動作し
ている間ハイレベルを出力し、ＥＥＰＲＯＭセル１の書
き込み中であることを示す。
【００１２】ＥＥＰＲＯＭセル１書き込み中に、ＲＥＳ
ＥＴＮ端子９からリセット信号を取り込んでも、書き込
み中ステータスフラグ４がハイレベルなので、リセット
制御回路１４の出力１５はロウレベルのままで、ＥＥＰ
ＲＯＭ全体１１、ＣＰＵ１０、発振回路８にはリセット
がかからない。書き込み時間カウンタ５のカウントが完
了したら、ＥＥＰＲＯＭセル１の書き込みが終了し、書
き込み時間中ステータスフラグ４がロウレベルになる。
書き込み時間ステータスフラグ４がロウレベルになる
と、リセット制御回路１４の出力１５はハイレベルにな
り、ＥＥＰＲＯＭ全体回路１１、ＣＰＵ１０、発振回路
８にリセットがかかる。ＥＥＰＲＯＭ全体回路１１にリ
セットがかかる時には、すでにＥＥＰＲＯＭセル１の書
き込みが完了しているので、ＥＥＰＲＯＭセル１には内
部バス１３の値が正常に書き込まれている。
ＥＴＮ端子９からリセット信号を取り込んでも、書き込
み中ステータスフラグ４がハイレベルなので、リセット
制御回路１４の出力１５はロウレベルのままで、ＥＥＰ
ＲＯＭ全体１１、ＣＰＵ１０、発振回路８にはリセット
がかからない。書き込み時間カウンタ５のカウントが完
了したら、ＥＥＰＲＯＭセル１の書き込みが終了し、書
き込み時間中ステータスフラグ４がロウレベルになる。
書き込み時間ステータスフラグ４がロウレベルになる
と、リセット制御回路１４の出力１５はハイレベルにな
り、ＥＥＰＲＯＭ全体回路１１、ＣＰＵ１０、発振回路
８にリセットがかかる。ＥＥＰＲＯＭ全体回路１１にリ
セットがかかる時には、すでにＥＥＰＲＯＭセル１の書
き込みが完了しているので、ＥＥＰＲＯＭセル１には内
部バス１３の値が正常に書き込まれている。
【００１３】リセット解除後にＥＥＰＲＯＭ読み出し命
令を実行した場合、読み出し回路２および内部バス１３
を介して、ＥＥＰＲＯＭセル１の正常な値をＣＰＵ１０
で読みとることができる。
令を実行した場合、読み出し回路２および内部バス１３
を介して、ＥＥＰＲＯＭセル１の正常な値をＣＰＵ１０
で読みとることができる。
【００１４】図１０は、特開平２−２１０５１５号公報
に示された通信処理装置の内部構成である。図１０に示
す通信処理装置は、プロセッサ（演算処理部）３１と、
プロセッサ（バスインタフェース）３２と、プロセッサ
（回路制御部）３４と、制御回路４０と、記憶回路３３
と、リセット制御回路３８と、スイッチ３７とにより構
成されている。
に示された通信処理装置の内部構成である。図１０に示
す通信処理装置は、プロセッサ（演算処理部）３１と、
プロセッサ（バスインタフェース）３２と、プロセッサ
（回路制御部）３４と、制御回路４０と、記憶回路３３
と、リセット制御回路３８と、スイッチ３７とにより構
成されている。
【００１５】制御回路４０は、プロセッサ（演算処理
部）３１と、プロセッサ（バスインタフェース）３２
と、プロセッサ（回路制御部）３４とにより、記憶装置
３３の読み書きを制御する。
部）３１と、プロセッサ（バスインタフェース）３２
と、プロセッサ（回路制御部）３４とにより、記憶装置
３３の読み書きを制御する。
【００１６】リセット制御回路３８は、メモリスタート
信号ｓとメモリアクセス完了信号ｆの状態により記憶装
置３３が書き込み中かどうかを検出し、書き込み中の時
はリセット信号ｒがアクティブになってもセーブリセッ
ト信号ｓｒを保留し、記憶装置３３の書き込みが終了し
てからセーブリセット信号ｓｒをアクティブにする。
信号ｓとメモリアクセス完了信号ｆの状態により記憶装
置３３が書き込み中かどうかを検出し、書き込み中の時
はリセット信号ｒがアクティブになってもセーブリセッ
ト信号ｓｒを保留し、記憶装置３３の書き込みが終了し
てからセーブリセット信号ｓｒをアクティブにする。
【００１７】このセーブリセット信号ｓｒによりシステ
ム内の保留リセットが実行される。スイッチ３７およぴ
初期診断リセット信号ｉｒは、本発明の主旨と無関係な
ので説明を省略する。
ム内の保留リセットが実行される。スイッチ３７およぴ
初期診断リセット信号ｉｒは、本発明の主旨と無関係な
ので説明を省略する。
【００１８】図８と図１０は、システムのリセット方式
に関しては同じ考え方である。
に関しては同じ考え方である。
【００１９】
【発明が解決しようとする課題】図６の従来システムの
リセット方式（リセット制御回路なし）では、ＥＥＰＲ
ＯＭの書き込み実行中でもＲＥＳＥＴＮ端子９からのリ
セット信号によりＥＥＰＲＯＭ全体回路１１、発振回路
８がリセットされてしまう。そのため、ＥＥＰＲＯＭセ
ル１に書き込んでいる途中にリセットが発生した場合、
ＥＥＰＲＯＭの書き込みが中断されてＥＥＰＲＯＭセル
１のデータが不定になってしまい、リセット解除後にＥ
ＥＰＲＯＭ読み出し命令を実行した場合、ＥＥＰＲＯＭ
セル１の不定をＣＰＵ１０が読みとってしまうという問
題がある。
リセット方式（リセット制御回路なし）では、ＥＥＰＲ
ＯＭの書き込み実行中でもＲＥＳＥＴＮ端子９からのリ
セット信号によりＥＥＰＲＯＭ全体回路１１、発振回路
８がリセットされてしまう。そのため、ＥＥＰＲＯＭセ
ル１に書き込んでいる途中にリセットが発生した場合、
ＥＥＰＲＯＭの書き込みが中断されてＥＥＰＲＯＭセル
１のデータが不定になってしまい、リセット解除後にＥ
ＥＰＲＯＭ読み出し命令を実行した場合、ＥＥＰＲＯＭ
セル１の不定をＣＰＵ１０が読みとってしまうという問
題がある。
【００２０】図８の従来システムのリセット方式（リセ
ット制御回路あり）および図１０の特開平２−２１０５
１５号公報で示された通信処理装置では、ＥＥＰＲＯＭ
の書き込みが完了するまでリセットを保留する対策が示
されているが、電源異常などの理由でリセットが発生
し、ＥＥＰＲＯＭの書き込み実行中にＲＥＳＥＴＮ端子
９からのリセット信号を取り込んだ場合、リセット制御
回路１４によりＥＥＰＲＯＭの書き込みが完了するまで
全てのリセットを保留してしまうので、ＣＰＵ１０や発
振回路８もリセットされず、ＣＰＵ１０や発振器８が異
常動作を行い、システム全体を暴走させる危険性がある
という問題がある。
ット制御回路あり）および図１０の特開平２−２１０５
１５号公報で示された通信処理装置では、ＥＥＰＲＯＭ
の書き込みが完了するまでリセットを保留する対策が示
されているが、電源異常などの理由でリセットが発生
し、ＥＥＰＲＯＭの書き込み実行中にＲＥＳＥＴＮ端子
９からのリセット信号を取り込んだ場合、リセット制御
回路１４によりＥＥＰＲＯＭの書き込みが完了するまで
全てのリセットを保留してしまうので、ＣＰＵ１０や発
振回路８もリセットされず、ＣＰＵ１０や発振器８が異
常動作を行い、システム全体を暴走させる危険性がある
という問題がある。
【００２１】本発明の目的は、ＥＥＰＲＯＭ書き込み中
に電源異常などによりリセット信号を取り込んだ場合で
も、ＥＥＰＲＯＭ書き込みは最後まで正常に行い、なお
かつ、システム全体の暴走を回避するシステムのリセッ
ト方式を提供することにある。
に電源異常などによりリセット信号を取り込んだ場合で
も、ＥＥＰＲＯＭ書き込みは最後まで正常に行い、なお
かつ、システム全体の暴走を回避するシステムのリセッ
ト方式を提供することにある。
【００２２】
【課題を解決するための手段】本発明のシステムのリセ
ット方式は、ＣＰＵとＥＥＰＲＯＭ全体回路と発振回路
とリセット制御回路を有したシステムにおいて、システ
ムリセット発生時は、ＥＥＰＲＯＭの書き込み動作を検
出し、ＥＥＰＲＯＭが書き込み動作を行っている場合
は、ＥＥＰＲＯＭの書き込み動作が終了するまでＥＥＰ
ＲＯＭのリセットを保留し、少なくともＣＰＵのリセッ
トを行うことを特徴とする。
ット方式は、ＣＰＵとＥＥＰＲＯＭ全体回路と発振回路
とリセット制御回路を有したシステムにおいて、システ
ムリセット発生時は、ＥＥＰＲＯＭの書き込み動作を検
出し、ＥＥＰＲＯＭが書き込み動作を行っている場合
は、ＥＥＰＲＯＭの書き込み動作が終了するまでＥＥＰ
ＲＯＭのリセットを保留し、少なくともＣＰＵのリセッ
トを行うことを特徴とする。
【００２３】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。図１は、本発明のリ
セット方式の第１の実施の形態を示すブロック図であ
り、図２は、第１の実施の形態の動作を示すタイミング
図である。
について図面を参照して説明する。図１は、本発明のリ
セット方式の第１の実施の形態を示すブロック図であ
り、図２は、第１の実施の形態の動作を示すタイミング
図である。
【００２４】図１に示すリセット方式は、ＥＥＰＲＯＭ
全体回路１１と、発振回路８と、ＣＰＵ１０と、ＲＥＳ
ＥＴＮ端子９と、リセット制御回路１４とにより構成さ
れている。ＥＥＰＲＯＭ全体回路１１は、リングオシレ
ータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１と、
制御回路１２とにより構成されている。また、制御回路
１２は、チャージポンプ６と、書き込み時間カウンタ５
と、書き込みデータラッチ３と、書き込み中ステータス
フラグ４とにより構成されている。
全体回路１１と、発振回路８と、ＣＰＵ１０と、ＲＥＳ
ＥＴＮ端子９と、リセット制御回路１４とにより構成さ
れている。ＥＥＰＲＯＭ全体回路１１は、リングオシレ
ータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１と、
制御回路１２とにより構成されている。また、制御回路
１２は、チャージポンプ６と、書き込み時間カウンタ５
と、書き込みデータラッチ３と、書き込み中ステータス
フラグ４とにより構成されている。
【００２５】ＥＥＰＲＯＭ書き込み命令が実行される
と、書き込みデータラッチ３に内部バス１３のデータが
ラッチされる。また、書き込み時間カウンタ５がカウン
トを開始する。同時にリングオシレータ７が発振を始め
る。書き込みデータラッチ３にデータがラッチされた
後、書き込みデータラッチ３の値をＥＥＰＲＯＭセル１
に書き込む動作を開始する。書き込み時間カウンタ５の
クロックは、リングオシレータ７のクロックにする。チ
ャージポンプ６は、リングオシレータ７からのクロック
によりＥＥＰＲＯＭセル１の書き込みに必要な電圧を作
る。書き込み中ステータスフラグ４は、書き込み時間カ
ウンタが動作している間ハイレベルを出力し、ＥＥＰＲ
ＯＭの書き込み中であることを示す。
と、書き込みデータラッチ３に内部バス１３のデータが
ラッチされる。また、書き込み時間カウンタ５がカウン
トを開始する。同時にリングオシレータ７が発振を始め
る。書き込みデータラッチ３にデータがラッチされた
後、書き込みデータラッチ３の値をＥＥＰＲＯＭセル１
に書き込む動作を開始する。書き込み時間カウンタ５の
クロックは、リングオシレータ７のクロックにする。チ
ャージポンプ６は、リングオシレータ７からのクロック
によりＥＥＰＲＯＭセル１の書き込みに必要な電圧を作
る。書き込み中ステータスフラグ４は、書き込み時間カ
ウンタが動作している間ハイレベルを出力し、ＥＥＰＲ
ＯＭの書き込み中であることを示す。
【００２６】ＥＥＰＲＯＭ書き込み中に、ＲＥＳＥＴＮ
端子９からリセット信号を取り込んでも、書き込み中ス
テータスフラグ４がハイレベルなので、リセット制御回
路１４の出力１５はロウレベルのままで、書き込み時間
カウンタ５のカウントが完了して、ＥＥＰＲＯＭセル１
の書き込みが終了し、書き込み時間中ステータスフラグ
４がロウレベルになるまでＥＥＰＲＯＭ全体回路１１に
はリセットがかからない。ＣＰＵ１０、発振回路８は、
ＲＥＳＥＴＮ端子９からリセット信号を取り込んだ時点
でリセットがかかる。
端子９からリセット信号を取り込んでも、書き込み中ス
テータスフラグ４がハイレベルなので、リセット制御回
路１４の出力１５はロウレベルのままで、書き込み時間
カウンタ５のカウントが完了して、ＥＥＰＲＯＭセル１
の書き込みが終了し、書き込み時間中ステータスフラグ
４がロウレベルになるまでＥＥＰＲＯＭ全体回路１１に
はリセットがかからない。ＣＰＵ１０、発振回路８は、
ＲＥＳＥＴＮ端子９からリセット信号を取り込んだ時点
でリセットがかかる。
【００２７】本実施の形態では、ＥＥＰＲＯＭの書き込
みは、書き込みデータラッチ３に内部バス１３の値がラ
ッチされた以降は、ＥＥＰＲＯＭ全体回路１１だけで書
き込みが行われるので、ＣＰＵ１０が停止しても問題な
い。また、ＥＥＰＲＯＭの書き込み時間をカウントする
書き込み時間カウンタ５が停止すると、ＥＥＰＲＯＭの
書き込み自体も停止してしまうので、書き込み時間カウ
ンタ５のクロックは停止しないような構成にしている。
みは、書き込みデータラッチ３に内部バス１３の値がラ
ッチされた以降は、ＥＥＰＲＯＭ全体回路１１だけで書
き込みが行われるので、ＣＰＵ１０が停止しても問題な
い。また、ＥＥＰＲＯＭの書き込み時間をカウントする
書き込み時間カウンタ５が停止すると、ＥＥＰＲＯＭの
書き込み自体も停止してしまうので、書き込み時間カウ
ンタ５のクロックは停止しないような構成にしている。
【００２８】図３は、第１の実施の形態のリセット制御
回路１４の一例を示す図である。リセット制御回路１４
は、ＥＥＰＲＯＭ全体回路１１を初期化するパワーオン
リセット１４８と、ディレー１４５と、書き込み中ステ
ータスフラグ４の反転させるＩＮＶ回路１４７と、ＲＥ
ＳＥＴＮ端子９からのリセット信号をラッチするＮＡＮ
Ｄ回路１４１，１４２と、ＡＮＤ回路１４３と、ＯＲ回
路１４４とにより構成されている。
回路１４の一例を示す図である。リセット制御回路１４
は、ＥＥＰＲＯＭ全体回路１１を初期化するパワーオン
リセット１４８と、ディレー１４５と、書き込み中ステ
ータスフラグ４の反転させるＩＮＶ回路１４７と、ＲＥ
ＳＥＴＮ端子９からのリセット信号をラッチするＮＡＮ
Ｄ回路１４１，１４２と、ＡＮＤ回路１４３と、ＯＲ回
路１４４とにより構成されている。
【００２９】パワーオンリセット１４８により、書き込
み中ステータスフラグ４の初期値をロウレベルにする。
書き込み中ステータスフラグ４がロウレベルの時、つま
り、ＥＥＰＲＯＭの書き込み実行中でないときに、ＲＥ
ＳＥＴＮ端子からロウレベルアクティブのリセット信号
を取り込んだ場合は、ＮＡＮＤ回路１４１の出力はハイ
レベルになり、ＡＮＤ回路１４３の出力はハイレベルに
なり、リセット制御回路１４の出力１５がハイレベルに
なり、リセット信号は保留されずにＥＥＰＲＯＭ全体回
路１１をリセットする。
み中ステータスフラグ４の初期値をロウレベルにする。
書き込み中ステータスフラグ４がロウレベルの時、つま
り、ＥＥＰＲＯＭの書き込み実行中でないときに、ＲＥ
ＳＥＴＮ端子からロウレベルアクティブのリセット信号
を取り込んだ場合は、ＮＡＮＤ回路１４１の出力はハイ
レベルになり、ＡＮＤ回路１４３の出力はハイレベルに
なり、リセット制御回路１４の出力１５がハイレベルに
なり、リセット信号は保留されずにＥＥＰＲＯＭ全体回
路１１をリセットする。
【００３０】書き込み中ステータスフラグ４がハイレベ
ルの時、つまり、ＥＥＰＲＯＭの書き込み実行中のとき
に、ＲＥＳＥＴＮ端子からロウレベルアクティブのリセ
ット信号を取り込んだ場合は、ＮＡＮＤ回路１４１の出
力はハイレベルになるが、ＡＮＤ回路１４３のもう一方
の入力がロウレベルなので、ＡＮＤ回路１４３の出力は
ロウレベルのままである。リセット制御回路の出力１５
はロウレベルのままなので、リセット信号は保留され、
ＥＥＰＲＯＭ全体回路１１の動作は継続される。
ルの時、つまり、ＥＥＰＲＯＭの書き込み実行中のとき
に、ＲＥＳＥＴＮ端子からロウレベルアクティブのリセ
ット信号を取り込んだ場合は、ＮＡＮＤ回路１４１の出
力はハイレベルになるが、ＡＮＤ回路１４３のもう一方
の入力がロウレベルなので、ＡＮＤ回路１４３の出力は
ロウレベルのままである。リセット制御回路の出力１５
はロウレベルのままなので、リセット信号は保留され、
ＥＥＰＲＯＭ全体回路１１の動作は継続される。
【００３１】書き込み中ステータスフラグ４がハイレベ
ルの時、つまり、ＥＥＰＲＯＭの書き込みが実行中に、
ＲＥＳＥＴＮ端子９がロウレベルアクティブからハイレ
ベルになっても、ＮＡＮＤ回路１４１の出力はハイレベ
ルを保持している。書き込み中ステータスフラグ４がロ
ウレベルに変化したとき、つまり、ＥＥＰＲＯＭの書き
込みが完了した時、ＡＮＤ回路１４３の出力はハイレベ
ルとなり、リセット制御回路の出力１５がハイレベルに
なり、ＥＥＰＲＯＭ全体回路１１をリセットする。ディ
レー１４５で設定した時間の後に、ＮＡＮＤ回路１４２
の出力がハイレベルになり、ＮＡＮＤ回路１４３の出力
がロウレベルになり、リセット制御回路の出力１５はロ
ウレベルになる。つまり、ディレー１４５の期間だけ、
リセット制御回路の出力１５はハイレベルになる。
ルの時、つまり、ＥＥＰＲＯＭの書き込みが実行中に、
ＲＥＳＥＴＮ端子９がロウレベルアクティブからハイレ
ベルになっても、ＮＡＮＤ回路１４１の出力はハイレベ
ルを保持している。書き込み中ステータスフラグ４がロ
ウレベルに変化したとき、つまり、ＥＥＰＲＯＭの書き
込みが完了した時、ＡＮＤ回路１４３の出力はハイレベ
ルとなり、リセット制御回路の出力１５がハイレベルに
なり、ＥＥＰＲＯＭ全体回路１１をリセットする。ディ
レー１４５で設定した時間の後に、ＮＡＮＤ回路１４２
の出力がハイレベルになり、ＮＡＮＤ回路１４３の出力
がロウレベルになり、リセット制御回路の出力１５はロ
ウレベルになる。つまり、ディレー１４５の期間だけ、
リセット制御回路の出力１５はハイレベルになる。
【００３２】次に、本発明の第２の実施の形態について
図面を参照して説明する。図４は、本発明のリセット方
式の第２の実施の形態を示すブロック図であり、図５
は、第２の実施の形態の動作を示すタイミング図であ
る。
図面を参照して説明する。図４は、本発明のリセット方
式の第２の実施の形態を示すブロック図であり、図５
は、第２の実施の形態の動作を示すタイミング図であ
る。
【００３３】図４に示すリセット方式は、ＥＥＰＲＯＭ
全体回路１１と、発振回路８と、ＣＰＵ１０と、ＲＥＳ
ＥＴＮ端子９と、リセット制御回路１４とにより構成さ
れている。ＥＥＰＲＯＭ全体回路１１は、リングオシレ
ータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１と、
制御回路１２とにより構成されている。また、制御回路
１２は、チャージポンプ６と、書き込み時間カウンタ５
と、書き込みデータラッチ３と、書き込み中ステータス
フラグ４とにより構成されている。
全体回路１１と、発振回路８と、ＣＰＵ１０と、ＲＥＳ
ＥＴＮ端子９と、リセット制御回路１４とにより構成さ
れている。ＥＥＰＲＯＭ全体回路１１は、リングオシレ
ータ７と、読み出し回路２と、ＥＥＰＲＯＭセル１と、
制御回路１２とにより構成されている。また、制御回路
１２は、チャージポンプ６と、書き込み時間カウンタ５
と、書き込みデータラッチ３と、書き込み中ステータス
フラグ４とにより構成されている。
【００３４】ＥＥＰＲＯＭ書き込み命令が実行される
と、書き込みデータラッチ３に内部バス１３のデータが
ラッチされる。また、書き込み時間カウンタ５がカウン
トを開始する。同時にリングオシレータ７が発振を始め
る。書き込みデータラッチ３にデータがラッチされた
後、書き込みデータラッチ３の値をＥＥＰＲＯＭセル１
に書き込む動作を開始する。書き込み時間カウンタ５の
クロックは発振回路８のクロックにする。チャージポン
プ６は、リングオシレータ７からのクロックによりＥＥ
ＰＲＯＭセル１の書き込みに必要な電庄を作る。書き込
み中ステータスフラグ４は、書き込み時間カウンタが動
作している間ハイレベルを出力し、ＥＥＰＲＯＭの書き
込み中であることを示す。
と、書き込みデータラッチ３に内部バス１３のデータが
ラッチされる。また、書き込み時間カウンタ５がカウン
トを開始する。同時にリングオシレータ７が発振を始め
る。書き込みデータラッチ３にデータがラッチされた
後、書き込みデータラッチ３の値をＥＥＰＲＯＭセル１
に書き込む動作を開始する。書き込み時間カウンタ５の
クロックは発振回路８のクロックにする。チャージポン
プ６は、リングオシレータ７からのクロックによりＥＥ
ＰＲＯＭセル１の書き込みに必要な電庄を作る。書き込
み中ステータスフラグ４は、書き込み時間カウンタが動
作している間ハイレベルを出力し、ＥＥＰＲＯＭの書き
込み中であることを示す。
【００３５】ＥＥＰＲＯＭ書き込み中に、ＲＥＳＥＴＮ
端子９からリセット信号を取り込んでも、書き込み中ス
テータスフラグ４がハイレベルなので、リセット制御回
路１４の出力１５はロウレベルのままで、書き込み時間
カウンタ５のカウントが完了して、ＥＥＰＲＯＭセル１
の書き込みが終了し、書き込み時間中ステータスフラグ
４がロウレベルになるまで、ＥＥＰＲＯＭ全体１１およ
び発振回路８にはリセットがかからない。ＣＰＵ１０
は、ＲＥＳＥＴＮ端子９からリセット信号を取り込んだ
時点でリセットがかかる。
端子９からリセット信号を取り込んでも、書き込み中ス
テータスフラグ４がハイレベルなので、リセット制御回
路１４の出力１５はロウレベルのままで、書き込み時間
カウンタ５のカウントが完了して、ＥＥＰＲＯＭセル１
の書き込みが終了し、書き込み時間中ステータスフラグ
４がロウレベルになるまで、ＥＥＰＲＯＭ全体１１およ
び発振回路８にはリセットがかからない。ＣＰＵ１０
は、ＲＥＳＥＴＮ端子９からリセット信号を取り込んだ
時点でリセットがかかる。
【００３６】上述したように本実施の形態は、ＥＥＰＲ
ＯＭ書き込み中に電源異常などによりリセット信号を取
り込んだ場合、ＥＥＰＲＯＭ書き込みは最後まで正常に
行い、なおかつ、システム全体の暴走を回避することが
できる。
ＯＭ書き込み中に電源異常などによりリセット信号を取
り込んだ場合、ＥＥＰＲＯＭ書き込みは最後まで正常に
行い、なおかつ、システム全体の暴走を回避することが
できる。
【００３７】一実施例として、モニタ用のＥＥＰＲＯＭ
内蔵マイコンをあげて説明する。ＥＥＰＲＯＭ書き込み
中にユーザーが画面の輝度を調整した場合、電源を切っ
てもその設定状態を保持するためにＥＥＰＲＯＭに画面
輝度調整後のＲＡＭの値をＥＥＰＲＯＭに書き込む。こ
のＥＥＰＲＯＭ書き込み中に電源異常があり、システム
リセットが発生した場合、ＥＥＰＲＯＭの書き込み中の
期間ＣＰＵまでリセットを保留してしまうとＣＰＵが暴
走する危険性がある。マイコンが出力するＰＷＭ出力で
ＤＡ変換を行い、水平の画面サイズを変える電圧の電源
回路を設計する際、マイコンのＰＷＭデューティが例え
ば通常の５０％±１０％と仮定していた場合、ＣＰＵの
暴走でＰＷＭのデューティが９０％−１０％になってし
まったら電源回路が壊れる危険性がある。本発明は、こ
のような問題を回避することができる。
内蔵マイコンをあげて説明する。ＥＥＰＲＯＭ書き込み
中にユーザーが画面の輝度を調整した場合、電源を切っ
てもその設定状態を保持するためにＥＥＰＲＯＭに画面
輝度調整後のＲＡＭの値をＥＥＰＲＯＭに書き込む。こ
のＥＥＰＲＯＭ書き込み中に電源異常があり、システム
リセットが発生した場合、ＥＥＰＲＯＭの書き込み中の
期間ＣＰＵまでリセットを保留してしまうとＣＰＵが暴
走する危険性がある。マイコンが出力するＰＷＭ出力で
ＤＡ変換を行い、水平の画面サイズを変える電圧の電源
回路を設計する際、マイコンのＰＷＭデューティが例え
ば通常の５０％±１０％と仮定していた場合、ＣＰＵの
暴走でＰＷＭのデューティが９０％−１０％になってし
まったら電源回路が壊れる危険性がある。本発明は、こ
のような問題を回避することができる。
【００３８】
【発明の効果】以上説明したように本発明の第１の実施
の形態は、ＥＥＰＲＯＭ書き込み中に電源異常などによ
りリセット信号を取り込んだ場合、ＥＥＰＲＯＭがデー
タ書き込み動作中か否かを検出し、ＥＥＰＲＯＭが書き
込み動作中の場合は、ＥＥＰＲＯＭの書き込み動作のリ
セットのみを書き込み動作が終了するまで保留し、記憶
装置の書き込み動作以外のリセットは保留するので、Ｅ
ＥＰＲＯＭ書き込みは最後まで正常に行い、なおかつ、
システム全体の暴走を回避することができるという効果
を有する。
の形態は、ＥＥＰＲＯＭ書き込み中に電源異常などによ
りリセット信号を取り込んだ場合、ＥＥＰＲＯＭがデー
タ書き込み動作中か否かを検出し、ＥＥＰＲＯＭが書き
込み動作中の場合は、ＥＥＰＲＯＭの書き込み動作のリ
セットのみを書き込み動作が終了するまで保留し、記憶
装置の書き込み動作以外のリセットは保留するので、Ｅ
ＥＰＲＯＭ書き込みは最後まで正常に行い、なおかつ、
システム全体の暴走を回避することができるという効果
を有する。
【００３９】また、第１の実施の形態では、書き込み時
間カウンタ５のクロックは、リングオシレータ７の出力
なので、電源電庄の変動に伴いリングオシレータの周期
が変化するとＥＥＰＲＯＭの書き込み時間が変化してし
まう。そのため、電源電圧が変動するようなアプリケー
ションに対応できない。これに対し、第２の実施の形態
は、書き込み時間カウンタ５のクロックは、発振回路８
の出力なので、電源電圧が変動してもＥＥＰＲＯＭの書
き込み時間は変化しない。そのため、第２の実施の形態
は、電源電圧が変動するようなアプリケーションで有効
である。
間カウンタ５のクロックは、リングオシレータ７の出力
なので、電源電庄の変動に伴いリングオシレータの周期
が変化するとＥＥＰＲＯＭの書き込み時間が変化してし
まう。そのため、電源電圧が変動するようなアプリケー
ションに対応できない。これに対し、第２の実施の形態
は、書き込み時間カウンタ５のクロックは、発振回路８
の出力なので、電源電圧が変動してもＥＥＰＲＯＭの書
き込み時間は変化しない。そのため、第２の実施の形態
は、電源電圧が変動するようなアプリケーションで有効
である。
【図１】本発明のリセット方式の第１の実施の形態を示
すブロック図である。
すブロック図である。
【図２】第１の実施の形態の動作を示すタイミング図で
ある。
ある。
【図３】第１の実施の形態のリセット制御回路の一例を
示す図である。
示す図である。
【図４】本発明のリセット方式の第２の実施の形態を示
すブロック図である。
すブロック図である。
【図５】第２の実施の形態の動作を示すタイミング図で
ある。
ある。
【図６】従来システムのリセット方式を示すブロック図
である。
である。
【図７】図６のリセット方式のタイミング図である。
【図８】従来システムのリセット方式を示すブロック図
である。
である。
【図９】図８のリセット方式のタイミング図である。
【図１０】特開平２−２１０５１５号公報の通信処理装
置のブロック図である。
置のブロック図である。
１ ＥＥＰＲＯＭセル ２ 読み出し回路、 ３ 書き込みデータラッチ ４ 書き込み中ステータスフラグ ５ 書き込み時間カウンタ ６ チャージポンプ ７ リングオシレータ ８ 発振回路 ９ ＲＥＳＥＴＮ端子 １０ ＣＰＵ １１ ＥＥＰＲＯＭ全体回路 １２ 制御回路 １３ 内部バス １４ リセット制御回路 １５ リセット制御回路の出力 ３１ プロセッサ（演算処理部） ３２ プロセッサ（バスインターフェース） ３３ 記憶装置 ３４ プロセッサ（回路制御部） ３５ａ，３５ｂ，３５ｃ 内部バス ３７ スイッチ ３８ リセット制御回路 ４０ 制御回路 １４１，１４２ ＮＡＮＤ回路 １４３ ＡＮＤ回路 １４４ ＯＲ回路 １４５ ディレー １４６ パワーオンリセット １４７，１４８ ＩＮＶ回路 ｆ メモリアクセス完了信号 ｓ メモリスタート信号 ｒ リセット信号・ ｉｒ 初期診断リセット信号 ｓｒ セーブリセット信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/24 G11C 16/02 G06F 12/16 340
Claims (5)
- 【請求項１】ＣＰＵと記憶装置と発振回路とリセット制
御回路を有するシステムにおいて、前記リセット制御回
路は、システムリセット発生時に、前記記憶装置の書き
込み動作を検出し、前記記憶装置が書き込み動作を行っ
ている場合には、前記記憶装置の書き込み動作が終了す
るまで前記記憶装置のリセットを保留し、少なくとも前
記ＣＰＵのリセットを行うことを特徴とするシステムの
リセット方式。 - 【請求項２】ＣＰＵと記憶装置と発振回路とリセット制
御回路を有するシステムにおいて、前記リセット制御回
路は、システムリセット発生時に、前記記憶装置の書き
込み動作を検出し、前記記憶装置が書き込み動作を行っ
ている場合には、前記記憶装置の書き込み動作が終了す
るまで前記記憶装置および発振回路のリセットを保留
し、前記ＣＰＵのリセットを行うことを特徴とするシス
テムのリセット方式。 - 【請求項３】前記記憶装置が、ＥＥＰＲＯＭを含むこと
を特徴とする請求項１または２に記載のシステムのリセ
ット方式。 - 【請求項４】前記記憶装置の書き込み動作の検出を、前
記記憶装置のステータス回路により行うことを特徴とす
る請求項１〜３のいずれかに記載のシステムのリセット
方式。 - 【請求項５】前記記憶装置の書き込み動作の継続を、リ
ングオシレータもしくは発振回路により行うことを特徴
とする請求項１〜４のいずれかに記載のシステムのリセ
ット方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16822297A JP3056131B2 (ja) | 1997-06-25 | 1997-06-25 | システムのリセット方式 |
| US09/100,817 US6081889A (en) | 1997-06-25 | 1998-06-19 | Method of resetting a system |
| KR1019980024013A KR100327855B1 (ko) | 1997-06-25 | 1998-06-25 | 시스템리셋방법 |
| CNB981029302A CN1133914C (zh) | 1997-06-25 | 1998-06-25 | 系统的复位方法 |
| EP98111757A EP0892338A3 (en) | 1997-06-25 | 1998-06-25 | Resetting method of system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16822297A JP3056131B2 (ja) | 1997-06-25 | 1997-06-25 | システムのリセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115569A JPH1115569A (ja) | 1999-01-22 |
| JP3056131B2 true JP3056131B2 (ja) | 2000-06-26 |
Family
ID=15864056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16822297A Expired - Fee Related JP3056131B2 (ja) | 1997-06-25 | 1997-06-25 | システムのリセット方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6081889A (ja) |
| EP (1) | EP0892338A3 (ja) |
| JP (1) | JP3056131B2 (ja) |
| KR (1) | KR100327855B1 (ja) |
| CN (1) | CN1133914C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3376306B2 (ja) * | 1998-12-25 | 2003-02-10 | エヌイーシーマイクロシステム株式会社 | データ処理装置、そのデータ処理方法 |
| JP3264272B2 (ja) * | 1999-09-16 | 2002-03-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コンピュータ及びコンピュータの電源制御方法 |
| WO2002052764A2 (en) * | 2000-12-27 | 2002-07-04 | Nettrust Israel Ltd. | Methods and systems for authenticating communications |
| CN1308789C (zh) * | 2002-01-29 | 2007-04-04 | 中兴通讯股份有限公司 | 一种复位方法 |
| CN1764909A (zh) * | 2003-04-17 | 2006-04-26 | 富士通株式会社 | 半导体装置、复位控制系统以及存储器复位方法 |
| CN1549542B (zh) * | 2003-05-15 | 2011-08-10 | 中兴通讯股份有限公司 | 数字通信系统复位装置及方法 |
| JP4179945B2 (ja) * | 2003-08-08 | 2008-11-12 | サンデン株式会社 | 自動販売機の端末制御装置 |
| US7610439B2 (en) * | 2007-02-09 | 2009-10-27 | Broadcom Corporation | Method and system for hardware implementation of resetting an external two-wired EEPROM |
| US8250351B2 (en) * | 2008-12-02 | 2012-08-21 | Arm Limited | Synchronization of two independent reset signals |
| TWI606341B (zh) * | 2016-03-23 | 2017-11-21 | 慧榮科技股份有限公司 | 記憶裝置及其重置方法 |
| CN106251902B (zh) * | 2016-07-27 | 2020-05-19 | 深圳市航顺芯片技术研发有限公司 | 一种提升eeprom编程精度的振荡器电路 |
| CN110827866B (zh) * | 2019-11-04 | 2021-03-12 | 宁波大学 | 一种eeprom上电读写保护电路 |
| US10998816B1 (en) * | 2020-06-11 | 2021-05-04 | Sandisk Technologies Llc | On-chip determination of charge pump efficiency using a current limiter |
| CN111857312A (zh) * | 2020-06-24 | 2020-10-30 | 苏州浪潮智能科技有限公司 | 一种基于x86平台的多设备复位方法及装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210515A (ja) * | 1989-02-10 | 1990-08-21 | Oki Electric Ind Co Ltd | システムのリセット方式 |
| JPH06180619A (ja) * | 1992-10-01 | 1994-06-28 | Hudson Soft Co Ltd | システムリセット方法 |
| GB9307623D0 (en) * | 1993-04-13 | 1993-06-02 | Jonhig Ltd | Data writing to eeprom |
| JP3684590B2 (ja) * | 1994-04-25 | 2005-08-17 | カシオ計算機株式会社 | リセット制御装置及びリセット制御方法 |
| JP2742249B2 (ja) * | 1995-08-30 | 1998-04-22 | 山形日本電気株式会社 | リモートコントローラ |
| US5925139A (en) * | 1996-03-25 | 1999-07-20 | Sanyo Electric Co., Ltd. | Microcomputer capable of preventing writing errors in a non-volatile memory |
| JPH10177563A (ja) * | 1996-12-17 | 1998-06-30 | Mitsubishi Electric Corp | フラッシュメモリ内蔵マイクロコンピュータ |
-
1997
- 1997-06-25 JP JP16822297A patent/JP3056131B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-19 US US09/100,817 patent/US6081889A/en not_active Expired - Fee Related
- 1998-06-25 CN CNB981029302A patent/CN1133914C/zh not_active Expired - Fee Related
- 1998-06-25 EP EP98111757A patent/EP0892338A3/en not_active Withdrawn
- 1998-06-25 KR KR1019980024013A patent/KR100327855B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1208878A (zh) | 1999-02-24 |
| JPH1115569A (ja) | 1999-01-22 |
| US6081889A (en) | 2000-06-27 |
| EP0892338A3 (en) | 2004-01-14 |
| KR19990007309A (ko) | 1999-01-25 |
| EP0892338A2 (en) | 1999-01-20 |
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