JP2001331325A - 初期起動装置及び初期起動方法並びに記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 プログラムＲＯＭの書き替えに失敗した場合
でも、自動的に予備のブートプログラムに切り替えるこ
とができるようにする。 【解決手段】 現用ブートＲＯＭ１，予備ブートＲＯＭ
２，マルチプレクサ３，起動検出回路５，切替回路６，
リセット信号発生回路７及びタイマー回路８等とを設け
る。起動検出回路５においてＣＰＵ４が正常に起動して
いないことを検出し、その検出出力をタイマー回路８に
より監視する。そして、起動開始から所定時間が経過し
てもＣＰＵ４が正常に起動しない場合には、リセット信
号発生回路７と、切替回路６とに対する計時完了信号を
生成し、切替回路６により予備ブートＲＯＭ２を選択す
る切り替え信号を生成し、ＣＰＵ４に対して予備ブート
ＲＯＭ２に格納されているブートプログラムを有効とし
た状態で、リセット信号発生回路７によりＣＰＵ４とタ
イマー回路８とをリセットすることで、ＣＰＵ４を自動
的に再起動させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、遠隔コン
ピューティングシステム等の情報処理装置に用いて好適
なブート処理を実施する初期起動装置及び初期起動方法
並びに記録媒体に関する。

【０００２】

【従来の技術】情報処理装置においては、電源投入時や
システムリセットに際して、正常にプログラム制御が実
行できる状態とするためブート処理により各部に対して
初期化を行う。ブート処理に用いられるプログラムデー
タは、ブートプログラムと呼ばれ、例えば、電気的に書
き換え可能な不揮発性メモリ（所謂ＥＥＰＲＯＭやフラ
ッシュメモリ）の所定の領域に格納されている。

【０００３】また、通信機能を有する複数の情報処理装
置をネットワークを介して接続し、接続された複数の情
報処理装置を一元的に管理することができる遠隔コンピ
ューティングシステムが知られている。これらのシステ
ムにおいては、プログラムの更新や変更を行う際には、
遠隔操作にてプログラムデータの書き替えがなされる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来技
術においては、遠隔操作にてブート領域を含むプログラ
ムＲＯＭの書き替えを行い、それに失敗した場合には、
ＣＰＵが起動しなくなるため、全く対処できない状態と
なる問題点があった。このような場合には、当然、再書
き替えを実施することも不可能なため、遠隔地まで赴
き、実際にＲＯＭを交換しなければならなかった。ま
た、このような問題に対処するため、プログラムの格納
をブートとアプリケーションとに分離し、アプリケーシ
ョンのみを書き替えることで、ＣＰＵが起動できなくな
るという状態を避けることが可能となるが、この対処法
の場合には、ブートプログラムの書き替えができないば
かりか、プログラムの更新や変更の自由度を妨げる問題
点があり、プログラムの作成作業の効率を低減させる。

【０００５】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、プログラムＲＯ
Ｍの書き替えに失敗した場合でも、自動的に予備のブー
トプログラムに切り替えることができる信頼性の高い初
期起動装置及び初期起動方法並びに記録媒体を提供する
点にある。

【０００６】

【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、起動用のメモリに格納されているプログラ
ムデータを用いて中央処理部に対するブート処理を行う
初期起動装置であって、前記起動用のメモリと別体の起
動用の副メモリと、前記中央処理部が前記起動用のメモ
リに格納されているプログラムデータにより正常に起動
したか否かを判定する判定手段と、前記判定手段の判定
出力に応じて前記起動用の副メモリに格納されているプ
ログラムデータを有効とし、再度前記中央処理部に対し
てブート処理を行うように制御する制御手段とを備えた
ことを特徴とする初期起動装置に存する。請求項２記載
の発明の要旨は、前記判定手段には、前記中央処理部の
起動を検出する検出回路と、前記検出回路の出力を監視
するタイマー回路とが含まれ、前記判定手段は、前記検
出回路の出力がブート処理開始から所定時間にわたって
所定レベルの場合に前記中央処理部が前記起動用のメモ
リに格納されているプログラムデータにより正常に起動
していないと判定することを特徴とする請求項１記載の
初期起動装置に存する。請求項３記載の発明の要旨は、
前記制御手段には、前記起動用のメモリに格納されてい
るプログラムデータ、もしくは、前記起動用の副メモリ
に格納されているプログラムデータのどちらか一方を有
効とする切替回路と、前記中央処理部と前記判定手段と
をリセットするリセット回路とが含まれ、前記制御手段
は、前記判定手段において前記中央処理部が前記起動用
のメモリに格納されているプログラムデータにより正常
に起動していないと判定された場合に前記起動用の副メ
モリに格納されているプログラムデータを有効とすると
共に、前記中央処理部と前記判定手段とをリセットして
再度前記中央処理部に対してブート処理を行うように制
御することを特徴とする請求項１または２記載の初期起
動装置に存する。請求項４記載の発明の要旨は、前記起
動用の副メモリがＮ個のメモリからなり、前記制御手段
は、前記判定手段の判定出力に応じて前記Ｎ個の起動用
の副メモリの内の所定の一つに格納されているプログラ
ムデータを有効とし、再度前記中央処理部に対してブー
ト処理を行うように制御することを特徴とする請求項１
〜３記載の初期起動装置に存する。請求項５記載の発明
の要旨は、起動用のメモリに格納されているプログラム
データと、前記起動用のメモリと別体の起動用の副メモ
リに格納されているプログラムデータとを用いて中央処
理部に対するブート処理を行う初期起動方法であって、
前記中央処理部が前記起動用のメモリに格納されている
プログラムデータにより正常に起動したか否かを判定す
る工程と、前記判定する工程における判定結果に応じて
前記起動用の副メモリに格納されているプログラムデー
タを有効とし、再度前記中央処理部に対してブート処理
を行うように制御する工程とを有することを特徴とする
初期起動方法に存する。請求項６記載の発明の要旨は、
前記判定する工程には、前記中央処理部の起動を検出す
る工程と、前記検出する工程における検出結果を監視す
る工程とが含まれ、前記判定する工程手段においては、
前記検出する工程の検出結果がブート処理開始から所定
時間にわたって同一の場合に前記中央処理部が正常に起
動していないと判定することを特徴とする請求項５記載
の初期起動方法に存する。請求項７記載の発明の要旨
は、前記制御する工程には、前記起動用のメモリに格納
されているプログラムデータ、もしくは、前記起動用の
副メモリに格納されているプログラムデータのどちらか
一方を有効とする工程と、前記中央処理部と前記判定す
る工程とをリセットする工程とが含まれ、前記制御する
工程においては、前記判定する工程において前記中央処
理部が正常に起動していないと判定された場合に前記起
動用の副メモリに格納されているプログラムデータを有
効とすると共に、前記中央処理部と前記判定する工程と
をリセットするように制御することを特徴とする請求項
５または６記載の初期起動方法に存する。請求項８記載
の発明の要旨は、前記起動用の副メモリがＮ個のメモリ
からなり、前記制御する工程においては、前記判定する
工程の判定結果に応じて前記Ｎ個の起動用の副メモリの
内の所定の一つに格納されているプログラムデータを有
効とし、再度前記中央処理部に対してブート処理を行う
ように制御することを特徴とする請求項５〜７記載の初
期起動方法に存する。請求項９記載の発明の要旨は、請
求項５〜８のいずれか１項に記載の初期起動方法を実行
可能なプログラムが記載された記録媒体に存する。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細説明する。

【０００８】（第１の実施の形態）図１は、本発明の第
１の実施の形態の全体構成を示すブロック図である。図
１において４で示されるのがＣＰＵであり、図１に示す
ように第１の実施の形態に係わる初期起動装置は、現用
ブートＲＯＭ１，予備ブートＲＯＭ２，マルチプレクサ
３，起動検出回路５，切替回路６，リセット信号発生回
路７及びタイマー回路８等とにより構成されている。な
お、現用ブートＲＯＭ１及び予備ブートＲＯＭ２として
は、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモ
リが用いられ、その所定の領域には、ブートプログラム
が格納されている。

【０００９】現用ブートＲＯＭ１及び予備ブートＲＯＭ
２に対してマルチプレクサ３が設けられており、現用ブ
ートＲＯＭ１、もしくは、予備用ブートＲＯＭ２のどち
らか一方がマルチプレクサ３により選択され、ＣＰＵ４
に接続される。マルチプレクサ３は、切替回路６から入
力されるブートＲＯＭ切り替え信号に従って、ＣＰＵ４
に接続するブートＲＯＭを切り替える。

【００１０】ＣＰＵ４は、リセット信号発生回路７から
入力されるリセット信号が解除されると、マルチプレク
サ３で選択されているＲＯＭのブートプログラムによっ
て起動を行なう。ＣＰＵ４は、起動すると、ＣＰＵの起
動検出回路５に対し起動を通知する動作を行なう。ＣＰ
Ｕの起動検出回路５は、ＣＰＵの起動を検出すると、タ
イマー回路８に対してタイマー停止信号を出力する。

【００１１】タイマー回路８は、リセット信号発生回路
７から入力されるリセット信号が解除されると、計時を
開始し、所定の時間が経過すると、リセット信号発生回
路７及び切替回路６に対して、計時完了信号を出力す
る。また、所定の時間が経過する以前にＣＰＵの起動検
出回路５からタイマー停止信号が入力されれば、計時を
停止し、計時完了信号を出力しない。

【００１２】リセット信号発生回路７は、システムリセ
ット信号によってリセットされた場合、もしくは、タイ
マー回路８から計時完了信号が入力された場合に、ＣＰ
Ｕ４及びタイマー回路８に対して、リセット信号を出力
する。

【００１３】切替回路６はシステムリセット信号によっ
てリセット、初期化され、マルチプレクサ３に対して、
現用ブートＲＯＭ１を選択する信号を出力し、その後、
タイマー回路８から計時完了信号が入力されると、マル
チプレクサ３に対して、予備用ブートＲＯＭ２を選択す
る信号を出力する。切替回路６からＣＰＵ４に入力され
ている切り替え信号は、ＣＰＵ４がどのＲＯＭでブート
したかをＣＰＵ自身で認識するためのものである。

【００１４】図２は、マルチプレクサ３一例としての具
体的な構成を示すブロック図である。実際には、ブート
する側のＲＯＭチップセレクト信号とブートしない側の
ＲＯＭチップセレクト信号とが、マルチプレクサ３でブ
ートＲＯＭ切り替え信号により入れ替えられ、現用ブー
トＲＯＭ１と予備用ブートＲＯＭ２とのそれぞれのチッ
プセレクト端子に入力される。従って、現用ブートＲＯ
Ｍ１、もしくは、予備用ブートＲＯＭ２のどちらか一方
に格納されているブートプログラムが有効となり、バス
を介してＣＰＵ４に供給される。

【００１５】図３は、ＣＰＵの起動検出回路５の一例と
しての具体的な構成を示すブロック図である。図３に示
すようにＣＰＵの起動検出回路５がアドレスデコーダ３
１，ＯＲゲート３２及びＤ型のフリップフロップ（以
下、ＤＦＦと記す）３３により構成されている。アドレ
スデコーダ３１は、所定のＣＰＵアドレスが入力される
とローレベルな信号（以下、Ｌと記す）を出力する。Ｏ
Ｒゲート３２は、アドレスデコーダ３１からＬが入力さ
れた状態で、ＣＰＵ４からライトパルス（ここでは、Ｌ
パルスとする）が入力されると、ＤＦＦ３３に対してＬ
パルスを出力する。ＤＦＦ３３は、リセット信号によっ
て、その出力がＬにリセットされ、ＯＲゲート３２から
のＬパルスがクロック入力端子に入力されると、ハイレ
ベルな信号（以下、Ｈと記す）を出力する。このＤＦＦ
３３のＱ出力端子から取り出された出力がタイマー停止
信号として用いられる。

【００１６】図４は、タイマー回路８の一例としての具
体的な構成を示すブロック図である。カウンタ４２は、
リセット信号によって、出力が０に初期化され、ＮＯＲ
ゲート４１からＨが入力された状態で、ＣＰＵクロック
が入力されるとカウントアップする。ＮＯＲゲート４１
は、タイマー停止信号がＬで、かつ、比較器４３の出力
がＬの場合にカウンタ４２に対してＨを出力する。比較
器４３は、カウンタ４２の出力と設定値が一致するとＨ
を出力する。この出力がカウンタ４２のカウントを停止
すると共に、ＤＦＦ４４を介して取り出され、計時完了
信号として用いられる。なお、ＤＦＦ４４は、信号反転
時に発生するノイズ成分が計時完了信号に含まれるのを
防ぐものである。

【００１７】図５は、切替回路６の一例としての具体的
な構成を示すブロック図である。ＤＦＦ５１は、リセッ
ト信号によって初期化され、ブートＲＯＭ切り替え信号
をＬにし、計時完了信号がＨからＬに反転する時に、ブ
ートＲＯＭ切り替え信号をＨにする。

【００１８】図６は、リセット信号発生回路７の一例と
しての具体的な構成を示すブロック図である。図６にお
いて６１で示されるのがモノステーブル・マルチバイブ
レータであり、リセット信号発生回路７がモノステーブ
ル・マルチバイブレータ６１と、ＡＮＤゲート６２とに
より構成されている。モノステーブル・マルチバイブレ
ータ６１は、計時完了信号を入力とし、その立ち下がり
エッジで、所定の時間幅のＬパルスをＡＮＤゲート６２
の一方の入力端子に出力する。ＡＮＤゲート６２の他方
の入力端子には、システムリセット信号が供給されてお
り、ＡＮＤゲート６２は、システムリセット時と、計時
完了信号がＬに反転した場合にリセット信号を出力す
る。

【００１９】なお、ＣＰＵに通常備わっているクロック
信号、アドレスバス、データバス、ライト信号、リード
信号等の信号線、及びその他ＣＰＵ周辺回路は、本発明
の本質と関係が無いため、図面上では省略されている
が、それらのものは、全て備わっているものとする。

【００２０】上述したように構成される第１の実施の形
態の動作について更に詳細に説明する。図７〜図１０
は、一例としての各部の状態を示すタイミングチャート
であり、まず、図７及び図８を用いて現用ブートＲＯＭ
１に異常が無く、ＣＰＵ４が正常に起動する場合の動作
について説明する。

【００２１】図７における時刻Ｔ０において、システム
リセット信号が解除されると、リセット信号発生回路７
の出力するＣＰＵリセット信号も解除される。ＣＰＵリ
セット信号が解除されると、ＣＰＵ４は、マルチプレク
サ３によって選択されている現用ブートＲＯＭ１で起動
を開始し、タイマー回路８は計時を開始する。ＣＰＵ４
は、正常に起動すると、タイマー値Ｔ以内の時刻Ｔ１
で、ＣＰＵの起動検出回路５に対して、書き込み動作を
行ない、これにより、ＣＰＵの起動検出回路５は、タイ
マー停止信号を出力する。タイマー回路８は、所定の時
間Ｔ以内にタイマー停止信号によって停止されるので、
計時完了信号を出力しない。従って、リセット信号発生
回路７からは、ＣＰＵリセット信号が出力されず、切替
回路６もブートＲＯＭ切り替えの信号を出力しない。

【００２２】この場合のタイマー回路８の動作は、図８
に示すようにＣＰＵリセット信号の解除に伴って、カウ
ンタ４２はカウントを開始するが、時刻Ｔ１において、
タイマー停止信号が入力されたことにより、カウンタ４
２は、カウントを停止する。停止した時のカウンタの値
は、Ｎであるため、比較器４３に入力されている設定値
に達せず、比較器４３の出力はＬのまま保持され、その
結果、Ｈの計時完了信号は出力されない。

【００２３】次に、図９及び図１０を用いて、現用ブー
トＲＯＭ１に異常が発生し、ＣＰＵ４が正常に起動でき
ない場合の動作について説明する。図９における時刻Ｔ
１０において、システムリセット信号が解除されると、
リセット信号発生回路７の出力するＣＰＵリセット信号
も解除される。ＣＰＵリセット信号が解除されると、Ｃ
ＰＵ４は、マルチプレクサ３によって選択されている現
用ブートＲＯＭ１で起動を開始し、タイマー回路８は計
時を開始する。ＣＰＵ４は、ブートＲＯＭに異常がある
ため、正常に起動できず、ＣＰＵの起動検出回路５に対
して、書き込み動作を行わないため、ＣＰＵの起動検出
回路５は、タイマー停止信号を出力しない。

【００２４】タイマー回路８は、所定の時間Ｔ以内に計
時動作が停止されず、Ｔ１１において、Ｈの計時完了信
号を出力する。これにより、リセット信号発生回路７
は、Ｔ１１からＴ１２にかけてリセット信号を出力して
ＣＰＵ４及びタイマー回路８をリセットし、切替回路６
は、Ｔ１１において、マルチプレクサ３に対しブートＲ
ＯＭ切り替え信号を出力し、マルチプレクサ３がＣＰＵ
４に対するブートプログラムを予備ブートＲＯＭ２に切
り替える。Ｔ１２においてリセット信号発生回路７がＣ
ＰＵリセット信号を解除すると、ＣＰＵ４は、マルチプ
レクサ３によって選択されている予備ブートＲＯＭ２で
起動を開始し、タイマー回路８は計時を開始する。ＣＰ
Ｕ４は、予備ブートＲＯＭ２でブートを行なうため、正
常に起動し、タイマー値Ｔ以内の時刻Ｔ１３で、ＣＰＵ
の起動検出回路５に対して、書き込み動作を行ない、こ
れにより、ＣＰＵの起動検出回路５は、タイマー停止信
号を出力する。タイマー回路８は、所定の時間Ｔ以内に
タイマー停止信号によって停止されるので、計時完了信
号を出力しない。従って、リセット信号発生回路７から
は、ＣＰＵリセット信号が出力されず、切替回路もブー
トＲＯＭ切り替えの信号を出力しない。以上により、Ｃ
ＰＵ４は、再起動の後、正常に起動することができる。

【００２５】この場合のタイマー回路８の動作は、図１
０に示すようにＴ１０においてＣＰＵリセット信号が解
除されるとカウンタ４２は、カウントを開始する。カウ
ント開始より所定の時間Ｔ以内、即ち、Ｔ３１以前にタ
イマー停止信号が入力されないため、比較器４３に入力
されている設定値と同一の値Ｍに達し、比較器４３の出
力はＨとなり、カウンタ４２はこの信号によってカウン
トを停止する。この比較器４３の出力は、ＤＦＦ４４で
ＣＰＵクロックに同期化され、Ｔ３２のタイミングでＨ
に立ち上がる計時完了信号としてタイマー回路８から出
力される。Ｔ３２で計時完了信号が出力されると、リセ
ット信号発生回路７からＣＰＵリセット信号が出力さ
れ、Ｔ３３でカウンタ４２と比較器４３は初期化され、
Ｔ３４において計時完了信号も初期化される。Ｔ３４以
降の動作に関しては、図９に示した場合と同一の動作を
行なうため、ここでは省略する。

【００２６】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その第１の効果は、
遠隔操作によって、ＣＰＵのブート領域を含むプログラ
ムＲＯＭを書き替えて書き損じた場合でも、自動的に予
備のブートプログラムに切り替わることで、再起動しな
くなることを防止することができ、実際に現場に赴いて
ＲＯＭの交換をする必要がなくなることである。また、
第２の効果は、予備のブートプログラムでＣＰＵが起動
するので、現用のブートプログラムを再度書き替えるこ
とが可能となることである。さらに、第３の効果は、プ
ログラムの格納をブートとアプリケーションとに分離し
て、アプリケーションのみを書き替える必要がなくなる
ため、プログラムの更新や変更の自由度が向上し、プロ
グラムの作成作業の効率が上がることである。

【００２７】（第２の実施の形態）次に本発明の第２の
実施の形態を説明する。図１１は、第２の実施の形態に
おける切替回路の一例としての具体的な構成を示すブロ
ック図である。なお、切替回路，マルチプレクサ及びブ
ートＲＯＭ以外の部分に関しては、前述した第１の実施
の形態と同一の構成とされているため、その部分の説明
を省略する。

【００２８】図１１に示すようにＤＦＦ５１（図５参
照）の代わりにｎビットのカウンタ１０１が用いられ、
図示されていないがブートＲＯＭが対応して増設される
と共に、マルチプレクサがｎビットに対応したものとさ
れる。従って、切替回路の出力がｎ本となり、マルチプ
レクサにおいて、２のｎ乗−１個の予備ブートＲＯＭを
切り替えることができるようになり、より、確実にブー
トＲＯＭの切り替えが行えるようになる。

【００２９】なお、上述した第１及び第２の実施の形態
の説明においては、マルチプレクサを用いて二つのブー
トＲＯＭのどちらか一方のブートプログラムを有効とす
る場合について説明したが、他の切替回路を用いてバス
上に挿入し、所定のＲＯＭのプログラムを有効とするよ
うに構成しても良い。つまり、どちらか一方のブートプ
ログラムが有効になれば良く、その方法に限定されな
い。

【００３０】また、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符合を付している。

【００３１】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その第１の効果は、遠
隔操作によって、ＣＰＵのブート領域を含むプログラム
ＲＯＭを書き替えて書き損じた場合でも、自動的に予備
のブートプログラムに切り替わることで、再起動しなく
なることを防止することができ、実際に現場に赴いてＲ
ＯＭの交換をする必要がなくなることである。また、第
２の効果は、予備のブートプログラムでＣＰＵが起動す
るので、現用のブートプログラムを再度書き替えること
が可能となることである。さらに、第３の効果は、プロ
グラムの格納をブートとアプリケーションとに分離し
て、アプリケーションのみを書き替える必要がなくなる
ため、プログラムの更新や変更の自由度が向上し、プロ
グラムの作成作業の効率が上がることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の全体構成を示すブ
ロック図である。

【図２】本発明の第１の実施の形態におけるマルチプレ
クサの動作説明に用いる説明図である。

【図３】本発明の第１の実施の形態における起動検出回
路の構成を示すブロック図である。

【図４】本発明の第１の実施の形態におけるタイマー回
路の構成を示すブロック図である。

【図５】本発明の第１の実施の形態における切替回路の
構成を示すブロック図である。

【図６】本発明の第１の実施の形態におけるリセット信
号発生回路の構成を示すブロック図である。

【図７】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。

【図８】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。

【図９】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。

【図１０】本発明の第１の実施の形態の動作説明に用い
るタイムチャートである。

【図１１】本発明の第２の実施の形態における切替回路
の構成を示すブロック図である。

【符号の説明】

１・・・現用ブートＲＯＭ ２・・・予備ブートＲＯＭ ３・・・マルチプレクサ ４・・・ＣＰＵ ５・・・起動検出回路 ６・・・切替回路 ７・・・リセット信号発生回路 ８・・・タイマー回路 ３１・・・アドレスデコーダ ３２・・・ＯＲゲート ３３，４４，５１・・・Ｄ型のフリップフロップ（ＤＦ
Ｆ） ４１・・・ＮＯＲゲート ４２・・・カウンタ ４３・・・比較器 ６１・・・モノステーブル・マルチバイブレータ ６２・・・ＡＮＤゲート １０１・・・ｎビットのカウンタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 起動用のメモリに格納されているプログ
   ラムデータを用いて中央処理部に対するブート処理を行
   う初期起動装置であって、 前記起動用のメモリと別体の起動用の副メモリと、 前記中央処理部が前記起動用のメモリに格納されている
   プログラムデータにより正常に起動したか否かを判定す
   る判定手段と、 前記判定手段の判定出力に応じて前記起動用の副メモリ
   に格納されているプログラムデータを有効とし、再度前
   記中央処理部に対してブート処理を行うように制御する
   制御手段とを備えたことを特徴とする初期起動装置。
2. 【請求項２】 前記判定手段には、前記中央処理部の起
   動を検出する検出回路と、前記検出回路の出力を監視す
   るタイマー回路とが含まれ、 前記判定手段は、前記検出回路の出力がブート処理開始
   から所定時間にわたって所定レベルの場合に前記中央処
   理部が前記起動用のメモリに格納されているプログラム
   データにより正常に起動していないと判定することを特
   徴とする請求項１記載の初期起動装置。
3. 【請求項３】 前記制御手段には、前記起動用のメモリ
   に格納されているプログラムデータ、もしくは、前記起
   動用の副メモリに格納されているプログラムデータのど
   ちらか一方を有効とする切替回路と、前記中央処理部と
   前記判定手段とをリセットするリセット回路とが含ま
   れ、 前記制御手段は、前記判定手段において前記中央処理部
   が前記起動用のメモリに格納されているプログラムデー
   タにより正常に起動していないと判定された場合に前記
   起動用の副メモリに格納されているプログラムデータを
   有効とすると共に、前記中央処理部と前記判定手段とを
   リセットして再度前記中央処理部に対してブート処理を
   行うように制御することを特徴とする請求項１または２
   記載の初期起動装置。
4. 【請求項４】 前記起動用の副メモリがＮ個のメモリか
   らなり、 前記制御手段は、前記判定手段の判定出力に応じて前記
   Ｎ個の起動用の副メモリの内の所定の一つに格納されて
   いるプログラムデータを有効とし、再度前記中央処理部
   に対してブート処理を行うように制御することを特徴と
   する請求項１〜３記載の初期起動装置。
5. 【請求項５】 起動用のメモリに格納されているプログ
   ラムデータと、前記起動用のメモリと別体の起動用の副
   メモリに格納されているプログラムデータとを用いて中
   央処理部に対するブート処理を行う初期起動方法であっ
   て、 前記中央処理部が前記起動用のメモリに格納されている
   プログラムデータにより正常に起動したか否かを判定す
   る工程と、 前記判定する工程における判定結果に応じて前記起動用
   の副メモリに格納されているプログラムデータを有効と
   し、再度前記中央処理部に対してブート処理を行うよう
   に制御する工程とを有することを特徴とする初期起動方
   法。
6. 【請求項６】 前記判定する工程には、前記中央処理部
   の起動を検出する工程と、前記検出する工程における検
   出結果を監視する工程とが含まれ、 前記判定する工程手段においては、前記検出する工程の
   検出結果がブート処理開始から所定時間にわたって同一
   の場合に前記中央処理部が正常に起動していないと判定
   することを特徴とする請求項５記載の初期起動方法。
7. 【請求項７】 前記制御する工程には、前記起動用のメ
   モリに格納されているプログラムデータ、もしくは、前
   記起動用の副メモリに格納されているプログラムデータ
   のどちらか一方を有効とする工程と、前記中央処理部と
   前記判定する工程とをリセットする工程とが含まれ、 前記制御する工程においては、前記判定する工程におい
   て前記中央処理部が正常に起動していないと判定された
   場合に前記起動用の副メモリに格納されているプログラ
   ムデータを有効とすると共に、前記中央処理部と前記判
   定する工程とをリセットするように制御することを特徴
   とする請求項５または６記載の初期起動方法。
8. 【請求項８】 前記起動用の副メモリがＮ個のメモリか
   らなり、 前記制御する工程においては、前記判定する工程の判定
   結果に応じて前記Ｎ個の起動用の副メモリの内の所定の
   一つに格納されているプログラムデータを有効とし、再
   度前記中央処理部に対してブート処理を行うように制御
   することを特徴とする請求項５〜７記載の初期起動方
   法。
9. 【請求項９】 請求項５〜８のいずれか１項に記載の初
   期起動方法を実行可能なプログラムが記載された記録媒
   体。